JPH03927B2

JPH03927B2 -

Info

Publication number: JPH03927B2
Application number: JP1850685A
Authority: JP
Inventors: Kuniharu Uchimura; Tsutomu Kobayashi; Atsushi Iwata
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1985-02-04
Filing date: 1985-02-04
Publication date: 1991-01-09
Also published as: JPS61177818A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は信号周波数と比較して非常に高い周波
数で変換動作を行うことによつて、高い変換精度
を実現するオーバーサンプリング形アナログ・デ
イジタル変換器（以後Ａ／Ｄ変換器と略称する）
に係り、特に集積回路に適しかつ小形で経済的に
高精度Ａ／Ｄ変換を行うことができるオーバーサ
ンプリング形Ａ／Ｄ変換器に関するものである。

〔従来の技術〕

アナログ信号をサンプリングする場合、ナイキ
ストの定理により信号周波数帯域（f_BW）に対し
て２倍のサンプリング周波数（fs）を設定すれば
原信号が再生できることが知られている。したが
つて、一般的なＡ／Ｄ変換器のサンプリング周波
数（fs）は信号周波数帯域（f_BW）の２倍程度に
選ばれている。

これに対してオーバーサンプリング形Ａ／Ｄ変
換器はサンプリング周波数（fs）を信号周波数帯
域（f_BW）の２倍より高い周波数に設定すること
によつて変換精度の向上を図るものである。

そして、Ａ／Ｄ変換器の変換誤差はサンプリン
グしたアナログ信号をデイジタル信号に量子化す
る場合に発生する。この量子化誤差は入力電圧と
量子化された電圧との差であり、最小量子化電圧
（V_q）に対して±1/2V_qの振幅範囲内のランダム
値である。このため、量子化誤差によつて発生す
る量子化雑音の周波数スペクトルは1/2f_Sの帯域
内に一様に分布するものとなる。

第８図に±1Vの範囲内で量子化誤差が発生す
る場合の量子化雑音の周波数スペクトル分布を示
す。この第８図は横軸にFREQ（KHz）、縦軸に
LEVEL（dB）をとつて表わした量子化雑音の周
波数スペクトル分布特性を示す特性図である。た
だし、f_S＝2048KHz、0dB＝1Vop、スペクトル
幅500Hzである。

そして、量子化雑音電力の総和は雑音振幅で決
まるので、サンプリング周波数（f_S）が高いほど
広い帯域に雑音は分散して各スペクトルのレベル
は低下する。ここで、信号周波数帯域f_BW＝
16KHz、サンプリング周波数f_S＝2048KHzとし
て16KHz以上の量子化雑音をフイルタで除去す
れば、信号帯域内に残る量子化雑音電力は２・
f_BW／f_S＝１／64に低減される。

つまり、ナイキストの定理から決まるサンプリ
ング周波数（f_S）に対して64倍にオーバーサンプ
リング化することによつて量子化雑音電力は１／
64倍に低減されＳ／Ｎ比として約18dB改善され
る効果がある。このＳ／Ｎ比改善効果はＡ／Ｄ変
換回路の量子化分解能を８倍（３ビツト分）だけ
高めたことと等価である。

つぎに、△−Σ形オーバーサンプリングＡ／Ｄ
変換器と呼ばれる構成のものを第１０図に示す。
そして、この△−Σ形オーバーサンプリングＤ／
Ａ変換器としては、例えば、下記文献記載のもの
がある。

アイイーイーイージヤーナルオブソリツ
ドステイトサーキツト（IEEE JOURNAL
OF SOLID−STATE CIRCUITS AUGUST
1981 VOL−SC−16No.４、T.Misawa，J.E.
Iwersen，“Single−Chip per Channel Codec
with Filters Utilizing △−Σ Modulation”
PP333−341）。

この第１０図において、１は信号入力端子、２
は信号出力端子、３は量子化器、４はデイジタ
ル・アナログ変換回路（以下、Ｄ／Ａ変換回路と
略称する）、５は積分回路、５−１はこの積分回
路５を構成する積分器、６は加算器、７は量子化
器３の出力端とＤ／Ａ変換回路４との間に挿入さ
れた遅延回路である。そして、この第１０図は積
分回路５によつて量子化雑音が高周波域により多
く分布するように工夫されたもので、信号出力端
子２に現れる雑音スペクトル分布特性を第９図に
示す。この第９図は第１０図における量子化器３
が第８図に示す特性の場合と同様に±1Vの範囲
で量子化誤差電圧を発生するときの特性で、f_S＝
2048KHz、0dB＝1Vop、スペクトル幅＝500Hz
の条件で算出したものである。

この第８図と第９図を比較すると明らかなよう
に、第９図の方が低周波域で雑音レベルが低く、
高周波域で雑音レベルが高くなつている。したが
つて、単にサンプリング周波数（f_S）を高める方
法よりＳ／Ｎ比の改善効果は大きい。

そして、第１０図の積分回路５は１個の積分器
５−１で構成（１重積分形）されているが、２重
積分形の構成を示す第１１図における積分回路５
は２個の積分器５−２，５−４と加算器５−３で
構成されている。この第１１図に示す構成は第１
０図に示す構成のものより、量子化雑音が低周波
域でより低域される。なお、この第１１図におい
て第１０図と同一符号のものは相当部分を示す。

この第１０図および第１１図において、７は量
子化器３の出力端とＤ／Ａ変換回路４との間に挿
入された遅延回路であり、Ｔ＝１／f_Sの遅延時間
をもつている。また、太線部分はデイジタル信号
であることを示しており、量子化器３の出力を
Ｄ／Ａ変換回路４によつてアナログ値に復元して
いる。そして、量子化器３の発生する量子化雑音
電圧をV_qN、積分回路５の伝達特性をH_(Z)とした
場合の信号出力端子２に現われる雑音電圧V_TNは
(1)式のＺ関数で表現される。

V_TN＝V_qN／（１＋Z^-1・H_(Z)） …(1) ただし、Z^-1＝e^-j〓^T，ω＝2πf，Ｔ＝１／f_Sであ
る。

ここで、雑音電圧V_TNが、第１０図および第１
１図に示すＡ／Ｄ変換器の変換誤差によつて生じ
る雑音電圧である。そして第１０図の積分回路５
の伝達特性H_(Z)はH_(Z)＝１／（１−Z^-1）、第１１
図の積分回路５の伝達特性H_(Z)はH_(Z)＝（２−
Z^-1）／（１−Z^-1）²であるから、(1)式代入すると
第１０図、第１１図における雑音電圧V_TNはそれ
ぞれ(2)，(3)式で求められる。

V_TN＝V_qN・（１−Z^-1） …(2) V_TN＝V_qN・（１−Z^-1）² …(3) （１−Z^-1）の周波数特性は(4)式で求められる。

（１−Z^-1）＝１−e^-j〓^T＝2sin（₁πf／fs） …(4) そして、量子化雑音電圧V_qNは、f_S／２の帯域
内に一様のレベルで分布する白色雑音であるか
ら、(4)式の周波数特性から明らかなように雑音電
圧V_TNの低い周波数成分ほどレベルが低いことが
わかる。また、第８図、第９図に示す雑音スペク
トル分布特性の関係から、サンプリング周波数
（f_S）を高めたことによつて量子化雑音V_qNが広帯
域に分散して雑音レベルが低下するのに加えて、
(2)，(3)式の示す周波数特性で低周波の雑音レベル
は低下することがわかる。

このように、雑音の周波数分布特性を変えて
３／Ｎ比を改善するＡ／Ｄ変換器をノイズ・シエ
イピング形と呼んでいる。具体的に第１０図に示
す構成では、f_BW＝16KHz，f_S＝2048KHzとする
と、(2)式より帯域内雑音レベルは約31dB減衰す
る。前記したように、量子化雑音が広帯域に分散
することによるＳ／Ｎ比改善効果18dBと合わせ
ると、第１０図に示す構成によるＳ／Ｎ比改善効
果は約49dBである。

一方、第１０図および第１１図に示す構成にお
いて、積分器５−１，５−２，５−４は演算増幅
器を用いて実現するのが一般的であり、量子化器
３やＤ／Ａ変換回路４に比較して動作速度が低
い。そのため、積分器の動作速度が支配的にサン
プリング周波数（f_S）の上限を決定することにな
る。第１１図では積分回路を２個直列に使用して
おり第１０図に示す構成のものに対して２倍の処
理時間を要するので、サンプリング周波数（f_S）
の上限は約１／２に制限される。そのため、積分
回路を２個直列に接続してＳ／Ｎ比を改善しても
その効果は半減してしまう。具体的に、f_BW＝
16KHz、f_S＝1024KHzとして第１１図のＳ／Ｎ
比改善効果を求めると、量子化雑音が広帯域に分
散することによる改善効果が約15dB、ノイズ・
シエイビングによる改善効果が(3)式より約47dB
で合計62dBである。そして、第１０図の構成で
は、Ｓ／Ｎ比改善効果が49dBであつたから、
13dBだけ第１１図の方が改善効果が大きいこと
になる。

そして、量子化器の分解能がNqビツト、信号
電圧範囲を±１、とした場合の量子化誤差の２乗
平均値V_qN2は１／12（2^2-Nq）²で、ピークレベルの正弦波の平均電圧は１／√２であるから、そのＳ／
Ｎ比は10log（６／（2^2-Nq）²〔dB〕となる。つまり、量子化器のみのＳ／Ｎ比は６×（Nq−１）＋1.8
〔dB〕の式で求められる。第１１図に示す構成で
はＳ／Ｎ比の改善は前記したように62dB（f_BW＝
16KHz，f_S＝1024KHz）であつたから、量子化
器の分解能を２ビツトとした場合（Ｄ／Ａ変換回
路は３値出力）のＳ／Ｎ比は量子化器のみの値
7.8dBに改善量62dBを加えた69.8dBである。

第１０図および第１１図に示すＡ／Ｄ変換器に
おいて、アナログ回路であるＤ／Ａ変換回路４、
加算器６および積分回路５の直線性が悪いと波形
歪を発生して、変換精度が劣化する。特にＤ／Ａ
変換回路４の直線性を確保することが実際回路で
は重要である。そして、加算器６、積分回路５は
演算増幅器を使用して構成することが多いが、そ
の場合の直線性は演算増幅器の利得Ｇ（60〜
100dB）による負帰還で大幅に改善されるため、
比較的容易に高い直線性が得られる。

第１２図は第１０図に示す構成において、量子
化器３で発生する誤差電圧が±0.5Vの場合にf_S＝
2048KHz、0bB＝1Vop、スペクトル幅＝62.5Hz
の条件で出力電圧のスペクトル分布を求めたもの
で、(a)はＤ／Ａ変換回路４の非線形誤差がない
（０％）ときを示したものであり、(b)はＤ／Ａ変
換回路４の非線形誤差が0.5％のときを示したも
のである。

そして、横軸にFREQ.（KHz）、縦軸にLEVEL
（dB）をとつて表わしたＤ／Ａ変換回路の非線形
誤差と出力雑音周波数スペクトル分布特性の関係
を示す第１２図の(b)において、HDは高調波歪成
分を示し、この第１２図(b)では入力信号（ｆ＝
1062.5Hz）の高調波歪を発生している。

ここでf_BW＝16KHzとすると高調波歪成分の大
部分は信号周波数帯域f_BW以下に含まれており、
高調波歪成分によつてＳ／Ｎ比が制限されてしま
う。そして、この１２図(b)の場合にはＳ／Ｎ比は
約46dBに制限されている。一般にＤ／Ａ変換回
路は抵抗素子、容量素子によつて電圧を分割して
出力電圧を得るので、直線性は抵抗あるいは容量
素子の比精度によつて決まる。そして集積回路上
に形成される抵抗や容量素子の比精度は製造後の
微調整をやらない場合には約0.5〜0.05％程度で
あるから、Ｓ／Ｎ比の上限値は46〜66dBである。
ところが、２値出力（１ビツト分解能）と３値出
力（２ビツト分解能）の低分解能では複数の素子
を使用せずに出力電圧が得られるので、素子の比
精度とは無関係に高い直線性が実現できる。例え
ば、２値出力の場合はどのような２点も直線上に
乗るので基本的に直線性は問題とならない。ま
た、３値出力の場合には、１個の容量素子に基準
電圧を正あるいは負方向に充電するか、放電して
３通りの直線性の高い電圧を得ることができる。
したがつて、Ｄ／Ａ変換器の分解能を２ビツトよ
り高めても、非線形誤差が問題となつてＳ／Ｎ比
改善上は意味がないことがわかる。

〔発明が解決しようとする問題点〕

上記のような従来のＡ／Ｄ変換器では、Ｓ／Ｎ
比改善効果の大きい第１１図に示す構成でも、
f_BW＝16KHz、f_S＝1024KHzでのＳ／Ｎ比は
69.8dBと低い。また、入力信号として音声信号
を対象とする場合に、高品質でＡ／Ｄ変換を行う
にはＡ／Ｄ変換器として、信号帯域幅15KHz以
上、Ｓ／Ｎ比80〜90dB以上の性能が望まれる。

したがつて、従来回路では、高品質音声信号に
適用できないという欠点があつた。

〔問題点を解決するための手段〕

本発明のオーバーサンプリング形アナログ・デ
イジタル変換器は、入力端子電圧と帰還電圧の差
を入力とする積分回路と、この積分回路の出力電
圧をデイジタル信号に量子化する量子化器と、こ
の量子化器出力にデイジタル信号をデイジタル・
アナログ変換器で変換したアナログ電圧値の電圧
を帰還信号とする手段と、上記デイジタル・アナ
ログ変換器出力から帰還電圧までと同じ処理を量
子化器出力のデイジタル信号に対して行つたデイ
ジタル信号をループ出力信号とする手段とを有し
アナログ入力信号周波数より十分に高いサンプリ
ング周波数ごとに入力端子電圧からループ出力信
号を得る第１の量子化ループと、この第１の量子
化ループと同じ構成の量子化ループを合計Ｎ個
（Ｎ：２以上の整数）有し、上記第１の量子化ル
ープの入力端子にアナログ入力信号電圧を印加し
かつ第（ｎ−１）の量子化ループの出力を入力端
子に入力とする第ｎの量子化ループ（ｎ：２から
Ｎまでの整数）とを備え、上記第１から第（ｎ−
１）までのそれぞれの量子化ループに含まれる積
分回路の伝達特性の積と逆数の関係にある伝達特
性を持つ微分回路に上記第ｎの量子化ループのル
ープ出力信号を入力し、第２から第Ｎの量子化ル
ープの微分回路出力と上記第１の量子化ループの
ループ出力信号を全て加算して得られる信号をデ
イジタル出力信号とするようにしたものである。

〔作用〕

ノイズ・シエイビング形Ａ／Ｄ変換器を多段に
接続し、前段の発生する量子化誤差を次段によつ
て再量子化する。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説
明する。

第１図は本発明によるオーバーサンプリング形
Ａ／Ｄ変換器の一実施例を示すブロツク図で、量
子化器を含むループを２個で構成した場合を示す
ものである。

図において、１１は信入力端子、１２は信号出
力端子、１３は入力端子電圧と帰還電圧の差を入
力とする積分回路、１４はその積分回路１３の出
力電圧をデイジタル信号に量子化する量子化器、
１５はその量子化器１４の出力を入力とする遅延
回路、１６はこの遅延回路１５の出力を入力とし
デイジタル信号をアナログ電圧値に変換するＤ／
Ａ変換回路、１７は信号入力端子１１からの入力
端子電圧とＤ／Ａ変換回路１６よりの帰還電圧と
を入力とし両者の差を送出する加算器、１８は量
子化器１４の出力を入力とする遅延回路、１９は
積分回路１３の出力を入力とする遅延回路で、こ
の遅延回路１９の出力と上記Ｄ／Ａ変換回路１６
の出力は加算器２０に供給されるように構成され
ている。

２１は加算器２０の出力とＤ／Ａ変換回路２５
の出力を入力とする加算器、２２はこの加算器２
１の出力を入力とする積分回路、２３はこの積分
回路２２の出力電圧をデイジタル信号に量子化す
る量子化器、２４はその量子化器２３の出力を入
力とする遅延回路、２５は量子化器２３からのデ
イジタル信号をアナログ電圧値に変換するＤ／Ａ
変換回路、２６は量子化器２３の出力を微分する
微分回路、２７はこの微分回路２６の出力と遅延
回路１８の出力を加算しデイジタル出力信号とし
て信号出力端子２に送出する加算器である。な
お、細線部はアナログ信号であることを示し、太
線部はデイジタル信号であることを示す。

そして、積分回路１３，２２は入力信号の周波
数が低いほぼ大きな利得を有するもので、その伝
達特性をH₁，H₂とする。また、微分回路２６は
積分回路と逆特性のもので、その伝達特性を１／
H₃とする。

この第１図に示す実施例では、積分回路１３、
量子化回路１４、遅延回路１５、Ｄ／Ａ変換回路
１６および加算器１７によつて第１のループを構
成し、積分回路２２、量子化器２３、遅延回路２
４、Ｄ／Ａ変換回路２５および加算器２１によつ
て第２のループを構成している。

つぎにこの第１図に示す実施例の動作を説明す
る。

まず、第１ルーブの積分回路１３とＤ／Ａ変換
回路１６の出力差を加算器２０によつて求め、第
２ループの入力信号としている。そして、第１ル
ープの量子化器１４の出力と、第２ループの量子
化器２３の出力を微分回路２６で処理した信号と
を加算器２７で加算してデイジタル出力信号を得
ている。この第１図に示す構成においても、主な
変換誤差は量子化器１４，２３の発生する量子化
誤差である。ここで、量子化器１４，２３の量子
化誤差電圧をそれぞれV_qN1，V_qN2として、デイ
ジタル出力信号に含まれる誤差成分を求める。

第１のループの量子化器１４の出力をV_O1，積
分回路１３の出力をV_H1とすると、V_O1，V_H1はそ
れぞれ(5)，(6)式で求められる。

V_O1＝V_IN・H₁／１＋Z^-1・H₁＋V_qN1／１＋Z^-1・H₁…(5
) V_H1＝V_IN・H₁／１＋Z^-1・H₁−V_qN1・Z^-1・H₁／１×Z^-
1・H₁…(6) 第２のループの入力信号を、V_IN2とすると、上
記(5)，(6)式より(7)式が導かれる。

V_IN2＝（V_H1−V_O1）＝−V_qN1 …(7) そして、上記(5)式は、V_O1の誤差成分は前述の
(1)式で求められる従来回路の誤差と等価であるこ
とを示している。また、V_O1とV_H1の差を求める
ことによつて、量子化器１４の量子化誤差電圧
V_qN1のみが検出できることを上記(7)式は示して
いる。

つぎに、信号出力端子２に得られるデイジタル
出力信号V_DOは(8)式で求められる。

V_DO＝V_IN・H₁／１＋Z^-1・H₁＋V_qN1（H₁−H₂＋Z^-1・H₂H₃−Z^-1H₁H₂／（１＋Ｚ−¹・H₁）（１＋Z^-1・H₂）H₃）＋V
_qN2（１／（１＋Z^-1・H₂）H₃）…(8) そして、この(8)式より、V_qN1の項はH₁＝H₂＝
H₃であれば完全に消去されて、(9)式のようにな
ることがわかる。

V_DO＝V_IN・H₁／１＋Z^-1・H₁＋V_qN2／（１＋Z^-1・H₂）
H₃…(9) この(9)式の雑音成分をV_TN，H₁〜H₃の伝達特
性を積分器１段の特性であるH₁＝H₂＝H₃＝１／
（１−Z^-1）とすると、(10)式が(9)式より導かれる。

V_TN＝V_qN2・（１−Z^-1）² …(10) そして、この(10)式は、従来回路の前述の(3)式と
同様な周波数特性で雑音電圧が分布することを示
している。ここで、量子化誤差電圧V_qN2の大き
さは、量子化器２３の分解能が一定の場合、第２
のループの最大入力振幅に比例する。また、第２
のループの入力は上記(7)式より第１のループの量
子化誤差電圧であるから、第１のループの量子化
器１４の分解能によつて決定される。

つぎに、信号入力端子１に加わる信号電圧の範
囲を±１とし、量子化器１４，２３はそれぞれ
N_q1，N_q2ビツトの分解能をもつているとすると、
量子化誤差電圧V_qN1，V_qN2の振幅電圧範囲は、
(11)，(12)式でそれぞれ表わされる。

−2^-(Nq1-1)≦V_qN1V_qN1 2^-(Nq1-1) …(11) −〔2^-(Nq ₁ ^-1)・2^-(Nq2-1)〕V_qN2 〔2^-(Nq1-1)・2^(Nq2-1)〕 …(12) 一方、Ｄ／Ａ変換回路１６，２５の直線性につ
いては前述したように、直線性が素子精度に依存
せずに確保されるのは１〜２ビツトの分解能の場
合だけである。ここで、Ｄ／Ａ変換回路と量子化
器の分解能は同じであるから、量子化器について
も１〜２ビツトであるのが一般的なので、上記
(11)，(12)式より１ビツトの場合にはV_qN1，V_qN2と
も±１の振幅電圧範囲で、２ビツトの場合には
V_qN1は±0.5V、V_qN2は±0.25Vの振幅電圧範囲に
なる。従来回路の(3)式におけるV_qNと量子化器分
解能の関係もV_qN1と同じ(11)式のようになるので、
(3)式におけるV_qNと同じ(10)式におけるV_qN2の振幅
電圧範囲を比較すると、量子化器分解能が１ビツ
トでは同じだが、２ビツトではV_qN2はV_qNの1/2
に小さくなることがわかる。そして、量子化器分
解能がさらに大きくなればV_qN2はさらに小さく
なる。

第２のループの入力信号V_IN2として、(7)式を使
用した場合について説明した。ところが、(6)式は
低周波域でV_H1＝V_IN−V_qNIと近似できる。量子化
雑音の成分については(7)式と全く同じであり、入
力信号成分は雑音とはならないので、V_IN2に積分
器出力V_H1のみを入力しても同様に動作する。

この第１図に示す実施例は、量子化器を含むル
ープを２個で構成した例であるが、本発明では２
個以上で構成することもできる。

第２図は本発明の他の実施例を示すブロツク図
で、３個のループで構成した場合を示すものであ
る。

この第２図において第１図と同一符号のものは
相当部分を示し、２８は積分回路２２の出力を入
力とする遅延回路、２９はこの遅延回路２８の出
力とＤ／Ａ変換回路２５の出力を加算する加算
器、３０はこの加算器２９の出力とＤ／Ａ変換回
路３４の出力を加算する加算器、３１はこの加算
器３１の出力を入力とする伝達特性H₄の積分回
路、３２はこの積分回路３１の出力をデイジタル
信号に量子化する量子化器、３３は量子化器３２
の出力を入力とする遅延回路、３４はこの遅延回
路３３の出力を入力とし上記量子化器３２からの
デイジタル信号をアナログ電圧値に変換しアナロ
グ出力を上記加算器３０に送出するＤ／Ａ変換回
路、３５は遅延回路１８の出力を入力とする遅延
回路、３６は量子化器２３の出力を入力とする遅
延回路、３７は量子化器３２の出力を微分する伝
達特性１／H₅の微分回路、３８は遅延回路３６を介した量子化器２３からの出力と微分回路３７を介
して量子化器３２の出力とを加算する加算器、３
９は遅延回路１８，３５を介した量子化器１４か
らの出力と伝達特性１／H₃の微分回路２６を介した加算器３８の出力とを加算し得られる信号をデイ
ジタル出力信号として信号出力端子１２に送出す
る加算器である。

そして、この第２図に示す実施例においては、
積分回路３１、量子化器３２、遅延回路３３、
Ｄ／Ａ変換回路３４および加算器３０の第３のル
ープが第１図に示す実施例に追加されている。

つぎにこの第２図に示す実施例の動作を説明す
る。

まず、第３のループの入力V_IN3は量子化器２３
の発生する量子化誤差電圧の逆相波形である。つ
まり、第２のループと第３のループの接続関係は
第１図の第１のループと第２のループの関係と全
く同じである。

したがつて、加算器３８の出力V_O2は(9)式と同
様に（13）式で求められる。

V_O2＝−V_qN2・H₂／１＋Z^-1・H₂＋V_qN3／（１＋Z^-1・H
₄）H₅ …（13）そして、信号出力端子２に得られるデイジタル
出力信号V_DOは前述の(5)式のV_O1と上記（13）式
のV_O2の和で求められる。ここで、各伝達特性を
H₁＝H₂＝H₃＝H₄＝H₅とすると、このデイジタ
ル出力信号V_DOは（14）式で求められる。

V_DO＝V_IN・H₁／１＋Z^-1・H₁＋V_qN3／（１＋Z^-1・H₄）・
H₅・H₃ …（14）この（14）式の雑音成分をV_TN，H₁〜H₅の伝
達特性を積分器１段の特性である１／（１−Z^-1）
とすると、（15）式で上記雑音成分V_TNが求めら
れる。

V_TN＝V_qN3・（１−Z^-1）³ …（15）このようにして、量子化器を含むループを２段
から３段に増加したことによつて雑音成分V_TNは
(10)式から（15）式のように、２次式から３次式に
変わつている。そして、この２段から３段にルー
プ数を増やしたのと同様の手法によつて４段以上
へ増やすこともできることは（13），（14）式が同
様な形式であることから明らかである。

つぎにＳ／Ｎ比の改善について、本発明の実施
例と従来回路を対比して説明する。

まず、第１図に示す実施例と前述の第１０図、
第１１図に示す従来回路とＳ／Ｎ特性を比較する
ため、第１０，１１図のＳ／Ｎを求めた場合と同
様にしてこの第１図に示す実施例のＳ／Ｎ比を求
める。

そして、第１図に示す実施例における積分回路
１３の伝達特性H₁、積分回路２２の伝達特性H₂
および微分回路２６の伝達特性１／H₃が積分器１段の特性（H_1〜3＝１／（１−Z¹）である場合、ル
ープの動作速度は前述したように、積分器が支配
的に決定するので、第１０図の構成と同じサンプ
リング周波数（fs）で第１図の各ループや並列に
動作することができる。この点が第１１図のサン
プリング周波数（fs）が第１０図のサンプリング
周波数（fs）の1/2に低下するのと異なつている。

したがつて、f_BW＝16KHz、fs＝2048KHz、量
子化器分解能を２ビツトとした場合、量子化雑音
が広帯域に分散することによる改善量18dB、ノ
イズ・シエイビングによる改善量が(10)式より
59dB、V_qN2が1/2になる(11)、(12)式より）ことによ
る改善量6dBBであり、改善量の総和は83dBにな
る。Ｓ／Ｎ比として6dB×（２ビツト−１）＋
1.8dB＋83dB＝90.8dBが得られる。

つぎに、第２図に示す実施例においても同様
に、ループを３個に増加したことによつてサンプ
リング周波数（fs）は低下しない。

ここで、第１図に示す実施例と異なるのは、ノ
イズ・シエイビングによる改善量が（15）式より
86dBになることおよびV_qN3がさらに1/2になつて
V_qN1の1/4で改善量が12dBになることである。そ
して、第１図に示す実施例に対する第２図に示す
実施例のＳ／Ｎ改善量増加は33dBで、Ｓ／Ｎ比
として6dB×（２ビツト−１）＋1.8dB＋116dB＝
123.8dBの高い値が得られる。第１１図に示す従
来回路のＳ／Ｎ比が69.8dBであつたから、21dB
以上も高いＳ／Ｎを本発明による回路では実現す
ることができる。

上記のＳ／Ｎ比計算には、(10)，（15）式を使用
したが、この(10)，（15）式は積分回路および微分
回路の伝達特性H₁〜H₅が等しいと仮定して求め
た式である。ところが、第１図に示す実施例の回
路における積分回路１３，２２はアナログ回路で
あるから、素子精度によつてその伝達特性H₁，
H₂が変動する可能性がある。

第３図は積分回路の具体的構成例を示す回路図
で、(a)，(b)および(c)，(d)ともスイツチト・キヤパ
シタ回路によつて構成した場合の回路例である。

この第３図(a)において、４０は積分回路であ
る。そして、この第３図(a)に示す積分回路４０の
具体的構成例を示す第３図(b)において、４０−
１，４０−２……４０−４はスイツチ回路（アナ
ログスイツチ）、４０−５，４０−６は容量素子、
４０−７は演算増幅器である。また、第３図(c)に
おいて、４１，４３は積分回路、４２は加算器で
ある。そして、この第３図(c)に示す積分回路の具
体的構成例を示す第３図(d)において、４４−１〜
４４−４と４４−８〜４４−１１および４４−１
３〜４４−１６はそれぞれスイツチ回路（アナロ
グスイツチ）、４４−５，４４−６，４４−１２，
４４−１７，４４−１８はそれぞれ容量素子、４
４−７，４４−１９は演算増幅器である。

このようにスイツチト・キヤパシタ回路によつ
て構成された積分回路において、各容量素子４０
−５，４０−６，４４−５，４４−６，４４−１
２，４４−１７，４４−１８の精度で伝達特性も
変化する。そして、その第３図(a)，(b)の場合、容
量素子４０−５の容量値をCS、容量素子４０−
６の容量値をCIとすると、伝達特性H₀は（16）
式のようになる。

H₀＝C_S／C₁・（１／１−Z^-1） …（16）この（16）式より容量値CSと容量値CIの比精
度で伝達特性H₀の利得が変動することがわかる。

そして、前述の第１図に示す実施例の回路の場
合には、(8)式においてH₁＝H₂＝H₃のときV_qN1の
項を消去して(10)式が導かれた。そこで、H₁＝
α₁／（１−Z^-1）、H₂＝α₂／（１−Z^-1）、H₃＝
１／（１−Z^-1）とした場合に残るV_qN1項を
（17）式に示す。（H₃はデイジタル回路であるか
ら、特性変動はない）ただし、α₁，α₂はほぼ１，
０の定数であるとして近似した。

（V_qN1項） V_qN1・Z^-1（１−Z^-1（１−α₁） …（17）この（17）式において、（１−α₁）の値は容量
比精度（0.5〜0.05％）で決まる。そして、fs＝
2048KHz、f_BW＝16KHz，α₁＝0.995の場合に、
（17）式と(10)式の雑音レベルを比較すると、（17）
式のV_qN1のレベルがV_qN2のレベルより20dB低い
ので、(10)式で求めたＳ／ＮのV_qN1による劣下量
は0.05dB以下と極めて小さい。

したがつて、本発明によるＡ／Ｄ変換器は高い
精度の素子を使用せずに、高Ｓ／Ｎ比を得ことが
できる。

前述の第１図および第２図で示した本発明の実
施例における積分回路の具体的回路としては、第
３図ａ，ｂおよびｃ，ｄに示したものがある。そ
して、この積分回路の設計条件は、 (1) 低周波域、すなわち、信号周波数帯域での利
得が高周波域の利得より大きい周波数伝達特性
であること。

(2) 量子化器、積分回路を含むループが発振せず
に安定に入力信号に追従動作すること。

(3) デイジタル回路の微分回路で逆特性が実現で
きること。

である。

そして、第３図ａ，ｂおよびｃ，ｄに示す積分
回路はこれらの各条件を満足している。

また、各ループの積分回路の伝達特性（H₁，
H₂……）は等しくなければならないことは前述
したが、信号帯域以上の高い周波数帯域について
は雑音レベルが増加しても信号帯域内のＳ／Ｎ比
を劣化させず問題とならないので、信号帯域内だ
けの伝達特性が正確に等しければよい。ただし、
信号帯域外の高周波雑音レベルを低減したい場合
には、全帯域で伝達特性が等しいことが望まし
い。

第４図は本発明の更に他の実施例を示すブロツ
ク図で、第１図に示す実施例と異なる点は第１図
に示す構成に積分回路４５，４６を追加したこと
である。４７は第１のループの出力と第２のルー
プの出力を加算しデイジタル出力信号として信号
出力端子１２に送出する加算器である。

このように構成することにより、積分回路４５
の出力と入力信号電圧とを比較することになるの
で、入力信号に含まれる高周波成分のレベルが低
ければ積分回路４５の低周波利得によつてＤ／Ａ
変換回路１６の出力電圧小さくても入力信号に追
従することが可能である。すなわち、量子化器１
４で発生する量子化誤差電圧が小さくなり、高い
Ｓ／Ｎ比を実現できる。そして、信号出力端子１
２に得られるデイジタル出力信号V_DOは（18）式
のようになる。ただし、積分回路４５，４６の伝
達特性をそれぞれH₆，H₇とし、他は第１図と同
様である。

V_DO＝V_IN（H₁H₇／１＋Z^-1H₁H₆）＋V_qN1（H₇／１＋Z^-1H₁H₆−H₂／（１＋Z^-1H₂）H₃）＋V_qN2（１／（１＋Z^-1H₂）H₃） …（18）この（18）式のV_qN1の項が消去されると、第
１図の説明における(9)式と同様に雑音成分は
V_qN2の項だけで、周波数分布特性も同様になる
ことがわかる。そして、V_qN1の項が低周波帯域
で消去される条件は、低周波帯域でH₁＝H₂＝H₃
かつH₆＝H₇の条件が成立すればよい。また、
V_qN1の項を完全に消去するためには、H₁〜H₇の
伝達特性を（19）式のように選べばよい。

この（19）式を上記（18）式に代入すると
（20）式が導かれる。

V_DO＝V_IN＋V_qN2・（１−Z^-1）² …（20）この（20）式より雑音成分は前述の第１図の説
明における(10)式と同じであることがわかる。

ただし、前述したように、V_qN2は第４図に示
す実施例の方が小さくなる。例えば、f_BW＝
16KHz、fs＝2048KHzのときH₆（積分回路４５の
伝達特性）の16KHzの利得は約26dBであるか
ら、この第４図に示す実施例におけるV_qN2は第
１図に示す実施例の場合より26dB低く設定する
ことができる。

そして、細線で示すアナログ回路部分の積分回
路はスイツチト・キヤパシタ回路によつて構成す
ると特性変動の少ない伝達特性を実現できる。

第５図は前記第４図に示す実施例の具体的構成
を示す回路図で、第１図の実施例に示した構成で
積分回路を１段の積分器とした場合（H₁＝H₂＝
H₃＝１／（１−Z^-1）のスイツチト・キヤパシタ
回路による具体回路例を示すものである。太線部
はデイジタル信号であり、細線部はアナログ信号
であることを示す。

この第５図において第４図と同一符号のものは
相当部分を示し、５０−１〜５０−４，５０−８
〜５０−１１，５０−１６〜５０−１９，５０−
２３〜５０−２６はスイツチ回路（アナログスイ
ツチ）、５０−５，５０−７，５０−１２，５０
−２０，５０−２２，５０−２７は容量素子、５
０−６，５０−２１は演算増幅器、５１は加算
器、５２，５３はスイツチ制御回路である。そし
て、量子化器１４は電圧比較器５０−１３，５０
−１４によつて構成され、また、量子化器２３は
電圧比較器５０−２８，５０−２９によつて構成
されている。

この第５図において、積分回路は第３図ａ，ｂ
に示したスイツチト・キヤパシタ回路のものと同
じである。

つぎにこの第５図に示す実施例の動作について
説明する。

まず、容量素子５０−５（容量値CS₁）に信号
入力端子１１からの入力端子電圧を充電し、容量
素子５０−７（容量値CI₁）に演算増幅器５０−
６で容量値CS₁の電荷を積分することによつて、
入力端子電圧の積分値が演算増幅器５０−６の出
力に得られる。これと同様に、演算増幅器５０−
６の出力電圧の積分値は演算増幅器５０−２１の
出力に得られる。量子化器１４，２３は２ビツト
の分解能をもつもので、量子化器１４の量子化電
圧は０，±V_REFの３値である。そして、量子化器
１４の入力電圧は電圧比較器５０−１３，５０−
１４で±１／２V_REFと比較され、入力電圧が±１／２ V_REF以上なら＋V_REF，１／２V_REF〜−１／２V_REFなら０，−１／２V_REF以下なら−V_REF，と判定して量子化する。また、量子化器２３の量子化電圧は量子化
器１４の１／２振幅でよいので、０，±１／２V_REFの３値である。そのため、電圧比較器５０−２８，５
０−２９は±１／４V_REFの電圧と入力電圧を比較して量子化を行なう。そして、Ｄ／Ａ変換機能はス
イツチ制御回路５２でスイツチ５０−８，５０−
９，５０−１０，５０−１１を制御して、容量素
子５０−１２（容量値CD₁）にV_REF電圧を充電
し、容量値CD₁の電荷を容量値CI₁に積分するこ
とで実現される。

つまり、CD₁にV_REF電圧を充電するときに、ス
イツチ制御回路５２で正方向に充電するか、負方
向に充電するか、グランド電圧を充電するかを切
換えて±V_REF，０の３値に対応するアナログ電圧
値を積分値に加算できる。一方、スイツチ制御回
路５３、スイツチ５０−２３，５０−２４，５０
−２５，５０−２６、容量素子５０−２７（容量
値CD₂）も同様に動作する。そして、容量値CS₁
の電荷の積分はサンプリング周期の前半で行い、
容量値CD₁の電荷の積分は後半で行う。すると、
演算増幅器５０−６の出力にはサンプリング周期
の前半に量子化器１４への入力電圧が、後半に第
１図の加算器２７の出力に相等する電圧がそれぞ
れ得られる。そこで、量子化器１４はサンプリン
グ周期の前半に動作させ、後半に演算増幅器５０
−６の出力電圧を容量値CS₂に充電すれば、第１
図に示す実施例と同じ機能をこの第５図で実現す
ることができる。そして、デイジタル信号の遅延
回路である遅延回路５０−１５，５０−３０は、
Ｄ形フリツプ・フロツプ回路などで容易に実現で
きる。また、微分回路２６は１／H₃＝（１−Z^-1）
の特性を遅延回路５０−３０と加算器５０−３１
で実現している。

第６図はこの第５図のデイジタル出力信号の周
波数スペクトル分布特性を示す特性図、すなわち
本発明によるＡ／Ｄ変換器の出力雑音周波数スペ
クトル分布特性を示す。ただし、fs＝2048KHz，
0dB＝1Vop，スペクトル幅＝500Hzであり、こ
れは前述の第８図、第９図と同じ条件である。そ
して、この第６図と第９図と比較して、低周波領
域の雑音レベルが大幅に低下していることがわか
る。

また、第７図は第５図に示す実施例のＳ／Ｎ特
性で、本発明によるＡ／Ｄ変換器のＳ／Ｎ特性を
示す特性図である。

この第７図に示すＳ／Ｎ特性は、fs＝
2048KHz、f_BW＝16KHzの場合で、横軸は入力信
号振幅レベル、縦軸はＳ／Ｎ比である。そして、
この第７図に示すＳ／Ｎ特性ら明らかなように、
入力信号振幅レベルに対して直線的にＳ／Ｎ比が
変化することがわかる。この特性は一般のリニア
15bitA／Ｄ変換器とほぼ同じものである。また、
前述した計算式より求めたＳ／Ｎ比は90.8dBで
あつたが、この第７図の0dB入力レベルのＳ／Ｎ
比とほぼ一致していることがわかる。

〔発明の効果〕

以上説明したように、本発明によれば、複数の
量子化ループによつて多段の量子化処理を行うこ
とによつて、低周波帯域の雑音レベルを大幅に低
減できるからサンプリング周波数fsに比較して十
分に低い信号周波数帯域で非常に高いＳ／Ｎ特性
を得られる利点がある。また、複数の量子化ルー
プは並列処理可能であるから、高速処理が可能で
高いサンプリング周波数fsが実現でき、このfsが
高いことによつてＳ／Ｎ改善効果も大きくなると
ともに、入力信号の帯域を制限するためＡ／Ｄ変
換器の前に置かれる折り返し防止フイルタのカツ
トオフ周波数fcも高く設計できる利点がある。さ
らに、カツトオフ周波数fcの高いフイルタは使用
する抵抗素子や容量素子を小形化できるので、集
積回路上に経済的に搭載することができる利点も
ある。また、量子化器分解能は素子精度に依存せ
ず高い直線性の実現できる１〜2bitの低分解能で
あつても高いＳ／Ｎ特性が実現できることおよび
複数の量子化ループの比精度も集積回路上に容易
に実現できる程度で十分なことから、高い精度の
素子は不要なため製造後に微調整などの後処理が
なく経済的に製造できる利点もあるので、実用上
の効果は極めて大である。

さらに、第５図に示す実施例からも明らかなよ
うに、アナログ回路規模は非常に小さいが、信号
帯域外の成分を除去するのにデイジタル・フイル
タが必要である。そして、デイジタル・フイルタ
の回路規模は少なくないが、集積回路の微細化が
進むにつれて、アナログ回路よりデイジタル回路
の方が集積度が高くなつてきたのでチツプ面積は
小さくすることが可能である。Ａ／Ｄ変換器とフ
イルタを同一のチツプ上に集積化する場合、従来
はＡ／Ｄ変換器の前にアナログ回路のフイルタが
必要であり、大部分の回路がアナログであつたの
に対して、本発明ではフイルタもデイジタル回路
であるからアナログ回路は非常に少ない。したが
つて、本発明は集積化に適した方式であり、小形
で経済的に高精度Ａ／Ｄ変換器を実現できるとい
う点において極めて有効である。

このように、本発明によれば、従来ののＡ／Ｄ
変換器に比して多大の効果があり、信号周波数と
比較して非常に高い周波数で変換動作を行うこと
によつて、高い変換精度を実現するオーバーサン
プリング形アナログ・デイジタル変換器としては
独自のものである。

【図面の簡単な説明】

第１図は本発明によるオーバーサンプリング形
アナログ・デイジタル変換器の一実施例を示すブ
ロツク図、第２図は本発明の他の実施例を示すブ
ロツク図、第３図は本発明に用いる積分回路の具
体的構成例を示す回路図、第４図は本発明の更に
他の実施例を示すブロツク図、第５図は第４図の
具体的構成例を示す回路図、第６図および第７図
は本発明によつて得られるＡ／Ｄ変換器の出力雑
音周波数スペクトル分布特性およびＡ／Ｄ変換器
のＳ／Ｎ特性を示す特性図、第８図は本発明の説
明に供する量子化雑音の周波数スペクトル分布特
性を示す特性図、第９図は従来のオーバーサンプ
リングＡ／Ｄ変換器の出力雑音周波数スペクトル
分布特性を示す特性図、第１０図および第１１図
はそれぞれ従来のΔ−Σ形オーバーサンプリング
Ａ／Ｄ変換器の構成例を示すブロツク図、第１２
図は従来のＡ／Ｄ変換器の非線形誤差と出力雑音
周波数スペクトル分布特性の関係を示す説明図で
ある。１３……積分回路、１４……量子化器、１５…
…遅延回路、１６……Ｄ／Ａ変換回路、１７，２
０，２１……加算器、２２……積分回路、２３…
…量子化器、２４……遅延回路、２５……Ｄ／Ａ
変換回路、２６……微分回路、２７……加算器、
３０……加算器、３１……積分回路、３２……量
子化器、３３……遅延回路、３４……Ｄ／Ａ変換
回路、３７……微分回路、３８，３９……加算
器、４５，４６……積分回路。

Claims

【特許請求の範囲】

１入力端子電圧と帰還電圧の差を入力とする積
分回路と、この積分回路の出力電圧をデイジタル
信号に量子化する量子化器と、この量子化器出力
のデイジタル信号をデイジタル・アナログ変換器
で変換したアナログ電圧を帰還信号として構成さ
れる量子化ループにおいて、前記デイジタル・ア
ナログ変換器出力を直接に帰還電圧として量子化
器出力を量子化ループの出力信号とするか、ある
いは前記デイジタル・アナログ変換器出力をフイ
ルタ、積分器などの周波数特性変換回路を介して
帰還電圧として量子化器出力から周波数特性変換
回路と同じ伝達特性を持つデイジタル回路を介し
て得られる信号を量子化ループの出力信号とし、
アナログ入力信号周波数より十分に高いサンプリ
ング周波数ごとに入力端子電圧を量子化ループは
デイジタル出力信号に変換し、上記の量子化ルー
プと同じ構成の量子化ループを合計Ｎ（２以上の
整数）個有し、第１の量子化ループの入力端子に
アナログ入力信号電圧を印加しかつ第（ｎ−１）
（ｎは２からＮまでの整数）の量子化ループの積
分回路出力とデイジタル・アナログ変換器出力の
差電圧信号を第ｎの量子化ループの入力端子に入
力し、前記第１から第（ｎ−１）までのそれぞれ
の量子化ループに含まれる積分回路の伝達特性の
積と逆数の関係にある伝達特性を持つ微分回路に
前記第ｎの量子化ループの出力信号を入力し、第
２から第Ｎの量子化ループの微分回路出力と前記
第１の量子化ループの出力信号を全て加算して得
られる信号をデイジタル出力信号とするようにし
たことを特徴とするオーバーサンプリング形アナ
ログ・デイジタル変換器。