JPH0828666B2 - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
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- JPH0828666B2 JPH0828666B2 JP63279951A JP27995188A JPH0828666B2 JP H0828666 B2 JPH0828666 B2 JP H0828666B2 JP 63279951 A JP63279951 A JP 63279951A JP 27995188 A JP27995188 A JP 27995188A JP H0828666 B2 JPH0828666 B2 JP H0828666B2
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Description
本発明は、アナログ信号をデジタル信号に変換するAD
変換回路に関する。
変換回路に関する。
従来、「1986年ICASSP PP 1545〜1548」、「IEEE Jou
nal of Solid−State Circuits SC−22 PP 921〜929（1
987年12月）」などに、１重積分形△Σ量子化器を用い
たAD変換回路が提案されている。 その１重積分形△Σ量子化器を用いたAD変換回路は、
詳細説明は省略するが、第11図を伴って、次に述べる構
成を有する。 すなわち、複数ｐ個の第１、第２………第ｐの１重積
分形△Σ量子化器A1、A2………Apを有する。なお、図に
おいては、簡単のためｐ＝３の場合を示している。 それら１重積分形△Σ量子化器Ai（ｉ＝１、２………
Ｐ）は、外部からのアナログ信号と後述するアナログ遅
延回路５からのアナログ信号とを入力し、両者の差のア
ナログ信号を出力するアナログ減算器１と、そのアナロ
グ減算器１からのアナログ信号を入力し、その積分され
たアナログ信号を出力するアナログ積分器２と、そのア
ナログ積分器２からのアナログ信号を入力し、それに応
じたデジタル信号を出力するAD変換器３と、そのAD変換
器３からのデジタル信号を入力し、それに応じたアナロ
グ信号を出力するDA変換器４と、そのDA変換器４からの
アナログ信号を入力し、それに対して１ワードタイム分
遅れたアナログ信号を出力するアナログ遅延回路５とを
有する。 この場合、アナログ積分器２は、第12図に示すよう
に、次に述べるアナログ加算回路７から出力されるアナ
ログ信号を入力し、それに対して１ワードタイム分遅れ
たアナログ信号を出力するアナログ遅延回路８と、アナ
ログ積分器２に対する外部からのアナログ信号とアナロ
グ遅延回路８からのアナログ信号とを入力し、両者の和
のアナログ信号をアナログ積分器２の出力として外部に
出力させるアナログ加算回路７とを有する。 また、第１、第２………第（ｐ−１）の１重積分形△
Σ量子化器A1、A2………A(p-1)のアナログ積分器２及び
DA変換器４からのアナログ信号をそれぞれ入力し、それ
らの差のアナログ信号を、第２、第３………第ｐの１重
積分形△Σ量子化器A2、A3………Apのアナログ減算器１
にそれぞれ出力する第１、第２………第（ｐ−１）のア
ナログ減算器B1、B2………B(p-1)を有する。 さらに、第２、第３………第ｐの１重積分形△Σ量子
化器A2、A3………ApのAD変換器３からのデジタル信号を
それぞれ入力し、それらのそれぞれ１次微分、２次微分
………（ｐ−１）次微分されたデジタル信号をそれぞれ
出力する第１、第２………第（ｐ−１）のデジタル微分
器D1、D2………D(p-1)を有する。 この場合、第ｉのデジタル微分器Di（ただし、ｉ＝ｐ
をとらない）は、第13図及び第14図に示すように、ｒ個
の１次デジタル微分器E1、E2………Erを有し、そして、
その第ｑの１次デジタル微分器Eq（ただし、ｑ＝１、２
………ｒ）は、それに対する外部からのデジタル信号と
次に述べるデジタル遅延回路９からのデジタル信号とを
入力し、両者の差のデジタル信号を１次デジタル微分器
Eqの微分出力として出力するデジタル減算器10と、１次
デジタル微分器Eqに対する外部からのデジタル信号を入
力し、それに対して１ワードタイム分遅れたデジタル信
号を出力するデジタル遅延回路９とを有する。 また、第１の１重積分形△Σ量子化器A1のAD変換器３
からのデジタル信号と、第１、第２………第（ｐ−１）
のデジタル微分器D1、D2………D(p-1)からのデジタル信
号とを入力し、それらの和のデジタル信号を出力するデ
ジタル加算器Ｆを有する。 さらに、第１の１重積分形△Σ量子化器A1のアナログ
減算器１から、アナログ信号入力端子12が導出されてい
る。 また、デジタル加算器Ｆから、デジタル信号出力端子
13が導出されている。 以上が、従来提案されている。１重積分形△Σ量子化
器を用いたAD変換回路の構成である。 また、従来、２重積分形△Σ量子化器を用いたAD変換
回路も提案されている。 その２重積分形△Σ量子化器を用いたAD変換回路は、
詳細説明は省略するが、第15図を伴って、次に述べる構
成を有する。なお、第15図において、第11図との対応部
分には同一符号を付し、詳細説明を省略する。 すなわち、複数ｐ個の第１、第２………第ｐの２重積
分形△Σ量子化器Ａ′１、Ａ′２………Ａ′ｐを有す
る。なお、図においては、簡単のためｐ＝３の場合を示
している。 それら２重積分形△Σ量子化器Ａ′ｉ（ｉ＝１、２…
……Ｐ）は、外部からのアナログ信号と後述するアナロ
グ遅延回路５からのアナログ信号とを入力し、両者の差
のアナログ信号を出力する第１のアナログ減算器１と、
そのアナログ減算器１からのアナログ信号を入力し、そ
の積分されたアナログ信号を出力する第１のアナログ積
分器２と、そのアナログ積分器２からのアナログ信号と
後述するアナログ遅延回路５からのアナログ信号とを入
力し、両者の差のアナログ信号を出力する第２のアナロ
グ減算器16と、そのアナログ減算器16からのアナログ信
号を入力し、その積分されたアナログ信号を出力する第
２のアナログ積分器17と、そのアナログ積分器17からの
アナログ信号を入力し、それに応じたデジタル信号を出
力するAD変換器３と、そのAD変換器３からのデジタル信
号を入力し、それに応じたアナログ信号を出力するDA変
換器４と、そのDA変換器４からのアナログ信号を入力
し、それに対して１ワードタイム分遅れたアナログ信号
を出力するアナログ遅延回路５とを有する。 この場合、アナログ積分器17は、アナログ積分器２と
同様に、第12図で上述したと同様の構成を有する。 また、第１、第２………第（ｐ−１）の１重積分形△
Σ量子化器Ａ′１、Ａ′２………Ａ′(p-1)のアナログ
積分器17及びDA変換器４からのアナログ信号をそれぞれ
入力し、それらの差のアナログ信号を、第２、第３……
…第ｐの２重積分形△Σ量子化器Ａ′２、Ａ′３………
Ａ′ｐのアナログ減算器１にそれぞれ出力する第１、第
２………第（ｐ−１）のアナログ減算器Ｂ′１、Ｂ′２
………Ｂ′(p-1)を有する。 さらに、第２、第３………第ｐの２重積分形△Σ量子
化器A2、A3………ApのAD変換器３からのデジタル信号を
それぞれ入力し、それらのそれぞれ21次微分、22次微分
………2(p-1)次微分されたデジタル信号をそれぞれ出力
する第１、第２………第（ｐ−１）のデジタル微分器
Ｄ′１、Ｄ′２………Ｄ′(p-1)を有する。 この場合、第ｉのデジタル微分器Ｄ′ｉ（ただし、ｉ
＝ｐをとらない）は、第16図及び第17図に示すように、
ｒ個（ただし、ｒ＝2i）の第１、第２………第ｒの１次
デジタル微分回路E1、E2………Erを有し、そして、その
第ｑの１次デジタル微分器Eq（ｑ＝１、２………ｒ）
は、第13図及び第14図で上述したと同様の構成を有す
る。 また、第１の２重積分形△Σ量子化器Ａ′１のAD変換
器３からのデジタル信号と、第１、第２………第（ｐ−
１）のデジタル微分器Ｄ′１、Ｄ′２………Ｄ′(p-1)
からのデジタル信号とを入力し、それらの和のデジタル
信号を出力するデジタル加算器Ｆ′を有する。 さらに、第１の２重積分形△Σ量子化器Ａ′１のアナ
ログ減算器１から、アナログ信号入力端子12が導出され
ている。 また、デジタル加算器Ｆ′から、デジタル信号出力端
子13が導出されている。 以上が、従来提案されている、２重積分形△Σ量子化
器を用いたAD変換回路の構成である。 第11図に示す従来のAD変換回路によれば、詳細説明は
省略するが、アナログ信号入力端子12にアナログ信号が
供給されることによって、デジタル信号出力端子13か
ら、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子13から出力
されるデジタル信号は、１重積分形△Σ量子化器A1〜Ap
におけるアナログ積分器２が予定の理想的な伝達関数を
有し且つデジタル微分器D1〜D(p-1)も予定の理想的な伝
達関数を有しているとすれば、第１〜第ｐの１重積分形
△Σ量子化器A1〜ApのDA変換器３から出力されるデジタ
ル信号が第１〜第ｐの１重積分形△Σ量子化器A1〜Apに
おけるDA変換器３の量子化雑音をそれぞれ含んでいると
しても、第ｐの１重積分形△Σ量子化器ApのDA変換器３
から出力されるデジタル信号が含む量子化雑音に、ｐ次
のシェーピング次数を乗じた雑音しか伴っていない。 従って、第11図に示す従来のAD変換回路の場合、デジ
タル信号出力端13から、S/Nの良好なデジタル信号を出
力させることができる、という特徴を有する。 また、第15図に示す従来のAD変換回路も、詳細説明は
省略するが、第11図に示す従来のAD変換回路の場合と同
様に、アナログ信号入力端子12にアナログ信号が供給さ
れることによって、デジタル信号出力端子13から、デジ
タル信号が出力される。 そして、この場合、デジタル信号出力端子13から出力
されるデジタル信号は、第11図に示す従来のAD変換回路
の場合に準じて、２重積分形△Σ量子化器Ａ′１〜Ａ′
ｐにおける第１及び第２のアナログ積分器２及び17が予
定の理想的な伝達関数を有し且つデジタル微分器Ｄ′１
〜Ｄ′(p-1)も予定の理想的な伝達関数を有していると
すれば、第１〜第ｐの２重積分形△Σ量子化器Ａ′１〜
Ａ′ｐのDA変換器３から出力されるデジタル信号が第１
〜第ｐの２重積分形△Σ量子化器A1〜ApにおけるDA変換
器３の量子化雑音をそれぞれ含んでいるとしても、第ｐ
の２重積分形△Σ量子化器Ａ′ｐのDA変換器３から出力
されるデジタル信号が含む量子化雑音に、高いシェーピ
ング次数を乗じた雑音しか伴なっていない。 従って、第15図に示す従来のAD変換回路の場合も、第
11図に示す従来のAD変換回路の場合と同様に、デジタル
信号出力端13から、S/Nの良好なデジタル信号を出力さ
せることができる、という特徴を有する。
nal of Solid−State Circuits SC−22 PP 921〜929（1
987年12月）」などに、１重積分形△Σ量子化器を用い
たAD変換回路が提案されている。 その１重積分形△Σ量子化器を用いたAD変換回路は、
詳細説明は省略するが、第11図を伴って、次に述べる構
成を有する。 すなわち、複数ｐ個の第１、第２………第ｐの１重積
分形△Σ量子化器A1、A2………Apを有する。なお、図に
おいては、簡単のためｐ＝３の場合を示している。 それら１重積分形△Σ量子化器Ai（ｉ＝１、２………
Ｐ）は、外部からのアナログ信号と後述するアナログ遅
延回路５からのアナログ信号とを入力し、両者の差のア
ナログ信号を出力するアナログ減算器１と、そのアナロ
グ減算器１からのアナログ信号を入力し、その積分され
たアナログ信号を出力するアナログ積分器２と、そのア
ナログ積分器２からのアナログ信号を入力し、それに応
じたデジタル信号を出力するAD変換器３と、そのAD変換
器３からのデジタル信号を入力し、それに応じたアナロ
グ信号を出力するDA変換器４と、そのDA変換器４からの
アナログ信号を入力し、それに対して１ワードタイム分
遅れたアナログ信号を出力するアナログ遅延回路５とを
有する。 この場合、アナログ積分器２は、第12図に示すよう
に、次に述べるアナログ加算回路７から出力されるアナ
ログ信号を入力し、それに対して１ワードタイム分遅れ
たアナログ信号を出力するアナログ遅延回路８と、アナ
ログ積分器２に対する外部からのアナログ信号とアナロ
グ遅延回路８からのアナログ信号とを入力し、両者の和
のアナログ信号をアナログ積分器２の出力として外部に
出力させるアナログ加算回路７とを有する。 また、第１、第２………第（ｐ−１）の１重積分形△
Σ量子化器A1、A2………A(p-1)のアナログ積分器２及び
DA変換器４からのアナログ信号をそれぞれ入力し、それ
らの差のアナログ信号を、第２、第３………第ｐの１重
積分形△Σ量子化器A2、A3………Apのアナログ減算器１
にそれぞれ出力する第１、第２………第（ｐ−１）のア
ナログ減算器B1、B2………B(p-1)を有する。 さらに、第２、第３………第ｐの１重積分形△Σ量子
化器A2、A3………ApのAD変換器３からのデジタル信号を
それぞれ入力し、それらのそれぞれ１次微分、２次微分
………（ｐ−１）次微分されたデジタル信号をそれぞれ
出力する第１、第２………第（ｐ−１）のデジタル微分
器D1、D2………D(p-1)を有する。 この場合、第ｉのデジタル微分器Di（ただし、ｉ＝ｐ
をとらない）は、第13図及び第14図に示すように、ｒ個
の１次デジタル微分器E1、E2………Erを有し、そして、
その第ｑの１次デジタル微分器Eq（ただし、ｑ＝１、２
………ｒ）は、それに対する外部からのデジタル信号と
次に述べるデジタル遅延回路９からのデジタル信号とを
入力し、両者の差のデジタル信号を１次デジタル微分器
Eqの微分出力として出力するデジタル減算器10と、１次
デジタル微分器Eqに対する外部からのデジタル信号を入
力し、それに対して１ワードタイム分遅れたデジタル信
号を出力するデジタル遅延回路９とを有する。 また、第１の１重積分形△Σ量子化器A1のAD変換器３
からのデジタル信号と、第１、第２………第（ｐ−１）
のデジタル微分器D1、D2………D(p-1)からのデジタル信
号とを入力し、それらの和のデジタル信号を出力するデ
ジタル加算器Ｆを有する。 さらに、第１の１重積分形△Σ量子化器A1のアナログ
減算器１から、アナログ信号入力端子12が導出されてい
る。 また、デジタル加算器Ｆから、デジタル信号出力端子
13が導出されている。 以上が、従来提案されている。１重積分形△Σ量子化
器を用いたAD変換回路の構成である。 また、従来、２重積分形△Σ量子化器を用いたAD変換
回路も提案されている。 その２重積分形△Σ量子化器を用いたAD変換回路は、
詳細説明は省略するが、第15図を伴って、次に述べる構
成を有する。なお、第15図において、第11図との対応部
分には同一符号を付し、詳細説明を省略する。 すなわち、複数ｐ個の第１、第２………第ｐの２重積
分形△Σ量子化器Ａ′１、Ａ′２………Ａ′ｐを有す
る。なお、図においては、簡単のためｐ＝３の場合を示
している。 それら２重積分形△Σ量子化器Ａ′ｉ（ｉ＝１、２…
……Ｐ）は、外部からのアナログ信号と後述するアナロ
グ遅延回路５からのアナログ信号とを入力し、両者の差
のアナログ信号を出力する第１のアナログ減算器１と、
そのアナログ減算器１からのアナログ信号を入力し、そ
の積分されたアナログ信号を出力する第１のアナログ積
分器２と、そのアナログ積分器２からのアナログ信号と
後述するアナログ遅延回路５からのアナログ信号とを入
力し、両者の差のアナログ信号を出力する第２のアナロ
グ減算器16と、そのアナログ減算器16からのアナログ信
号を入力し、その積分されたアナログ信号を出力する第
２のアナログ積分器17と、そのアナログ積分器17からの
アナログ信号を入力し、それに応じたデジタル信号を出
力するAD変換器３と、そのAD変換器３からのデジタル信
号を入力し、それに応じたアナログ信号を出力するDA変
換器４と、そのDA変換器４からのアナログ信号を入力
し、それに対して１ワードタイム分遅れたアナログ信号
を出力するアナログ遅延回路５とを有する。 この場合、アナログ積分器17は、アナログ積分器２と
同様に、第12図で上述したと同様の構成を有する。 また、第１、第２………第（ｐ−１）の１重積分形△
Σ量子化器Ａ′１、Ａ′２………Ａ′(p-1)のアナログ
積分器17及びDA変換器４からのアナログ信号をそれぞれ
入力し、それらの差のアナログ信号を、第２、第３……
…第ｐの２重積分形△Σ量子化器Ａ′２、Ａ′３………
Ａ′ｐのアナログ減算器１にそれぞれ出力する第１、第
２………第（ｐ−１）のアナログ減算器Ｂ′１、Ｂ′２
………Ｂ′(p-1)を有する。 さらに、第２、第３………第ｐの２重積分形△Σ量子
化器A2、A3………ApのAD変換器３からのデジタル信号を
それぞれ入力し、それらのそれぞれ21次微分、22次微分
………2(p-1)次微分されたデジタル信号をそれぞれ出力
する第１、第２………第（ｐ−１）のデジタル微分器
Ｄ′１、Ｄ′２………Ｄ′(p-1)を有する。 この場合、第ｉのデジタル微分器Ｄ′ｉ（ただし、ｉ
＝ｐをとらない）は、第16図及び第17図に示すように、
ｒ個（ただし、ｒ＝2i）の第１、第２………第ｒの１次
デジタル微分回路E1、E2………Erを有し、そして、その
第ｑの１次デジタル微分器Eq（ｑ＝１、２………ｒ）
は、第13図及び第14図で上述したと同様の構成を有す
る。 また、第１の２重積分形△Σ量子化器Ａ′１のAD変換
器３からのデジタル信号と、第１、第２………第（ｐ−
１）のデジタル微分器Ｄ′１、Ｄ′２………Ｄ′(p-1)
からのデジタル信号とを入力し、それらの和のデジタル
信号を出力するデジタル加算器Ｆ′を有する。 さらに、第１の２重積分形△Σ量子化器Ａ′１のアナ
ログ減算器１から、アナログ信号入力端子12が導出され
ている。 また、デジタル加算器Ｆ′から、デジタル信号出力端
子13が導出されている。 以上が、従来提案されている、２重積分形△Σ量子化
器を用いたAD変換回路の構成である。 第11図に示す従来のAD変換回路によれば、詳細説明は
省略するが、アナログ信号入力端子12にアナログ信号が
供給されることによって、デジタル信号出力端子13か
ら、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子13から出力
されるデジタル信号は、１重積分形△Σ量子化器A1〜Ap
におけるアナログ積分器２が予定の理想的な伝達関数を
有し且つデジタル微分器D1〜D(p-1)も予定の理想的な伝
達関数を有しているとすれば、第１〜第ｐの１重積分形
△Σ量子化器A1〜ApのDA変換器３から出力されるデジタ
ル信号が第１〜第ｐの１重積分形△Σ量子化器A1〜Apに
おけるDA変換器３の量子化雑音をそれぞれ含んでいると
しても、第ｐの１重積分形△Σ量子化器ApのDA変換器３
から出力されるデジタル信号が含む量子化雑音に、ｐ次
のシェーピング次数を乗じた雑音しか伴っていない。 従って、第11図に示す従来のAD変換回路の場合、デジ
タル信号出力端13から、S/Nの良好なデジタル信号を出
力させることができる、という特徴を有する。 また、第15図に示す従来のAD変換回路も、詳細説明は
省略するが、第11図に示す従来のAD変換回路の場合と同
様に、アナログ信号入力端子12にアナログ信号が供給さ
れることによって、デジタル信号出力端子13から、デジ
タル信号が出力される。 そして、この場合、デジタル信号出力端子13から出力
されるデジタル信号は、第11図に示す従来のAD変換回路
の場合に準じて、２重積分形△Σ量子化器Ａ′１〜Ａ′
ｐにおける第１及び第２のアナログ積分器２及び17が予
定の理想的な伝達関数を有し且つデジタル微分器Ｄ′１
〜Ｄ′(p-1)も予定の理想的な伝達関数を有していると
すれば、第１〜第ｐの２重積分形△Σ量子化器Ａ′１〜
Ａ′ｐのDA変換器３から出力されるデジタル信号が第１
〜第ｐの２重積分形△Σ量子化器A1〜ApにおけるDA変換
器３の量子化雑音をそれぞれ含んでいるとしても、第ｐ
の２重積分形△Σ量子化器Ａ′ｐのDA変換器３から出力
されるデジタル信号が含む量子化雑音に、高いシェーピ
ング次数を乗じた雑音しか伴なっていない。 従って、第15図に示す従来のAD変換回路の場合も、第
11図に示す従来のAD変換回路の場合と同様に、デジタル
信号出力端13から、S/Nの良好なデジタル信号を出力さ
せることができる、という特徴を有する。
しかしながら、第11図に示す従来のAD変換回路の場
合、第１〜第ｐの１重積分形△Σ量子化器A1〜Apのアナ
ログ積分器２が予定の理想的な伝達関数を有していなけ
れば、デジタル信号出力端子13から出力されるデジタル
信号が、低いS/Nを有するものとしてしか得られない。 その理由は、次のとおりである。 すなわち、第ｉの１重積分形△Σ量子化器Aiにおける
アナログ積分器２が、予定の理想的な伝達関数を有して
いない場合、そのアナログ積分器２が、等価的に、第18
図に示すように、アナログ積分器２に対する外部からの
アナログ信号の1/α倍（ただし、αは任意数）の値を有
するアナログ信号を発生するアナログ信号発生回路18
と、アナログ加算回路７からのアナログ信号のβ倍（た
だし、βは任意数）の値を有するアナログ信号を発生す
るアナログ信号発生回路19とを有し、そして、アナログ
遅延回路８がその入力をアナログ加算回路７のアナログ
信号としていたのに代え、アナログ信号発生回路19から
のアナログ信号とされ、また、アナログ加算回路７が、
一方の入力をアナログ積分器２に対する外部からのアナ
ログ信号としていたのに代え、アナログ信号発生回路18
からのアナログ信号とされ、他方の入力をこの場合のア
ナログ遅延回路８からのアナログ信号とされている構成
を有するからである。 また、第15図に示す従来のAD変換回路の場合も、第11
図に示す従来のAD変換回路の場合に準じた理由で、第11
図に示す従来のAD変換回路の場合に準じて、第１〜第ｐ
の２重積分形△Σ量子化器Ａ′１〜Ａ′ｐの第１及び第
２のアナログ積分器２及び17が予定の理想的な伝達関数
を有していなければ、デジタル信号出力端子13から出力
されるデジタル信号が、低いS/Nを有するものとしてし
か得られない。 よって、本発明は、上述した欠点のない、新規なAD変
換回路を提案せんとするものである。
合、第１〜第ｐの１重積分形△Σ量子化器A1〜Apのアナ
ログ積分器２が予定の理想的な伝達関数を有していなけ
れば、デジタル信号出力端子13から出力されるデジタル
信号が、低いS/Nを有するものとしてしか得られない。 その理由は、次のとおりである。 すなわち、第ｉの１重積分形△Σ量子化器Aiにおける
アナログ積分器２が、予定の理想的な伝達関数を有して
いない場合、そのアナログ積分器２が、等価的に、第18
図に示すように、アナログ積分器２に対する外部からの
アナログ信号の1/α倍（ただし、αは任意数）の値を有
するアナログ信号を発生するアナログ信号発生回路18
と、アナログ加算回路７からのアナログ信号のβ倍（た
だし、βは任意数）の値を有するアナログ信号を発生す
るアナログ信号発生回路19とを有し、そして、アナログ
遅延回路８がその入力をアナログ加算回路７のアナログ
信号としていたのに代え、アナログ信号発生回路19から
のアナログ信号とされ、また、アナログ加算回路７が、
一方の入力をアナログ積分器２に対する外部からのアナ
ログ信号としていたのに代え、アナログ信号発生回路18
からのアナログ信号とされ、他方の入力をこの場合のア
ナログ遅延回路８からのアナログ信号とされている構成
を有するからである。 また、第15図に示す従来のAD変換回路の場合も、第11
図に示す従来のAD変換回路の場合に準じた理由で、第11
図に示す従来のAD変換回路の場合に準じて、第１〜第ｐ
の２重積分形△Σ量子化器Ａ′１〜Ａ′ｐの第１及び第
２のアナログ積分器２及び17が予定の理想的な伝達関数
を有していなければ、デジタル信号出力端子13から出力
されるデジタル信号が、低いS/Nを有するものとしてし
か得られない。 よって、本発明は、上述した欠点のない、新規なAD変
換回路を提案せんとするものである。
本願第１番目の発明によるAD変換回路は、第11図で上
述した従来のAD変換回路の場合と同様に、 （イ）外部からのアナログ信号と後記DA変換器からのア
ナログ信号とを入力し、両者の差のアナログ信号を出力
するアナログ減算器と、上記アナログ減算器からのアナ
ログ信号を入力し、その積分されたアナログ信号を出力
するアナログ積分器と、上記アナログ積分器からのアナ
ログ信号を入力し、それに応じたデジタル信号を出力す
るAD変換器と、上記AD変換器からのデジタル信号を入力
し、それに応じたアナログ信号を出力するDA変換器とを
有する複数ｐ個の第１、第２………第ｐの１重積分形△
Σ量子化器A1、A2………Apと、 上記第１、第２………第（ｐ−１）の１重積分形△Σ
量子化器A1、A2………A(p-1)のアナログ積分器及びDA変
換器からのアナログ信号をそれぞれ入力し、それらの差
のアナログ信号を、上記第２、第３………第ｐの１重積
分形△Σ量子化器A2、A3………Apのアナログ減算器にそ
れぞれ出力する第１、第２………第（ｐ−１）のアナロ
グ減算器B1、B2………B(p-1)と、 上記第２、第３………第ｐの１重積分形△Σ量子化器
A2、A3………ApのAD変換器からのデジタル信号をそれぞ
れ入力し、それらのそれぞれ１次微分、２次微分………
（ｐ−１）次微分されたデジタル信号をそれぞれ出力す
る第１、第２………第（ｐ−１）のデジタル微分器D1、
D2………D(p-1)と、 上記第１の１重積分形△Σ量子化器A1のAD変換器から
のデジタル信号と、上記第１、第２………第（ｐ−１）
のデジタル微分器D1、D2………D(p-1)からのデジタル信
号とを入力し、それらの和のデジタル信号を出力するデ
ジタル加算器Ｆとを有し、 上記第ｉの１重積分形△Σ量子化器Ai（ただし、ｉ＝
１、２………ｐ）のアナログ積分器は、それに対する外
部からのアナログ信号と、自身から出力されるアナログ
信号の１ワードタイム分遅れたアナログ信号とを加算す
るアナログ加算回路を有し、 上記第１の１重積分形△Σ量子化器A1のアナログ減算
器から、アナログ信号入力端子が導出され、 上記デジタル加算器Ｆから、デジタル信号出力端子が
導出されている、 という構成を有する。 しかしながら、本願第１番目の発明によるAD変換回路
は、このような構成を有するAD変換回路において、 （ロ）上記第ｉのデジタル微分器Ｄ（ただし、ｉ＝ｐは
とらない）は、順次縦続接続されたｒ個（ただしｒ＝
ｉ）の第１、第２………第ｒのデジタル微分回路E1、E2
………Erを有し、 上記第ｑのデジタル微分回路Eq（ただし、ｑ＝１、２
………ｒ）は、それに対する外部からのデジタル信号の
αｑ倍（ただし、αｑは任意数）の値を有するデジタル
信号を発生する第１のデジタル信号発生手段と、上記外
部からのデジタル信号のαｑ・βｑ倍（ただし、βｑは
任意数）の値を有し且つ上記第１のデジタル信号発生手
段からのデジタル信号に対して１ワードタイム分遅れた
デジタル信号を発生する第２のデジタル信号発生手段
と、上記第１及び第２のデジタル信号発生手段からのデ
ジタル信号を入力し、両者の減算されたデジタル信号を
上記第ｑのデジタル微分回路Eqの微分出力として出力す
るデジタル減算器とを有する という構成を有する。 また、本願第２番目の発明によるAD変換回路は、第15
図で上述した従来のAD変換回路の場合と同様に、 （イ）′外部からのアナログ信号と後記DA変換器からの
アナログ信号とを入力し、両者の差のアナログ信号を出
力する第１のアナログ減算器と、上記第１のアナログ減
算器からのアナログ信号を入力し、その積分されたアナ
ログ信号を出力する第１のアナログ積分器と、上記第１
のアナログ積分器からのアナログ信号と後記DA変換器か
らのアナログ信号とを入力し、両者の差のアナログ信号
を出力する第２のアナログ減算器と、上記第２のアナロ
グ減算器からのアナログ信号を入力し、その積分された
アナログ信号を出力する第２のアナログ積分器と、上記
第２のアナログ積分器からのアナログ信号を入力し、そ
れに応じたデジタル信号を出力するAD変換器と、上記AD
変換器からのデジタル信号を入力し、それに応じたアナ
ログ信号を出力するDA変換器とを有する複数ｐ個の第
１、第２………第ｐの２重積分形△Σ量子化器Ａ′１、
Ａ′２………Ａ′ｐと、 上記第１、第２………第（ｐ−１）の２重積分形△Σ
量子化器Ａ′１、Ａ′２………Ａ′(p-1)の第２のアナ
ログ積分器及びDA変換器からのアナログ信号をそれぞれ
入力し、それらの差のアナログ信号を、上記第２、第３
………第ｐの２重積分形△Σ量子化器Ａ′２、Ａ′３…
……Ａ′ｐのアナログ減算器にそれぞれ出力する第１、
第２………第（ｐ−１）のアナログ減算器Ｂ′１、Ｂ′
２………Ｂ′(p-1)と、 上記第２、第３………第ｐの２重積分形△Σ量子化器
Ａ′２、Ａ′３………Ａ′ｐのAD変換器からのデジタル
信号をそれぞれ入力し、それらのそれぞれの21次微分、
22次微分………2(p-1)次微分されたデジタル信号をそれ
ぞれ出力する第１、第２………第（ｐ−１）のデジタル
微分器Ｄ′１、Ｄ′２………Ｄ′(p-1)と、 上記第１の２重積分形△Σ量子化器Ａ′１のAD変換器
からのデジタル信号と、上記第１、第２………第（ｐ−
１）のデジタル微分器Ｄ′１、Ｄ′２………Ｄ′(p-1)
からのデジタル信号とを入力し、それらの和のデジタル
信号を出力するデジタル加算器Ｆ′とを有し、 上記第ｉの２重積分形△Σ量子化器Ａ′ｉ（ただし、
ｉ＝１、２………ｐ）の第１及び第２のアナログ積分器
のそれぞれは、それに対する外部からのアナログ信号
と、自身から出力されるアナログ信号の１ワードタイム
分遅れたアナログ信号とを加算するアナログ加算回路を
有し、 上記第１の２重積分形△Σ量子化器Ａ′１のアナログ
減算器から、アナログ信号入力端子が導出され、 上記デジタル加算器Ｆ′から、デジタル信号出力端子
が導出されている、 という構成を有する。 しかしながら、本願第２番目の発明によるAD変換回路
は、このような構成を有するAD変換回路において、 （ロ）′上記第ｉのデジタル微分器Ｄ′ｉ（ただし、ｉ
＝ｐをとらない）は、順次縦続接続されたｒ個（ただ
し、ｒ＝2i）の第１、第２………第ｒのデジタル微分回
路E1、E2………Erを有し、 上記第ｑのデジタル微分回路Eq（ただし、ｑ＝１、２
………ｒ）は、これに対する外部からのデジタル信号の
αｑ倍（ただし、αｑは任意数）の値を有するデジタル
信号を発生する第１のデジタル信号発生手段と、上記外
部からのデジタル信号のαｑ・βｑ倍（ただし、βｑは
任意数）の値を有し且つ上記第１のデジタル信号発生手
段からのデジタル信号に対して１ワードタイム分遅れた
デジタル信号をそれぞれ発生する第２のデジタル信号発
生手段と、上記第１及び第２のデジタル信号発生手段か
らのデジタル信号を入力し、両者の減算されたデジタル
信号を第ｑのデジタル微分回路Eqの微分出力として出力
するデジタル減算器とを有する。 という構成を有する。
述した従来のAD変換回路の場合と同様に、 （イ）外部からのアナログ信号と後記DA変換器からのア
ナログ信号とを入力し、両者の差のアナログ信号を出力
するアナログ減算器と、上記アナログ減算器からのアナ
ログ信号を入力し、その積分されたアナログ信号を出力
するアナログ積分器と、上記アナログ積分器からのアナ
ログ信号を入力し、それに応じたデジタル信号を出力す
るAD変換器と、上記AD変換器からのデジタル信号を入力
し、それに応じたアナログ信号を出力するDA変換器とを
有する複数ｐ個の第１、第２………第ｐの１重積分形△
Σ量子化器A1、A2………Apと、 上記第１、第２………第（ｐ−１）の１重積分形△Σ
量子化器A1、A2………A(p-1)のアナログ積分器及びDA変
換器からのアナログ信号をそれぞれ入力し、それらの差
のアナログ信号を、上記第２、第３………第ｐの１重積
分形△Σ量子化器A2、A3………Apのアナログ減算器にそ
れぞれ出力する第１、第２………第（ｐ−１）のアナロ
グ減算器B1、B2………B(p-1)と、 上記第２、第３………第ｐの１重積分形△Σ量子化器
A2、A3………ApのAD変換器からのデジタル信号をそれぞ
れ入力し、それらのそれぞれ１次微分、２次微分………
（ｐ−１）次微分されたデジタル信号をそれぞれ出力す
る第１、第２………第（ｐ−１）のデジタル微分器D1、
D2………D(p-1)と、 上記第１の１重積分形△Σ量子化器A1のAD変換器から
のデジタル信号と、上記第１、第２………第（ｐ−１）
のデジタル微分器D1、D2………D(p-1)からのデジタル信
号とを入力し、それらの和のデジタル信号を出力するデ
ジタル加算器Ｆとを有し、 上記第ｉの１重積分形△Σ量子化器Ai（ただし、ｉ＝
１、２………ｐ）のアナログ積分器は、それに対する外
部からのアナログ信号と、自身から出力されるアナログ
信号の１ワードタイム分遅れたアナログ信号とを加算す
るアナログ加算回路を有し、 上記第１の１重積分形△Σ量子化器A1のアナログ減算
器から、アナログ信号入力端子が導出され、 上記デジタル加算器Ｆから、デジタル信号出力端子が
導出されている、 という構成を有する。 しかしながら、本願第１番目の発明によるAD変換回路
は、このような構成を有するAD変換回路において、 （ロ）上記第ｉのデジタル微分器Ｄ（ただし、ｉ＝ｐは
とらない）は、順次縦続接続されたｒ個（ただしｒ＝
ｉ）の第１、第２………第ｒのデジタル微分回路E1、E2
………Erを有し、 上記第ｑのデジタル微分回路Eq（ただし、ｑ＝１、２
………ｒ）は、それに対する外部からのデジタル信号の
αｑ倍（ただし、αｑは任意数）の値を有するデジタル
信号を発生する第１のデジタル信号発生手段と、上記外
部からのデジタル信号のαｑ・βｑ倍（ただし、βｑは
任意数）の値を有し且つ上記第１のデジタル信号発生手
段からのデジタル信号に対して１ワードタイム分遅れた
デジタル信号を発生する第２のデジタル信号発生手段
と、上記第１及び第２のデジタル信号発生手段からのデ
ジタル信号を入力し、両者の減算されたデジタル信号を
上記第ｑのデジタル微分回路Eqの微分出力として出力す
るデジタル減算器とを有する という構成を有する。 また、本願第２番目の発明によるAD変換回路は、第15
図で上述した従来のAD変換回路の場合と同様に、 （イ）′外部からのアナログ信号と後記DA変換器からの
アナログ信号とを入力し、両者の差のアナログ信号を出
力する第１のアナログ減算器と、上記第１のアナログ減
算器からのアナログ信号を入力し、その積分されたアナ
ログ信号を出力する第１のアナログ積分器と、上記第１
のアナログ積分器からのアナログ信号と後記DA変換器か
らのアナログ信号とを入力し、両者の差のアナログ信号
を出力する第２のアナログ減算器と、上記第２のアナロ
グ減算器からのアナログ信号を入力し、その積分された
アナログ信号を出力する第２のアナログ積分器と、上記
第２のアナログ積分器からのアナログ信号を入力し、そ
れに応じたデジタル信号を出力するAD変換器と、上記AD
変換器からのデジタル信号を入力し、それに応じたアナ
ログ信号を出力するDA変換器とを有する複数ｐ個の第
１、第２………第ｐの２重積分形△Σ量子化器Ａ′１、
Ａ′２………Ａ′ｐと、 上記第１、第２………第（ｐ−１）の２重積分形△Σ
量子化器Ａ′１、Ａ′２………Ａ′(p-1)の第２のアナ
ログ積分器及びDA変換器からのアナログ信号をそれぞれ
入力し、それらの差のアナログ信号を、上記第２、第３
………第ｐの２重積分形△Σ量子化器Ａ′２、Ａ′３…
……Ａ′ｐのアナログ減算器にそれぞれ出力する第１、
第２………第（ｐ−１）のアナログ減算器Ｂ′１、Ｂ′
２………Ｂ′(p-1)と、 上記第２、第３………第ｐの２重積分形△Σ量子化器
Ａ′２、Ａ′３………Ａ′ｐのAD変換器からのデジタル
信号をそれぞれ入力し、それらのそれぞれの21次微分、
22次微分………2(p-1)次微分されたデジタル信号をそれ
ぞれ出力する第１、第２………第（ｐ−１）のデジタル
微分器Ｄ′１、Ｄ′２………Ｄ′(p-1)と、 上記第１の２重積分形△Σ量子化器Ａ′１のAD変換器
からのデジタル信号と、上記第１、第２………第（ｐ−
１）のデジタル微分器Ｄ′１、Ｄ′２………Ｄ′(p-1)
からのデジタル信号とを入力し、それらの和のデジタル
信号を出力するデジタル加算器Ｆ′とを有し、 上記第ｉの２重積分形△Σ量子化器Ａ′ｉ（ただし、
ｉ＝１、２………ｐ）の第１及び第２のアナログ積分器
のそれぞれは、それに対する外部からのアナログ信号
と、自身から出力されるアナログ信号の１ワードタイム
分遅れたアナログ信号とを加算するアナログ加算回路を
有し、 上記第１の２重積分形△Σ量子化器Ａ′１のアナログ
減算器から、アナログ信号入力端子が導出され、 上記デジタル加算器Ｆ′から、デジタル信号出力端子
が導出されている、 という構成を有する。 しかしながら、本願第２番目の発明によるAD変換回路
は、このような構成を有するAD変換回路において、 （ロ）′上記第ｉのデジタル微分器Ｄ′ｉ（ただし、ｉ
＝ｐをとらない）は、順次縦続接続されたｒ個（ただ
し、ｒ＝2i）の第１、第２………第ｒのデジタル微分回
路E1、E2………Erを有し、 上記第ｑのデジタル微分回路Eq（ただし、ｑ＝１、２
………ｒ）は、これに対する外部からのデジタル信号の
αｑ倍（ただし、αｑは任意数）の値を有するデジタル
信号を発生する第１のデジタル信号発生手段と、上記外
部からのデジタル信号のαｑ・βｑ倍（ただし、βｑは
任意数）の値を有し且つ上記第１のデジタル信号発生手
段からのデジタル信号に対して１ワードタイム分遅れた
デジタル信号をそれぞれ発生する第２のデジタル信号発
生手段と、上記第１及び第２のデジタル信号発生手段か
らのデジタル信号を入力し、両者の減算されたデジタル
信号を第ｑのデジタル微分回路Eqの微分出力として出力
するデジタル減算器とを有する。 という構成を有する。
本願第１番目の発明によるAD変換回路は、上記（ロ）
の事項を除いて、第11図で上述した従来のAD変換回路と
同様の構成を有する。 このため、詳細説明は省略するが、第11図で上述した
従来のAD変換回路の場合と同様に、アナログ信号入力端
子にアナログ信号が供給されることによって、デジタル
信号出力端子から、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子から出力さ
れるデジタル信号は、１重積分形△Σ量子化器A1〜Apに
おけるアナログ積分器が予定の理想的な伝達関数を有し
且つデジタル微分器D1〜D(p-1)も予定の理想的な伝達関
数を有しているとすれば、第１〜第ｐの１重積分形△Σ
量子化器A1〜ApのDA変換器から出力されるデジタル信号
が第１〜第ｐの１重積分形△Σ量子化器A1〜Apにおける
DA変換器の量子化雑音をそれぞれ含んでいるとしても、
第ｐの１重積分形△Σ量子化器ApのDA変換器から出力さ
れるデジタル信号が含む量子化雑音に、ｐ次のシェーピ
ング次数を乗じた雑音しか伴なっていない。 従って、本願第１番目の発明によるAD変換回路も、第
11図で上述した従来のAD変換回路の場合と同様に、デジ
タル信号出力端から、S/Nの良好なデジタル信号を出力
させることができる、という特徴を有する。 しかしながら、本願第１番目の発明によるAD変換回路
の場合、上記（ロ）の事項を有するので、第１〜第ｐの
１重積分形△Σ量子化器A1〜Apのアナログ積分器が、予
定の理想的な伝達関数を有していなくても、第１〜第
（ｐ−１）のデジタル微分器D1〜D(p-1)の第１〜第ｒの
デジタル微分回路E1〜Erに対するα１〜αｒ及びβ１〜
βｒの値を有するデジタル信号のα１〜αｒ及びβ１〜
βｒの値を適当に選べば、デジタル信号出力端子から出
力されるデジタル信号を、第11図で前述した従来のAD変
換回路の場合に比し高いS/Nを有するものとして得るこ
とができる。 その理由は、第ｉのデジタル微分回路Di（ただし、ｉ
＝ｐをとらない）が、第１〜第ｉの１重積分形△Σ量子
化器A1〜Aiが予定の理想的な伝達関数を有しない場合に
おける、それら第１〜第ｉの１重積分形△Σ量子化器A1
〜Aiのアナログ積分器が縦続接続されている回路と、丁
度、逆回路の関係を有している構成になっているからで
ある。 また、本願第２番目の発明によるAD変換回路は、上記
（ロ）′の事項を除いて、第15図で上述した従来のAD変
換回路と同様の構成を有する。 このため、本願第２番目の発明によるAD変換回路も、
詳細説明は省略するが、第15図で上述した従来のAD変換
回路の場合と同様に、アナログ信号入力端子にアナログ
信号が供給されることによって、デジタル信号出力端子
から、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子から出力さ
れるデジタル信号は、本願第１番目の発明によるAD変換
回路の場合に準じて、２重積分形△Σ量子化器Ａ′１〜
Ａ′ｐにおける第１及び第２のアナログ積分器が予定の
理想的な伝達関数を有し且つデジタル微分器Ｄ′１〜
Ｄ′(p-1)も予定の理想的な伝達関数を有しているとす
れば、第１〜第ｐの２重積分形△Σ量子化器Ａ′１〜
Ａ′ｐのDA変換器から出力されるデジタル信号が第１〜
第ｐの２重積分形△Σ量子化器A1〜ApにおけるDA変換器
の量子化雑音をそれぞれ含んでいるとしても、第ｐの２
重積分形△Σ量子化器Ａ′ｐのDA変換器から出力される
デジタル信号が含む量子化雑音に、高いシェーピング次
数を乗じた雑音しか伴なっていない。 従って、本願第２番目の発明によるAD変換回路の場合
も、第15図で上述したAD変換回路の場合と同様に、デジ
タル信号出力端から、S/Nの良好なデジタル信号を出力
させることができる、という特徴を有する。 しかしながら、本願第２番目の発明によるAD変換回路
の場合、上記（ロ）′の事項を有するので、第１〜第ｐ
の２重積分形△Σ量子化器Ａ′１〜Ａ′ｐの第１及び第
２のアナログ積分器が、予定の理想的な伝達関数を有し
ていなくても、本願第１番目の発明によるAD変換回路の
場合と同様に、第１〜第（ｐ−１）のデジタル微分器
Ｄ′１〜Ｄ′(p-1)の第１〜第ｒのデジタル微分回路E1
〜Erに対するα１〜αｒ及びβ１〜βｒの値を有するデ
ジタル信号のα１〜αｒ及びβ１〜βｒの値を適当に選
べば、本願第１番目の発明によるAD変換回路について前
述したのに準じた理由で、本願第１番目の発明によるAD
変換回路の場合に準じて、デジタル信号出力端子から出
力されるデジタル信号が、第15図で前述した従来のAD変
換回路の場合に比し高いS/Nを有するものとして得られ
る。
の事項を除いて、第11図で上述した従来のAD変換回路と
同様の構成を有する。 このため、詳細説明は省略するが、第11図で上述した
従来のAD変換回路の場合と同様に、アナログ信号入力端
子にアナログ信号が供給されることによって、デジタル
信号出力端子から、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子から出力さ
れるデジタル信号は、１重積分形△Σ量子化器A1〜Apに
おけるアナログ積分器が予定の理想的な伝達関数を有し
且つデジタル微分器D1〜D(p-1)も予定の理想的な伝達関
数を有しているとすれば、第１〜第ｐの１重積分形△Σ
量子化器A1〜ApのDA変換器から出力されるデジタル信号
が第１〜第ｐの１重積分形△Σ量子化器A1〜Apにおける
DA変換器の量子化雑音をそれぞれ含んでいるとしても、
第ｐの１重積分形△Σ量子化器ApのDA変換器から出力さ
れるデジタル信号が含む量子化雑音に、ｐ次のシェーピ
ング次数を乗じた雑音しか伴なっていない。 従って、本願第１番目の発明によるAD変換回路も、第
11図で上述した従来のAD変換回路の場合と同様に、デジ
タル信号出力端から、S/Nの良好なデジタル信号を出力
させることができる、という特徴を有する。 しかしながら、本願第１番目の発明によるAD変換回路
の場合、上記（ロ）の事項を有するので、第１〜第ｐの
１重積分形△Σ量子化器A1〜Apのアナログ積分器が、予
定の理想的な伝達関数を有していなくても、第１〜第
（ｐ−１）のデジタル微分器D1〜D(p-1)の第１〜第ｒの
デジタル微分回路E1〜Erに対するα１〜αｒ及びβ１〜
βｒの値を有するデジタル信号のα１〜αｒ及びβ１〜
βｒの値を適当に選べば、デジタル信号出力端子から出
力されるデジタル信号を、第11図で前述した従来のAD変
換回路の場合に比し高いS/Nを有するものとして得るこ
とができる。 その理由は、第ｉのデジタル微分回路Di（ただし、ｉ
＝ｐをとらない）が、第１〜第ｉの１重積分形△Σ量子
化器A1〜Aiが予定の理想的な伝達関数を有しない場合に
おける、それら第１〜第ｉの１重積分形△Σ量子化器A1
〜Aiのアナログ積分器が縦続接続されている回路と、丁
度、逆回路の関係を有している構成になっているからで
ある。 また、本願第２番目の発明によるAD変換回路は、上記
（ロ）′の事項を除いて、第15図で上述した従来のAD変
換回路と同様の構成を有する。 このため、本願第２番目の発明によるAD変換回路も、
詳細説明は省略するが、第15図で上述した従来のAD変換
回路の場合と同様に、アナログ信号入力端子にアナログ
信号が供給されることによって、デジタル信号出力端子
から、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子から出力さ
れるデジタル信号は、本願第１番目の発明によるAD変換
回路の場合に準じて、２重積分形△Σ量子化器Ａ′１〜
Ａ′ｐにおける第１及び第２のアナログ積分器が予定の
理想的な伝達関数を有し且つデジタル微分器Ｄ′１〜
Ｄ′(p-1)も予定の理想的な伝達関数を有しているとす
れば、第１〜第ｐの２重積分形△Σ量子化器Ａ′１〜
Ａ′ｐのDA変換器から出力されるデジタル信号が第１〜
第ｐの２重積分形△Σ量子化器A1〜ApにおけるDA変換器
の量子化雑音をそれぞれ含んでいるとしても、第ｐの２
重積分形△Σ量子化器Ａ′ｐのDA変換器から出力される
デジタル信号が含む量子化雑音に、高いシェーピング次
数を乗じた雑音しか伴なっていない。 従って、本願第２番目の発明によるAD変換回路の場合
も、第15図で上述したAD変換回路の場合と同様に、デジ
タル信号出力端から、S/Nの良好なデジタル信号を出力
させることができる、という特徴を有する。 しかしながら、本願第２番目の発明によるAD変換回路
の場合、上記（ロ）′の事項を有するので、第１〜第ｐ
の２重積分形△Σ量子化器Ａ′１〜Ａ′ｐの第１及び第
２のアナログ積分器が、予定の理想的な伝達関数を有し
ていなくても、本願第１番目の発明によるAD変換回路の
場合と同様に、第１〜第（ｐ−１）のデジタル微分器
Ｄ′１〜Ｄ′(p-1)の第１〜第ｒのデジタル微分回路E1
〜Erに対するα１〜αｒ及びβ１〜βｒの値を有するデ
ジタル信号のα１〜αｒ及びβ１〜βｒの値を適当に選
べば、本願第１番目の発明によるAD変換回路について前
述したのに準じた理由で、本願第１番目の発明によるAD
変換回路の場合に準じて、デジタル信号出力端子から出
力されるデジタル信号が、第15図で前述した従来のAD変
換回路の場合に比し高いS/Nを有するものとして得られ
る。
【実施例１】 次に、第１図を伴って、本願第１番目の発明によるAD
変換回路の実施例を述べよう。 第１図において、第11図との対応部分には同一符号を
付して詳細説明を省略する。 第１図に示す本願第１番目の発明によるAD変換回路
は、次の事項を除いて、第11図で上述した従来のAD変換
回路と同様の構成を有する。 すなわち、第ｉのデジタル微分器Diにおける第ｑの１
次デジタル微分回路Eqが、次に述べる第２図及び第４図
に示す構成、または第３図及び第５図に示す構成を有す
る。 第２図及び第４図に示す１次デジタル微分回路Eqは、
第13図及び第14図で上述した構成において、第ｑの１次
デジタル微分回路Eqに対する外部からのデジタル信号と
外部からのαｒの値を有するデジタル信号とを入力し、
前者のデジタル信号のαｒ倍の値を有するデジタル信号
を発生するデジタル信号発生回路14と、デジタル信号発
生回路14からのデジタル信号と外部からのβｒの値を有
するデジタル信号とを入力し、前者のデジタル信号のβ
ｒ倍、従って第ｑの１次デジタル微分回路Eqに対する外
部からのデジタル信号のαｒ・βｒ倍の値を有するデジ
タル信号を発生するデジタル信号発生回路15とを有し、
そして、デジタル遅延回路９がその入力を外部からのデ
ジタル信号としていたのに代え、デジタル信号発生回路
15からのデジタル信号とされ、また、デジタル減算器10
がその入力を外部からのデジタル信号及び外部からのデ
ジタル信号を入力していたデジタル遅延回路９からのデ
ジタル信号としていたのに代え、デジタル信号発生回路
14からのデジタル信号及びデジタル信号発生回路15から
のデジタル信号を入力としているこの場合のデジタル遅
延回路９からのデジタル信号とされていることを除い
て、第13図及び第14図で上述したと同様の構成を有す
る。 また、第３図及び第５図に示す１次デジタル微分回路
Eqは、第13図及び第14図で上述した構成において、第ｑ
の１次デジタル微分回路Eqに対する外部からのデジタル
信号と外部からのαｒの値を有するデジタル信号とを入
力し、前者のデジタル信号のαｒ倍の値を有するデジタ
ル信号を発生するデジタル信号発生回路14と、デジタル
信号発生回路14からのデジタル信号と外部からのαｒ・
βｒの値を有するデジタル信号とを入力し、前者のデジ
タル信号のαｒ・βｒ倍の値を有するデジタル信号を発
生するデジタル信号発生回路15′とを有し、そして、デ
ジタル遅延回路９がその入力を外部からのデジタル信号
としていたのに代え、デジタル信号発生回路15′からの
デジタル信号とされ、また、デジタル減算器10がその入
力を外部からのデジタル信号及び外部からのデジタル信
号を入力していたデジタル遅延回路９からのデジタル信
号としていたのに代え、デジタル信号発生回路14からの
デジタル信号及びデジタル信号発生回路15′からのデジ
タル信号を入力としているこの場合のデジタル遅延回路
９からのデジタル信号とされていることを除いて、第13
図及び第14図で上述したと同様の構成を有する。 以上が、本願第１番目の発明によるAD変換回路の実施
例の構成である。 このような構成を有する本願第１番目の発明によるAD
変換回路によれば、上述した事項を除いて、第11図で上
述した従来のAD変換回路と同様の構成を有するので、詳
細説明を省略するが、第11図で上述した従来のAD変換回
路の場合と同様に、アナログ信号入力端子12にアナログ
信号が供給されることによって、デジタル信号出力端子
13から、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子13から出力
されるデジタル信号は、１重積分形△Σ量子化器A1〜Ap
におけるアナログ積分器２が予定の理想的な伝達関数を
有し且つデジタル微分器D1〜D(p-1)も予定の理想的な伝
達関数を有しているとすれば、第１〜第ｐの１重積分形
△Σ量子化器A1〜ApのDA変換器３から出力されるデジタ
ル信号が第１〜第ｐの１重積分形△Σ量子化器A1〜Apに
おけるDA変換器３の量子化雑音をそれぞれ含んでいると
しても、第ｐの１重積分形△Σ量子化器ApのDA変換器３
から出力されるデジタル信号が含む量子化雑音に、ｐ次
のシェーピング次数を乗じた雑音しか伴なっていない。 従って、第１図に示す本願第１番目の発明によるAD変
換回路も、第11図で上述した従来のAD変換回路の場合と
同様に、デジタル信号出力端子13から、S/Nの良好なデ
ジタル信号を出力させることができる、という特徴を有
する。 しかしながら、第１図に示す本願第１番目の発明によ
るAD変換回路の場合、第１〜第ｐの１重積分形△Σ量子
化器A1〜Apのアナログ積分器が、予定の理想的な伝達関
数を有していなくても、第１〜第（ｐ−１）のデジタル
微分器D1〜D(p-1)の第１〜第ｒのデジタル微分回路E1〜
Erにおけるα１〜αｒ及びβ１〜βｒの値を有するデジ
タル信号のα１〜αｒ及びβ１〜βｒの値を適当に選べ
ば、デジタル信号出力端子から出力されるデジタル信号
を、第11図で前述した従来のAD変換回路の場合に比し高
いS/Nを有するものとして得ることができる。 その理由は、第ｉのデジタル微分回路Di（ただし、ｉ
＝ｐをとらない）が、第１〜第ｉの１重積分形△Σ量子
化器A1〜Aiが予定の理想的な伝達関数を有しない場合に
おける、それら第１〜第ｉの１重積分形△Σ量子化器A1
〜Aiのアナログ積分器が縦続接続されている回路と、丁
度、逆回路の関係を有している構成になっているからで
ある。
変換回路の実施例を述べよう。 第１図において、第11図との対応部分には同一符号を
付して詳細説明を省略する。 第１図に示す本願第１番目の発明によるAD変換回路
は、次の事項を除いて、第11図で上述した従来のAD変換
回路と同様の構成を有する。 すなわち、第ｉのデジタル微分器Diにおける第ｑの１
次デジタル微分回路Eqが、次に述べる第２図及び第４図
に示す構成、または第３図及び第５図に示す構成を有す
る。 第２図及び第４図に示す１次デジタル微分回路Eqは、
第13図及び第14図で上述した構成において、第ｑの１次
デジタル微分回路Eqに対する外部からのデジタル信号と
外部からのαｒの値を有するデジタル信号とを入力し、
前者のデジタル信号のαｒ倍の値を有するデジタル信号
を発生するデジタル信号発生回路14と、デジタル信号発
生回路14からのデジタル信号と外部からのβｒの値を有
するデジタル信号とを入力し、前者のデジタル信号のβ
ｒ倍、従って第ｑの１次デジタル微分回路Eqに対する外
部からのデジタル信号のαｒ・βｒ倍の値を有するデジ
タル信号を発生するデジタル信号発生回路15とを有し、
そして、デジタル遅延回路９がその入力を外部からのデ
ジタル信号としていたのに代え、デジタル信号発生回路
15からのデジタル信号とされ、また、デジタル減算器10
がその入力を外部からのデジタル信号及び外部からのデ
ジタル信号を入力していたデジタル遅延回路９からのデ
ジタル信号としていたのに代え、デジタル信号発生回路
14からのデジタル信号及びデジタル信号発生回路15から
のデジタル信号を入力としているこの場合のデジタル遅
延回路９からのデジタル信号とされていることを除い
て、第13図及び第14図で上述したと同様の構成を有す
る。 また、第３図及び第５図に示す１次デジタル微分回路
Eqは、第13図及び第14図で上述した構成において、第ｑ
の１次デジタル微分回路Eqに対する外部からのデジタル
信号と外部からのαｒの値を有するデジタル信号とを入
力し、前者のデジタル信号のαｒ倍の値を有するデジタ
ル信号を発生するデジタル信号発生回路14と、デジタル
信号発生回路14からのデジタル信号と外部からのαｒ・
βｒの値を有するデジタル信号とを入力し、前者のデジ
タル信号のαｒ・βｒ倍の値を有するデジタル信号を発
生するデジタル信号発生回路15′とを有し、そして、デ
ジタル遅延回路９がその入力を外部からのデジタル信号
としていたのに代え、デジタル信号発生回路15′からの
デジタル信号とされ、また、デジタル減算器10がその入
力を外部からのデジタル信号及び外部からのデジタル信
号を入力していたデジタル遅延回路９からのデジタル信
号としていたのに代え、デジタル信号発生回路14からの
デジタル信号及びデジタル信号発生回路15′からのデジ
タル信号を入力としているこの場合のデジタル遅延回路
９からのデジタル信号とされていることを除いて、第13
図及び第14図で上述したと同様の構成を有する。 以上が、本願第１番目の発明によるAD変換回路の実施
例の構成である。 このような構成を有する本願第１番目の発明によるAD
変換回路によれば、上述した事項を除いて、第11図で上
述した従来のAD変換回路と同様の構成を有するので、詳
細説明を省略するが、第11図で上述した従来のAD変換回
路の場合と同様に、アナログ信号入力端子12にアナログ
信号が供給されることによって、デジタル信号出力端子
13から、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子13から出力
されるデジタル信号は、１重積分形△Σ量子化器A1〜Ap
におけるアナログ積分器２が予定の理想的な伝達関数を
有し且つデジタル微分器D1〜D(p-1)も予定の理想的な伝
達関数を有しているとすれば、第１〜第ｐの１重積分形
△Σ量子化器A1〜ApのDA変換器３から出力されるデジタ
ル信号が第１〜第ｐの１重積分形△Σ量子化器A1〜Apに
おけるDA変換器３の量子化雑音をそれぞれ含んでいると
しても、第ｐの１重積分形△Σ量子化器ApのDA変換器３
から出力されるデジタル信号が含む量子化雑音に、ｐ次
のシェーピング次数を乗じた雑音しか伴なっていない。 従って、第１図に示す本願第１番目の発明によるAD変
換回路も、第11図で上述した従来のAD変換回路の場合と
同様に、デジタル信号出力端子13から、S/Nの良好なデ
ジタル信号を出力させることができる、という特徴を有
する。 しかしながら、第１図に示す本願第１番目の発明によ
るAD変換回路の場合、第１〜第ｐの１重積分形△Σ量子
化器A1〜Apのアナログ積分器が、予定の理想的な伝達関
数を有していなくても、第１〜第（ｐ−１）のデジタル
微分器D1〜D(p-1)の第１〜第ｒのデジタル微分回路E1〜
Erにおけるα１〜αｒ及びβ１〜βｒの値を有するデジ
タル信号のα１〜αｒ及びβ１〜βｒの値を適当に選べ
ば、デジタル信号出力端子から出力されるデジタル信号
を、第11図で前述した従来のAD変換回路の場合に比し高
いS/Nを有するものとして得ることができる。 その理由は、第ｉのデジタル微分回路Di（ただし、ｉ
＝ｐをとらない）が、第１〜第ｉの１重積分形△Σ量子
化器A1〜Aiが予定の理想的な伝達関数を有しない場合に
おける、それら第１〜第ｉの１重積分形△Σ量子化器A1
〜Aiのアナログ積分器が縦続接続されている回路と、丁
度、逆回路の関係を有している構成になっているからで
ある。
【実施例２】 次に、第６図を伴って、本願第２番目の発明によるAD
変換回路の実施例を述べよう。 第６図において、第15図との対応部分には同一符号を
付し詳細説明を省略する。 第６図に示す本願第２番目の発明によるAD変換回路
は、次の事項を除いて、第15図で上述した従来のAD変換
回路と同様の構成を有する。 すなわち、第ｉのデジタル微分器Ｄ′ｉにおける第ｑ
の１次デジタル微分回路Eqが、第７及び第９図に示すよ
うに、第２図及び第４図で上述したと同様の構成を有
し、または第８図及び第10図に示すように、第３図及び
第５図で上述したと同様の構成を有する。 以上が、本願第２番目の発明によるAD変換回路の実施
例の構成である。 このような構成を有する本願第２番目の発明によるAD
変換回路によれば、上述した事項を除いて、第15図で上
述した従来のAD変換回路と同様の構成を有するので、詳
細説明を省略するが、第15図で上述した従来のAD変換回
路の場合と同様に、アナログ信号入力端子12にアナログ
信号が供給されることによって、デジタル信号出力端子
13から、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子13から出力
されるデジタル信号は、第１図で上述した本願第１番目
の発明によるAD変換回路の場合に準じて、２重積分形△
Σ量子化器Ａ′１〜Ａ′ｐにおける第１及び第２のアナ
ログ積分器２及び17が予定の理想的な伝達関数を有し且
つデジタル微分器Ｄ′１〜Ｄ′(p-1)も予定の理想的な
伝達関数を有しているとすれば、第１〜第ｐの２重積分
形△Σ量子化器Ａ′１〜Ａ′ｐのDA変換器３から出力さ
れるデジタル信号が第１〜第ｐの２重積分形△Σ量子化
器A1〜ApにおけるDA変換器３の量子化雑音をそれぞれ含
んでいるとしても、第ｐの２重積分形△Σ量子化器Ａ′
ｐのDA変換器３から出力されるデジタル信号が含む量子
化雑音に、高いシェーピング次数を乗じた雑音しか伴な
っていない。 従って、第６図に示す本願第２番目の発明によるAD変
換回路の場合も、第15図で上述したAD変換回路の場合と
同様に、デジタル信号出力端子13から、S/Nの良好なデ
ジタル信号を出力させることができる、という特徴を有
する。 しかしながら、第６図に示す本願第２番目の発明によ
るAD変換回路の場合、第１〜第ｐの２重積分形△Σ量子
化器Ａ′１〜Ａ′ｐの第１及び第２のアナログ積分器２
及び17が、予定の理想的な伝達関数を有していなくて
も、第１図で上述した本願第１番目の発明によるAD変換
回路の場合と同様に、第１〜第（ｐ−１）のデジタル微
分器Ｄ′１〜Ｄ′(p-1)の第１〜第ｒのデジタル微分回
路E1〜Erに対するα１〜αｒ及びβ１〜βｒの値を有す
るデジタル信号のα１〜αｒ及びβ１〜βｒの値を適当
に選べば、第１図で上述した本願第１番目の発明による
AD変換回路について前述したのに準じた理由で、第１図
で上述した本願第１番目の発明によるAD変換回路の場合
に準じて、デジタル信号出力端子13から出力されるデジ
タル信号が、第15図で前述した従来のAD変換回路の場合
に比し高いS/Nを有するものとして得られる。 なお、上述におては、本願第１番目の発明によるAD変
換回路及び本願第２番目の発明によるAD変換回路のそれ
ぞれについて、わずかな実施例を示したに留まり、例え
ば、第１図で上述した本願第１番目の発明によるAD変換
回路または第６図で上述した本願第２番目の発明による
AD変換回路において、第ｉのデジタル微分器Diまたは
Ｄ′ｉの第ｑの１次デジタル微分回路Eqを、デジタル信
号発生回路15または15′とデジタル遅延回路９とが位置
的に置換されている構成にし、上述したと同様の作用効
果を得ることもできる。 また、第１図で上述した本願第１番目の発明によるAD
変換回路または第６図で上述した本願第２番目の発明に
よるAD変換回路において、アナログ信号入力端子12に零
の値を有するアナログ信号を入力させている状態で、デ
ジタル加算器ＦまたはＦ′から出力されるデジタル信号
の値を検出し、そして、その検出値が最低値になるよう
に、第１〜第（ｐ−１）のデジタル微分器D1〜D(p-1)の
第１〜第ｒの１次デジタル微分回路E1〜Erに対するα１
〜αｒ及びβ１〜βｒまたはα１・β１〜αｒ・βｒの
値を有するデジタル信号のα１〜αｒ及びβ１〜βｒま
たはα１・β１〜αｒ・βｒの値を選択し、前述したと
同様の作用・効果を得るようにすることもでき、その
他、本発明の精神を脱することなしに、種々の変型、変
更をなし得るであろう。
変換回路の実施例を述べよう。 第６図において、第15図との対応部分には同一符号を
付し詳細説明を省略する。 第６図に示す本願第２番目の発明によるAD変換回路
は、次の事項を除いて、第15図で上述した従来のAD変換
回路と同様の構成を有する。 すなわち、第ｉのデジタル微分器Ｄ′ｉにおける第ｑ
の１次デジタル微分回路Eqが、第７及び第９図に示すよ
うに、第２図及び第４図で上述したと同様の構成を有
し、または第８図及び第10図に示すように、第３図及び
第５図で上述したと同様の構成を有する。 以上が、本願第２番目の発明によるAD変換回路の実施
例の構成である。 このような構成を有する本願第２番目の発明によるAD
変換回路によれば、上述した事項を除いて、第15図で上
述した従来のAD変換回路と同様の構成を有するので、詳
細説明を省略するが、第15図で上述した従来のAD変換回
路の場合と同様に、アナログ信号入力端子12にアナログ
信号が供給されることによって、デジタル信号出力端子
13から、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子13から出力
されるデジタル信号は、第１図で上述した本願第１番目
の発明によるAD変換回路の場合に準じて、２重積分形△
Σ量子化器Ａ′１〜Ａ′ｐにおける第１及び第２のアナ
ログ積分器２及び17が予定の理想的な伝達関数を有し且
つデジタル微分器Ｄ′１〜Ｄ′(p-1)も予定の理想的な
伝達関数を有しているとすれば、第１〜第ｐの２重積分
形△Σ量子化器Ａ′１〜Ａ′ｐのDA変換器３から出力さ
れるデジタル信号が第１〜第ｐの２重積分形△Σ量子化
器A1〜ApにおけるDA変換器３の量子化雑音をそれぞれ含
んでいるとしても、第ｐの２重積分形△Σ量子化器Ａ′
ｐのDA変換器３から出力されるデジタル信号が含む量子
化雑音に、高いシェーピング次数を乗じた雑音しか伴な
っていない。 従って、第６図に示す本願第２番目の発明によるAD変
換回路の場合も、第15図で上述したAD変換回路の場合と
同様に、デジタル信号出力端子13から、S/Nの良好なデ
ジタル信号を出力させることができる、という特徴を有
する。 しかしながら、第６図に示す本願第２番目の発明によ
るAD変換回路の場合、第１〜第ｐの２重積分形△Σ量子
化器Ａ′１〜Ａ′ｐの第１及び第２のアナログ積分器２
及び17が、予定の理想的な伝達関数を有していなくて
も、第１図で上述した本願第１番目の発明によるAD変換
回路の場合と同様に、第１〜第（ｐ−１）のデジタル微
分器Ｄ′１〜Ｄ′(p-1)の第１〜第ｒのデジタル微分回
路E1〜Erに対するα１〜αｒ及びβ１〜βｒの値を有す
るデジタル信号のα１〜αｒ及びβ１〜βｒの値を適当
に選べば、第１図で上述した本願第１番目の発明による
AD変換回路について前述したのに準じた理由で、第１図
で上述した本願第１番目の発明によるAD変換回路の場合
に準じて、デジタル信号出力端子13から出力されるデジ
タル信号が、第15図で前述した従来のAD変換回路の場合
に比し高いS/Nを有するものとして得られる。 なお、上述におては、本願第１番目の発明によるAD変
換回路及び本願第２番目の発明によるAD変換回路のそれ
ぞれについて、わずかな実施例を示したに留まり、例え
ば、第１図で上述した本願第１番目の発明によるAD変換
回路または第６図で上述した本願第２番目の発明による
AD変換回路において、第ｉのデジタル微分器Diまたは
Ｄ′ｉの第ｑの１次デジタル微分回路Eqを、デジタル信
号発生回路15または15′とデジタル遅延回路９とが位置
的に置換されている構成にし、上述したと同様の作用効
果を得ることもできる。 また、第１図で上述した本願第１番目の発明によるAD
変換回路または第６図で上述した本願第２番目の発明に
よるAD変換回路において、アナログ信号入力端子12に零
の値を有するアナログ信号を入力させている状態で、デ
ジタル加算器ＦまたはＦ′から出力されるデジタル信号
の値を検出し、そして、その検出値が最低値になるよう
に、第１〜第（ｐ−１）のデジタル微分器D1〜D(p-1)の
第１〜第ｒの１次デジタル微分回路E1〜Erに対するα１
〜αｒ及びβ１〜βｒまたはα１・β１〜αｒ・βｒの
値を有するデジタル信号のα１〜αｒ及びβ１〜βｒま
たはα１・β１〜αｒ・βｒの値を選択し、前述したと
同様の作用・効果を得るようにすることもでき、その
他、本発明の精神を脱することなしに、種々の変型、変
更をなし得るであろう。
第１図は、本願第１番目の発明によるAD変換回路の実施
例を示す系統的接続図である。 第２図〜第５図は、第１図に示す本願第１番目の発明に
よるAD変換回路におけるデジタル微分器の実施例を示す
系統的接続図である。 第６図は、本願第２番目の発明によるAD変換回路の実施
例を示す系統的接続図である。 第７図〜第10図は、第６図に示す本願第２番目の発明に
よるAD変換回路におけるデジタル微分器の実施例を示す
系統的接続図である。 第11図は、従来のAD変換回路を示す系統的接続図であ
る。 第12図は、アナログ積分器を示す系統的接続図である。 第13図及び第14図は、第11図に示す従来のAD変換回路に
おけるデジタル微分器を示す系統的接続図である。 第15図は、従来の他のAD変換回路を示す系統的接続図で
ある。 第16図及び第17図は、第15図に示す従来のAD変換回路に
おけるデジタル微分器を示す系統的接続図である。 第18図は、理想的な伝達関数を有していないアナログ積
分器の等価的な系統的接続図である。 A1〜Ap……１重積分形△Σ量子化器 Ａ′１〜Ａ′ｐ……２重積分形△Σ量子化器 B1〜B(p-1)、Ｂ′１〜Ｂ′(p-1)、……デジタル減算器 D1〜D(p-1)、Ｄ′１〜Ｄ′(p-1)、……デジタル微分器 E1〜Er……デジタル微分回路 Ｆ……デジタル加算器 １……アナログ減算器 ２……アナログ積分器 ３……AD変換器 ４……DA変換器 ５……アナログ遅延回路 ７……アナログ加算回路 ８……アナログ遅延回路 ９……デジタル遅延回路 10……デジタル減算器 12……アナログ信号入力端子 13……デジタル信号出力端子 14……デジタル信号発生回路 15、15′……デジタル信号発生回路
例を示す系統的接続図である。 第２図〜第５図は、第１図に示す本願第１番目の発明に
よるAD変換回路におけるデジタル微分器の実施例を示す
系統的接続図である。 第６図は、本願第２番目の発明によるAD変換回路の実施
例を示す系統的接続図である。 第７図〜第10図は、第６図に示す本願第２番目の発明に
よるAD変換回路におけるデジタル微分器の実施例を示す
系統的接続図である。 第11図は、従来のAD変換回路を示す系統的接続図であ
る。 第12図は、アナログ積分器を示す系統的接続図である。 第13図及び第14図は、第11図に示す従来のAD変換回路に
おけるデジタル微分器を示す系統的接続図である。 第15図は、従来の他のAD変換回路を示す系統的接続図で
ある。 第16図及び第17図は、第15図に示す従来のAD変換回路に
おけるデジタル微分器を示す系統的接続図である。 第18図は、理想的な伝達関数を有していないアナログ積
分器の等価的な系統的接続図である。 A1〜Ap……１重積分形△Σ量子化器 Ａ′１〜Ａ′ｐ……２重積分形△Σ量子化器 B1〜B(p-1)、Ｂ′１〜Ｂ′(p-1)、……デジタル減算器 D1〜D(p-1)、Ｄ′１〜Ｄ′(p-1)、……デジタル微分器 E1〜Er……デジタル微分回路 Ｆ……デジタル加算器 １……アナログ減算器 ２……アナログ積分器 ３……AD変換器 ４……DA変換器 ５……アナログ遅延回路 ７……アナログ加算回路 ８……アナログ遅延回路 ９……デジタル遅延回路 10……デジタル減算器 12……アナログ信号入力端子 13……デジタル信号出力端子 14……デジタル信号発生回路 15、15′……デジタル信号発生回路
Claims (2)
- 【請求項１】外部からのアナログ信号と後記DA変換器か
らのアナログ信号とを入力し、両者の差のアナログ信号
を出力するアナログ減算器と、上記アナログ減算器から
のアナログ信号を入力し、その積分されたアナログ信号
を出力するアナログ積分器と、上記アナログ積分器から
のアナログ信号を入力し、それに応じたデジタル信号を
出力するAD変換器と、上記AD変換器からのデジタル信号
を入力し、それに応じたアナログ信号を出力するDA変換
器とを有する複数ｐ個の第１、第２………第ｐの１重積
分形△Σ量子化器A1、A2………Apと、 上記第１、第２………第（ｐ−１）の１重積分形△Σ量
子化器A1、A2………A(p-1)のアナログ積分器及びDA変換
器からのアナログ信号をそれぞれ入力し、それらの差の
アナログ信号を、上記第２、第３………第ｐの１重積分
形△Σ量子化器A2、A3………Apのアナログ減算器にそれ
ぞれ出力する第１、第２………第（ｐ−１）のアナログ
減算器B1、B2………B(p-1)と、 上記第２、第３………第ｐの１重積分形△Σ量子化器
A2、A3………ApのAD変換器からのデジタル信号をそれぞ
れ入力し、それらのそれぞれ１次微分、２次微分………
（ｐ−１）次微分されたデジタル信号をそれぞれ出力す
る第１、第２………第（ｐ−１）のデジタル微分器D1、
D2………D(p-1)と、 上記第１の１重積分形△Σ量子化器A1のAD変換器からの
デジタル信号と、上記第１、第２………第（ｐ−１）の
デジタル微分器D1、D2………D(p-1)からのデジタル信号
とを入力し、それらの和のデジタル信号を出力するデジ
タル加算器Ｆとを有し、 上記第ｉの１重積分形△Σ量子化器Ai（ただし、ｉ＝
１、２………ｐ）のアナログ積分器は、それに対する外
部からのアナログ信号と、自身から出力されるアナログ
信号の１ワードタイム分遅れたアナログ信号とを加算す
るアナログ加算回路を有し、 上記第１の１重積分形△Σ量子化器A1のアナログ減算器
から、アナログ信号入力端子が導出され、 上記デジタル加算器Ｆから、デジタル信号出力端子が導
出されているAD変換回路において、 上記第ｉのデジタル微分器Ｄ（ただし、ｉ＝ｐはとらな
い）は、順次継続接続されたｒ個（ただし、ｒ＝ｉ）の
第１、第２………第ｒのデジタル微分回路E1、E2………
Erを有し、 上記第ｑのデジタル微分回路Eq（ただし、ｑ＝１、２…
……ｒ）は、それに対する外部からのデジタル信号のα
ｑ倍（ただし、αｑは任意数）の値を有するデジタル信
号を発生する第１のデジタル信号発生手段と、上記外部
からのデジタル信号のαｑ・βｑ（ただし、βｑは任意
数）倍の値を有し且つ上記第１のデジタル信号発生手段
からのデジタル信号に対して１ワードタイム分遅れたデ
ジタル信号を発生する第２のデジタル信号発生手段と、
上記第１及び第２のデジタル信号発生手段からのデジタ
ル信号を入力し、両者の減算されたデジタル信号を上記
第ｑのデジタル微分回路Eqの微分出力として出力するデ
ジタル減算器とを有することを特徴とするAD変換回路。 - 【請求項２】外部からのアナログ信号と後記DA変換器か
らのアナログ信号とを入力し、両者の差のアナログ信号
を出力する第１のアナログ減算器と、上記第１のアナロ
グ減算器からのアナログ信号を入力し、その積分された
アナログ信号を出力する第１のアナログ積分器と、上記
第１のアナログ積分器からのアナログ信号と後記DA変換
器からのアナログ信号とを入力し、両者の差のアナログ
信号を出力する第２のアナログ減算器と、上記第２のア
ナログ減算器からのアナログ信号を入力し、その積分さ
れたアナログ信号を出力する第２のアナログ積分器と、
上記第２のアナログ積分器からのアナログ信号を入力
し、それに応じたデジタル信号を出力するAD変換器と、
上記AD変換器からのデジタル信号を入力し、それに応じ
たアナログ信号を出力するDA変換器とを有する複数ｐ個
の第１、第２………第ｐの２重積分形△Σ量子化器Ａ′
１、Ａ′２………Ａ′ｐと、 上記第１、第２………第（ｐ−１）の２重積分形△Σ量
子化器Ａ′１、Ａ′２………Ａ′(p-1)の第２のアナロ
グ積分器及びDA変換器からのアナログ信号をそれぞれ入
力し、それらの差のアナログ信号を、上記第２、第３…
……第ｐの２重積分形△Σ量子化器Ａ′２、Ａ′３……
…Ａ′ｐのアナログ減算器にそれぞれ出力する第１、第
２………第（ｐ−１）のアナログ減算器Ｂ′１、Ｂ′２
………Ｂ′(p-1)と、 上記第２、第３………第ｐの２重積分形△Σ量子化器
Ａ′２、Ａ′３………Ａ′ｐのAD変換器からのデジタル
信号をそれぞれ入力し、それらのそれぞれの21次微分、
22次微分………2(p-1)次微分されたデジタル信号をそれ
ぞれ出力する第１、第２………第（ｐ−１）のデジタル
微分器Ｄ′１、Ｄ′２………Ｄ′(p-1)と、 上記第１の２重積分形△Σ量子化器Ａ′１のAD変換器か
らのデジタル信号と、上記第１、第２………第（ｐ−
１）のデジタル微分器Ｄ′１、Ｄ′２………Ｄ′(p-1)
からのデジタル信号とを入力し、それらの和のデジタル
信号を出力するデジタル加算器Ｆ′とを有し、 上記第ｉの２重積分形△Σ量子化器Ａ′ｉ（ただし、ｉ
＝１、２………ｐ）の第１及び第２のアナログ積分器の
それぞれは、それに対する外部からのアナログ信号と、
自身から出力されるアナログ信号の１ワードタイム分遅
れたアナログ信号とを加算するアナログ加算回路を有
し、 上記第１の２重積分形△Σ量子化器Ａ′１のアナログ減
算器から、アナログ信号入力端子が導出され、 上記デジタル加算器Ｆ′から、デジタル信号出力端子が
導出されているAD変換回路において、 上記第ｉのデジタル微分器Ｄ′ｉ（ただし、ｉ＝ｐをと
らない）は、順次縦続接続されたｒ個（ただし、ｒ＝
2i）の第１、第２………第ｒのデジタル微分回路E1、E2
………Erを有し、 上記第ｑのデジタル微分回路Eq（ただし、ｑ＝１、２…
……ｒ）は、これに対する外部からのデジタル信号のα
ｑ倍（ただし、αｑは任意数）の値を有するデジタル信
号を発生する第１のデジタル信号発生手段と、上記外部
からのデジタル信号のαｑ・βｑ倍（ただし、βｑは任
意数）の値を有し且つ上記第１のデジタル信号発生手段
からのデジタル信号に対して１ワードタイム分遅れたデ
ジタル信号をそれぞれ発生する第２のデジタル信号発生
手段と、上記第１及び第２のデジタル信号発生手段から
のデジタル信号を入力し、両者の減算されたデジタル信
号を第ｑのデジタル微分回路Eqの微分出力として出力す
るデジタル減算器とを有することを特徴とするAD変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279951A JPH0828666B2 (ja) | 1988-11-05 | 1988-11-05 | Ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279951A JPH0828666B2 (ja) | 1988-11-05 | 1988-11-05 | Ａｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02126727A JPH02126727A (ja) | 1990-05-15 |
| JPH0828666B2 true JPH0828666B2 (ja) | 1996-03-21 |
Family
ID=17618199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279951A Expired - Fee Related JPH0828666B2 (ja) | 1988-11-05 | 1988-11-05 | Ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828666B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014112775A (ja) * | 2012-12-05 | 2014-06-19 | Asahi Kasei Electronics Co Ltd | カスケードδς変調器及びそのデジタル−アナログ変換器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3718706B2 (ja) | 2003-10-28 | 2005-11-24 | 松下電器産業株式会社 | デルタ・シグマ変調装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234123A (ja) * | 1984-12-10 | 1986-10-18 | Junichi Kakumoto | 音響信号符号化方式とその復調方式 |
| JPS61177819A (ja) * | 1985-02-04 | 1986-08-09 | Nippon Telegr & Teleph Corp <Ntt> | オ−バ−サンプリング形デイジタル・アナログ変換器 |
| JPS61177818A (ja) * | 1985-02-04 | 1986-08-09 | Nippon Telegr & Teleph Corp <Ntt> | オ−バ−サンプリング形アナログ・デイジタル変換器 |
-
1988
- 1988-11-05 JP JP63279951A patent/JPH0828666B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014112775A (ja) * | 2012-12-05 | 2014-06-19 | Asahi Kasei Electronics Co Ltd | カスケードδς変調器及びそのデジタル−アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02126727A (ja) | 1990-05-15 |
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