JPH036591B2 - - Google Patents
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- JPH036591B2 JPH036591B2 JP59000162A JP16284A JPH036591B2 JP H036591 B2 JPH036591 B2 JP H036591B2 JP 59000162 A JP59000162 A JP 59000162A JP 16284 A JP16284 A JP 16284A JP H036591 B2 JPH036591 B2 JP H036591B2
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- JP
- Japan
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- clock
- output
- counter
- circuit
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- 238000001514 detection method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/20—Driving; Starting; Stopping; Control thereof
- G11B19/24—Arrangements for providing constant relative speed between record carrier and head
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Rotational Drive Of Disk (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、例えばコンパクトデイスク方式のデ
イジタルオーデイオデイスクプレーヤで、デイス
クより得られるシリアルデイジタルデータのよう
に、データのエツジからエツジまでの最大反転間
隔と最小反転間隔とが定められた入力データの反
転間隔を検出する検出回路に関する。
イジタルオーデイオデイスクプレーヤで、デイス
クより得られるシリアルデイジタルデータのよう
に、データのエツジからエツジまでの最大反転間
隔と最小反転間隔とが定められた入力データの反
転間隔を検出する検出回路に関する。
この種の検出回路は入力データからビツトクロ
ツクを再生する際に、データレートを最大反転間
隔と最小反転間隔の規定を満足するようにコント
ロールするフエーズ、ロツクドループ回路におい
て入力データの反転間隔を検出する目的で使用さ
れる。
ツクを再生する際に、データレートを最大反転間
隔と最小反転間隔の規定を満足するようにコント
ロールするフエーズ、ロツクドループ回路におい
て入力データの反転間隔を検出する目的で使用さ
れる。
第1図はこの検出回路の従来例であり、データ
入力端子1、クロツク入力端子2、AND回路3、
ワンシヨツトマルチバイブレータ11、カウンタ
4、デイジタル比較器5および6、データフリツ
プフロツプ7および8、ならびに出力端子9およ
び10により構成される。この回路は、入力デー
タが最大反転間隔より長いときは出力端子1に
“1”を最小反転間隔よりも短いときは出力端子
10に“1”をそれぞれ出力する。
入力端子1、クロツク入力端子2、AND回路3、
ワンシヨツトマルチバイブレータ11、カウンタ
4、デイジタル比較器5および6、データフリツ
プフロツプ7および8、ならびに出力端子9およ
び10により構成される。この回路は、入力デー
タが最大反転間隔より長いときは出力端子1に
“1”を最小反転間隔よりも短いときは出力端子
10に“1”をそれぞれ出力する。
第2図にこの回路の動作タイミングチヤートを
示す。以後、説明のため、規定の最大反転間隔を
Mデータレート、最小反転間隔をNデータレート
とし、M=11,N=3とする。
示す。以後、説明のため、規定の最大反転間隔を
Mデータレート、最小反転間隔をNデータレート
とし、M=11,N=3とする。
入力データが“1”の期間システムクロツク等
の基準クロツクをカウントし、そのカウント値が
11.5以上又は2.5以下であるかどうかを判定して
入力データの反転期間を検出しているが、11.5又
は2.5のカウント値を得るのは困難であるため、
従来は、基準クロツクの2倍の周波数のクロツク
をカウントして2M+1以上又は2N−1以下を検
出している。すなわち、第2図に示すように、入
力データDataが“1”の期間、所望のデータレ
ートの1/2のレートのクロツク、すなわち、周波
数で2倍のクロツクX2CLOCKがAND回路3
を介してカウンタ4に与えられてカウントされ
る。この期間が、第2図aのようにカウンタの内
容で、カウント値が2M+1(23)以上だとデイジ
タル比較器5の出力59が“1”となり、入力デ
ータDataが“1”から“0”に反転するエツジ
でデータフリツプフロツプ7に“1”が記憶さ
れ、出力OUT1には“1”が出力される。この
ときの期間は、最大反転間隔よりも長い反転間隔
であり、データレートは所望のデータレートより
も長い事に相当する。
の基準クロツクをカウントし、そのカウント値が
11.5以上又は2.5以下であるかどうかを判定して
入力データの反転期間を検出しているが、11.5又
は2.5のカウント値を得るのは困難であるため、
従来は、基準クロツクの2倍の周波数のクロツク
をカウントして2M+1以上又は2N−1以下を検
出している。すなわち、第2図に示すように、入
力データDataが“1”の期間、所望のデータレ
ートの1/2のレートのクロツク、すなわち、周波
数で2倍のクロツクX2CLOCKがAND回路3
を介してカウンタ4に与えられてカウントされ
る。この期間が、第2図aのようにカウンタの内
容で、カウント値が2M+1(23)以上だとデイジ
タル比較器5の出力59が“1”となり、入力デ
ータDataが“1”から“0”に反転するエツジ
でデータフリツプフロツプ7に“1”が記憶さ
れ、出力OUT1には“1”が出力される。この
ときの期間は、最大反転間隔よりも長い反転間隔
であり、データレートは所望のデータレートより
も長い事に相当する。
入力データDataの“1”の期間が、第2図b
に示すように、カウンタの内容で2N−1(5)以下
の場合には、デイジタル比較器6の出力6aが
“1”となり、入力データDataの“1”から
“0”への反転エツジによりデータフリツプフロ
ツプ8には“1”が記憶され、出力OUT2には
“1”が出力される。この場合は、入力データ
Dataが“1”の期間が最小反転間隔よりも短い
反転間隔であり、データレートは所望のデータレ
ートよりも短い事に相当する。
に示すように、カウンタの内容で2N−1(5)以下
の場合には、デイジタル比較器6の出力6aが
“1”となり、入力データDataの“1”から
“0”への反転エツジによりデータフリツプフロ
ツプ8には“1”が記憶され、出力OUT2には
“1”が出力される。この場合は、入力データ
Dataが“1”の期間が最小反転間隔よりも短い
反転間隔であり、データレートは所望のデータレ
ートよりも短い事に相当する。
入力データDataの“1”の期間が、第2図c
のように、カウンタの内容で2N−1より大で、
2M+1より小とすると、デイジタル比較器5,
6の出力5a,6aはいづれも“0”であり、入
力データDataの“1”から“0”への反転エツ
ジで出力OUT1,OUT2には“0”が出力され
る。このとき入力データDataのデータレートは
所望のデータレートに近いと判断される。尚、ワ
ンシヨツトマルチバイブレータ11は入力データ
Dataが“1”から“0”の反転エツジから一定
時間後に一定のパルス巾のパルスを発生し、これ
によりカウンタ4をリセツトする目的の回路であ
る。ただし、このパルス巾はデータレートに比較
して、時間的に十分小さいものとする。
のように、カウンタの内容で2N−1より大で、
2M+1より小とすると、デイジタル比較器5,
6の出力5a,6aはいづれも“0”であり、入
力データDataの“1”から“0”への反転エツ
ジで出力OUT1,OUT2には“0”が出力され
る。このとき入力データDataのデータレートは
所望のデータレートに近いと判断される。尚、ワ
ンシヨツトマルチバイブレータ11は入力データ
Dataが“1”から“0”の反転エツジから一定
時間後に一定のパルス巾のパルスを発生し、これ
によりカウンタ4をリセツトする目的の回路であ
る。ただし、このパルス巾はデータレートに比較
して、時間的に十分小さいものとする。
第3図は、第1図の従来回路をコンパクトデイ
スク方式のデイジタル・オーデイオ・デイスクプ
レーヤに応用した例で、ブロツク12が第1図で
示した回路に相当し、さらにRSフリツプフロツ
プ13および14、データフリツプフロツプ15
および16、レベルシフト回路17および18、
ならびにトランジスタ19および20を備えてい
る。第3図の回路で、フレームCLOCK22はデ
ータの1フレーム毎に得られるクロツクである1
フレーム内でOUT1、もしくはOUT2が一度で
も“1”となると、各々RSフリツプフロツプ1
3もしくは14がセツトされ、次に得られるフレ
ームCLOCKにより各々データフリツプフロツプ
15もしくは16に記憶される。ここで、データ
フリツプフロツプ15に“1”が記憶されると、
レベルシフタ17を介してトランジスタ19が導
通し、この結果、端子21より電流が出力され
て、この後段に接続されるスピンドルモータの回
転を速める。データフリツプフロツプ16に
“1”が記憶されるとレベルシフタ18を介して
トランジスタ20が導通し、端子21より電流を
吸入してスピンドルモータの回転を遅らせる働き
をする。
スク方式のデイジタル・オーデイオ・デイスクプ
レーヤに応用した例で、ブロツク12が第1図で
示した回路に相当し、さらにRSフリツプフロツ
プ13および14、データフリツプフロツプ15
および16、レベルシフト回路17および18、
ならびにトランジスタ19および20を備えてい
る。第3図の回路で、フレームCLOCK22はデ
ータの1フレーム毎に得られるクロツクである1
フレーム内でOUT1、もしくはOUT2が一度で
も“1”となると、各々RSフリツプフロツプ1
3もしくは14がセツトされ、次に得られるフレ
ームCLOCKにより各々データフリツプフロツプ
15もしくは16に記憶される。ここで、データ
フリツプフロツプ15に“1”が記憶されると、
レベルシフタ17を介してトランジスタ19が導
通し、この結果、端子21より電流が出力され
て、この後段に接続されるスピンドルモータの回
転を速める。データフリツプフロツプ16に
“1”が記憶されるとレベルシフタ18を介して
トランジスタ20が導通し、端子21より電流を
吸入してスピンドルモータの回転を遅らせる働き
をする。
このように、1フレーム内に1度でも入力デー
タDataに最大反転間隔よりも長い反転間隔が存
在すると、データレートが所望のデータレートよ
りも長い場合と判断し、スピンドルモータの回転
数を高めてデータレートを短くし、1フレーム内
に一度でも入力データDataに最小反転間隔より
も短い反転間隔が存在するとデータレートが所望
のデータレートよりも短いと判断し、スピンドル
モータの回転数を低くしてデータレートを長くす
る方向にデータレートをコントロールする。この
動作を繰り返すことによりスピンドルモータの回
転は、ビツトクロツク再生用フエーズロツクドル
ープ回路のキヤプチユアレンジに入るだけのデー
タレートを発生する速度に近くなるようにコント
ロールされる。
タDataに最大反転間隔よりも長い反転間隔が存
在すると、データレートが所望のデータレートよ
りも長い場合と判断し、スピンドルモータの回転
数を高めてデータレートを短くし、1フレーム内
に一度でも入力データDataに最小反転間隔より
も短い反転間隔が存在するとデータレートが所望
のデータレートよりも短いと判断し、スピンドル
モータの回転数を低くしてデータレートを長くす
る方向にデータレートをコントロールする。この
動作を繰り返すことによりスピンドルモータの回
転は、ビツトクロツク再生用フエーズロツクドル
ープ回路のキヤプチユアレンジに入るだけのデー
タレートを発生する速度に近くなるようにコント
ロールされる。
このように第1図の従来回路は、第3図の応用
回路に使用することで目的に合つた動作をする
が、所望のデータレートに対し、周波数で2倍の
クロツクでカウンタ4を動作させている。このた
め、例えばコンパクトデイスク方式のようにデー
タレートが5MHz付近となると、10MHz程度のク
ロツクで動作させる必要があり、TTL(トランジ
スタ.トランジスタ.ロジツク)回路程度の動作
速度が要求される。さらに、カウンタ4の構成
は、少なくとも2M+1以上カウント可能な同期
型のカウンタが必要で、TTL回路を考えると消
費電力、回路規模、あるいは集積回路化した場合
の占有面積の面からも不利である。
回路に使用することで目的に合つた動作をする
が、所望のデータレートに対し、周波数で2倍の
クロツクでカウンタ4を動作させている。このた
め、例えばコンパクトデイスク方式のようにデー
タレートが5MHz付近となると、10MHz程度のク
ロツクで動作させる必要があり、TTL(トランジ
スタ.トランジスタ.ロジツク)回路程度の動作
速度が要求される。さらに、カウンタ4の構成
は、少なくとも2M+1以上カウント可能な同期
型のカウンタが必要で、TTL回路を考えると消
費電力、回路規模、あるいは集積回路化した場合
の占有面積の面からも不利である。
本発明の目的は、精度を犠性にすることなく、
所望のデータレートの周波数でカウンタを動作さ
せ、これによりCMOS回路等の比較的低速度の
素子でも構成可能なことから、低消費電力で、チ
ツプ占有面積が小で集積回路化に好適な検出回路
を提供するものである。
所望のデータレートの周波数でカウンタを動作さ
せ、これによりCMOS回路等の比較的低速度の
素子でも構成可能なことから、低消費電力で、チ
ツプ占有面積が小で集積回路化に好適な検出回路
を提供するものである。
以下、図面を参照しながら本発明を詳細に説明
する。
する。
第4図は本発明の一実施例を示すもので、デー
タ入力端子101、クロツク入力端子102、
AND回路103,114,115、ワンシヨツ
トマルチバイブレータ123、インバータ12
2、カウンタ104、カウンタ104の内容を検
出する第1、第2、および第3の検出器105,
106および107、OR回路108,109、
データフリツプフロツプ110,111,11
8,119,RSフリツプフロツプ112,11
3,116,117、そして出力端子120,1
21により構成される。ここで、カウンタ104
はAND回路103の出力103aにより入力デ
ータDataが“1”の期間を所望のデータレート
のクロツクCLOCK(すなわち、第1図と比べる
と周波数が1/2のクロツク)の一方のエツジ(実
施例では、“1”から“0”の立下りで、以下、
第1のエツジという)によりカウントされ、入力
データDataが“0”の期間、インバータ122
の出力122aによりリセツトされる。第1の検
出器105はカウンタ104の内容がゼロである
ことを検出し、第2の検出器106はカウンタ1
04の内容がMであることを検出し、第3の検出
器107はカウンタ104の内容がNであること
を検出し、各々、検出信号105a,106a,
107aを出力する。OR回路108は第1およ
び第2の検出器105,106の検出信号105
a,106aを入力し、その出力108aをデー
タフリツプフロツプ110のデータ入力に与え
る。OR回路109は第1および第3の検出器1
05,107の検出信号105a,107aを入
力し、その出力109aをデータフリツプフロツ
プ111のデータ入力に与える。データフリツプ
フロツプ110,111は、クロツクCLOCKの
エツジのうち、カウンタ104をカウントするエ
ツジとは逆のエツジ(すなわち、“0”から“1”
の立上りであり、以下、第2のエツジという)に
よりデータ入力値をラツチし、入力データData
が“0”の期間、インバータ122の出力122
aによりリセツトされる。これにより、データフ
リツプフロツプ110は、カウンタ104の内容
がゼロもしくはMであるとき、クロツクCLOCK
の第2のエツジが到来すると出力110aに
“1”を出力し、後段のRSフリツプフロツプ11
2をセツトしてその出力112aに“1”を出力
させる。同様に、データフリツプフロツプ111
はカウンタ104の内容がゼロもしくはNのと
き、クロツクCLOCKの第2のエツジが到来する
と出力111aに“1”を出力し、後段のRSフ
リツプフロツプ113をセツトしてその出力11
3aに“1”を出力させる。尚、RSフリツプフ
ロツプ112,113は、入力データDataが
“1”から“0”に反転したことに応答して所定
時間だけ遅延した出力123aを発生するワンシ
ヨツトマルチ123によりリセツトされる。
AND回路114はRSフリツプフロツプ112の
出力112aおよび第2の検出器106の出力1
06aを入力することにより、入力データData
が“1”である1つの期間において、カウンタ1
04の内容がMに達した時点で、この前にカウン
タ104の内容がゼロであるときにクロツク
CLOCKの第2のエツジを検出した場合、あるい
はカウンタ104の内容がMに達した後にクロツ
クCLOCKの第2のエツジが到来した場合、出力
114aに“1”を出力し、次段のRSフリツプ
フロツプ116をセツトしてその出力116aに
“1”を出力させる。同様に、AND回路115は
RSフリツプフロツプ113の出力113aおよ
び第3の検出器107の出力107aを入力する
ことにより、入力データDataが“1”である1
つの期間においてカウンタ104の内容がNに達
した時点で、この前にカウンタ104の内容がゼ
ロであるときにクロツクCLOCKの第2のエツジ
を検出した場合、あるいはカウンタ104の内容
がNに達した後にクロツクCLOCKの第2のエツ
ジが到来した場合、出力115aに“1”を出力
し、次段のRSフリツプフロツプ117をセツト
してその出力117aに“1”を出力させる。デ
ータフリツプフロツプ118,119は各々RS
フリツプフロツプ116,117の出力116
a,117aを入力データDataが“1”から
“0”に向かうエツジでラツチし、出力端子12
0,121より出力信号OUT1,OUT2を出力
する。なお、出力端子120はデータフリツプフ
ロツプ118のQ出力へ、端子121はデータフ
リツプフロツプ119の出力へそれぞれ接続さ
れている。
タ入力端子101、クロツク入力端子102、
AND回路103,114,115、ワンシヨツ
トマルチバイブレータ123、インバータ12
2、カウンタ104、カウンタ104の内容を検
出する第1、第2、および第3の検出器105,
106および107、OR回路108,109、
データフリツプフロツプ110,111,11
8,119,RSフリツプフロツプ112,11
3,116,117、そして出力端子120,1
21により構成される。ここで、カウンタ104
はAND回路103の出力103aにより入力デ
ータDataが“1”の期間を所望のデータレート
のクロツクCLOCK(すなわち、第1図と比べる
と周波数が1/2のクロツク)の一方のエツジ(実
施例では、“1”から“0”の立下りで、以下、
第1のエツジという)によりカウントされ、入力
データDataが“0”の期間、インバータ122
の出力122aによりリセツトされる。第1の検
出器105はカウンタ104の内容がゼロである
ことを検出し、第2の検出器106はカウンタ1
04の内容がMであることを検出し、第3の検出
器107はカウンタ104の内容がNであること
を検出し、各々、検出信号105a,106a,
107aを出力する。OR回路108は第1およ
び第2の検出器105,106の検出信号105
a,106aを入力し、その出力108aをデー
タフリツプフロツプ110のデータ入力に与え
る。OR回路109は第1および第3の検出器1
05,107の検出信号105a,107aを入
力し、その出力109aをデータフリツプフロツ
プ111のデータ入力に与える。データフリツプ
フロツプ110,111は、クロツクCLOCKの
エツジのうち、カウンタ104をカウントするエ
ツジとは逆のエツジ(すなわち、“0”から“1”
の立上りであり、以下、第2のエツジという)に
よりデータ入力値をラツチし、入力データData
が“0”の期間、インバータ122の出力122
aによりリセツトされる。これにより、データフ
リツプフロツプ110は、カウンタ104の内容
がゼロもしくはMであるとき、クロツクCLOCK
の第2のエツジが到来すると出力110aに
“1”を出力し、後段のRSフリツプフロツプ11
2をセツトしてその出力112aに“1”を出力
させる。同様に、データフリツプフロツプ111
はカウンタ104の内容がゼロもしくはNのと
き、クロツクCLOCKの第2のエツジが到来する
と出力111aに“1”を出力し、後段のRSフ
リツプフロツプ113をセツトしてその出力11
3aに“1”を出力させる。尚、RSフリツプフ
ロツプ112,113は、入力データDataが
“1”から“0”に反転したことに応答して所定
時間だけ遅延した出力123aを発生するワンシ
ヨツトマルチ123によりリセツトされる。
AND回路114はRSフリツプフロツプ112の
出力112aおよび第2の検出器106の出力1
06aを入力することにより、入力データData
が“1”である1つの期間において、カウンタ1
04の内容がMに達した時点で、この前にカウン
タ104の内容がゼロであるときにクロツク
CLOCKの第2のエツジを検出した場合、あるい
はカウンタ104の内容がMに達した後にクロツ
クCLOCKの第2のエツジが到来した場合、出力
114aに“1”を出力し、次段のRSフリツプ
フロツプ116をセツトしてその出力116aに
“1”を出力させる。同様に、AND回路115は
RSフリツプフロツプ113の出力113aおよ
び第3の検出器107の出力107aを入力する
ことにより、入力データDataが“1”である1
つの期間においてカウンタ104の内容がNに達
した時点で、この前にカウンタ104の内容がゼ
ロであるときにクロツクCLOCKの第2のエツジ
を検出した場合、あるいはカウンタ104の内容
がNに達した後にクロツクCLOCKの第2のエツ
ジが到来した場合、出力115aに“1”を出力
し、次段のRSフリツプフロツプ117をセツト
してその出力117aに“1”を出力させる。デ
ータフリツプフロツプ118,119は各々RS
フリツプフロツプ116,117の出力116
a,117aを入力データDataが“1”から
“0”に向かうエツジでラツチし、出力端子12
0,121より出力信号OUT1,OUT2を出力
する。なお、出力端子120はデータフリツプフ
ロツプ118のQ出力へ、端子121はデータフ
リツプフロツプ119の出力へそれぞれ接続さ
れている。
かかる構成において、入力データDataがクロ
ツクCLOCKのレートで(M+1/2)以上の長さ の場合、第5図aに示すように、カウンタ104
の内容がゼロ又はMになつた後にクロツク
CLOCKの第2のエツジが入力データDataが
“1”である期間中に到来し、この結果、出力信
号OUT1には、入力データDataが“1”から
“0”に向かうエツジで“1”が出力され、これ
以外の場合、出力信号OUT1には“0”が出力
される。入力データDataがクロツクCLOCKのレ
ートでN以上であつてM以下の場合、第5図bで
示すように、カウンタ104の内容又はNに達し
た後にはクロツクCLOCKの第2のエツジが入力
データDataが“1”の期間中に到来しない。し
たがつて、RSフリツプフロツプ117の出力1
17aには“1”がセツトされ、入力データ
Dataが“1”から“0”に向かうエツジで、出
力信号OUT2にはRSフリツプフロツプ117の
出力117aを反転した“0”が出力される。一
方、入力データDataが“1”である期間がN−
1/2データレートよりも短い場合、第5図bに示 すように、RSフリツプフロツプ117はセツト
されず入力データDataの“1”から“0”に向
かうエツジで出力信号OUT2には“1”が出力
される。以上から、第4図の回路は入力データ
Dataが“1”である期間がM+1/2データレート よりも長い場合、すなわち、最大反転間隔を超え
る反転間隔の場合、出力信号OUT1が“1”と
なり、N−1/2データレートよりも短い場合、す なわち最小反転間隔より短い反転間隔の場合、出
力信号OUT2が“1”となり、この中間にある
ときは出力信号OUT1,OUT2はともに“0”
となり、従来回路と同様の出力信号を出力する。
尚、これらの状態は入力データDataの“1”か
ら“0”に向かうエツジで変化する。
ツクCLOCKのレートで(M+1/2)以上の長さ の場合、第5図aに示すように、カウンタ104
の内容がゼロ又はMになつた後にクロツク
CLOCKの第2のエツジが入力データDataが
“1”である期間中に到来し、この結果、出力信
号OUT1には、入力データDataが“1”から
“0”に向かうエツジで“1”が出力され、これ
以外の場合、出力信号OUT1には“0”が出力
される。入力データDataがクロツクCLOCKのレ
ートでN以上であつてM以下の場合、第5図bで
示すように、カウンタ104の内容又はNに達し
た後にはクロツクCLOCKの第2のエツジが入力
データDataが“1”の期間中に到来しない。し
たがつて、RSフリツプフロツプ117の出力1
17aには“1”がセツトされ、入力データ
Dataが“1”から“0”に向かうエツジで、出
力信号OUT2にはRSフリツプフロツプ117の
出力117aを反転した“0”が出力される。一
方、入力データDataが“1”である期間がN−
1/2データレートよりも短い場合、第5図bに示 すように、RSフリツプフロツプ117はセツト
されず入力データDataの“1”から“0”に向
かうエツジで出力信号OUT2には“1”が出力
される。以上から、第4図の回路は入力データ
Dataが“1”である期間がM+1/2データレート よりも長い場合、すなわち、最大反転間隔を超え
る反転間隔の場合、出力信号OUT1が“1”と
なり、N−1/2データレートよりも短い場合、す なわち最小反転間隔より短い反転間隔の場合、出
力信号OUT2が“1”となり、この中間にある
ときは出力信号OUT1,OUT2はともに“0”
となり、従来回路と同様の出力信号を出力する。
尚、これらの状態は入力データDataの“1”か
ら“0”に向かうエツジで変化する。
以上の動作で明らかなように、本発明による回
路は従来の回路と同等の精度で入力データの反転
間隔の検出を行ない、従来の回路と同様に第3図
のようにして応用される。ここで、特筆すべき点
はカウンタ104のクロツクとして所望のデータ
レートのクロツクで動作させるため、カウンタ1
04を構成するフリツプフロツプ等の動作速度が
従来回路と比較して1/2で可能である。また、カ
ウンタ104の段数が従来回路と比較して1/2で
良い。これらの点から本願の回路は比較的低速度
であるCMOS回路素子で構成可能で、従来回路
と比較して消費電流、回路規模を削減でき、集積
回路化に好適であり、これによる実用上の利益は
多大である。
路は従来の回路と同等の精度で入力データの反転
間隔の検出を行ない、従来の回路と同様に第3図
のようにして応用される。ここで、特筆すべき点
はカウンタ104のクロツクとして所望のデータ
レートのクロツクで動作させるため、カウンタ1
04を構成するフリツプフロツプ等の動作速度が
従来回路と比較して1/2で可能である。また、カ
ウンタ104の段数が従来回路と比較して1/2で
良い。これらの点から本願の回路は比較的低速度
であるCMOS回路素子で構成可能で、従来回路
と比較して消費電流、回路規模を削減でき、集積
回路化に好適であり、これによる実用上の利益は
多大である。
上記実施例例では、クロツクCLOCKの第1の
エツジでカウントし、第2のエツジで検出回路1
05〜106の出力を取り込むようにしたが、逆
の場合でも同様に適用できることは言うまでもな
い。
エツジでカウントし、第2のエツジで検出回路1
05〜106の出力を取り込むようにしたが、逆
の場合でも同様に適用できることは言うまでもな
い。
第1図は従来回路例を示す回路図、第2図は従
来回路の動作のタイミングチヤート、第3図は従
来回路の応用例を示すブロツク図、第4図は本発
明の一実施例を示す回路図、第5図は第4図で示
した回路の動作のタイミングチヤート。 1,2,22,101,102……入力端子、
9,10,21,120,121……出力端子、
3,103,114,115……AND回路、4,
104……カウンタ、5,6……デイジタル比較
器、7,8,15,16,110,111,11
8,119……データフリツプフロツプ、11,
123……ワンシヨツトマルチバイブレータ、1
2……従来回路、13,14,112,113,
116,117……RSフリツプフロツプ、17,
18……レベルシフタ、19,20……トランジ
スタ、105,106,107……検出回路、1
08,109……OR回路、122……インバー
タ。
来回路の動作のタイミングチヤート、第3図は従
来回路の応用例を示すブロツク図、第4図は本発
明の一実施例を示す回路図、第5図は第4図で示
した回路の動作のタイミングチヤート。 1,2,22,101,102……入力端子、
9,10,21,120,121……出力端子、
3,103,114,115……AND回路、4,
104……カウンタ、5,6……デイジタル比較
器、7,8,15,16,110,111,11
8,119……データフリツプフロツプ、11,
123……ワンシヨツトマルチバイブレータ、1
2……従来回路、13,14,112,113,
116,117……RSフリツプフロツプ、17,
18……レベルシフタ、19,20……トランジ
スタ、105,106,107……検出回路、1
08,109……OR回路、122……インバー
タ。
Claims (1)
- 1 入力デイジタルデータが一方の論理レベルを
とつている期間クロツクを該クロツクの立上りお
よび立下りエツヂの一方に同期して計数するカウ
ンタと、このカウンタの計数値が初期値をとつて
いる期間に第1の信号を発生する第1の検出器
と、前記カウンタの計数値が前記初期値とは異な
る値をとつている期間に第2の信号を発生する第
2の検出器と、前記第1および第2の信号の少な
くとも一方が発生されている期間に前記クロツク
の立上りおよび立下りエツヂの他方に応答して第
3の信号を発生する手段と、前記第2および第3
の信号が両方とも発生しているときに出力信号を
発生する手段とを備えることを特徴とする反転間
隔検出回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59000162A JPS60144044A (ja) | 1984-01-04 | 1984-01-04 | 反転間隔検出回路 |
US06/688,370 US4683385A (en) | 1984-01-04 | 1985-01-02 | Pulse number detection circuit |
DE3500167A DE3500167C2 (de) | 1984-01-04 | 1985-01-04 | Schaltkreis zur Feststellung der Länge eines logischen Pegels eines Eingangssignals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59000162A JPS60144044A (ja) | 1984-01-04 | 1984-01-04 | 反転間隔検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60144044A JPS60144044A (ja) | 1985-07-30 |
JPH036591B2 true JPH036591B2 (ja) | 1991-01-30 |
Family
ID=11466339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59000162A Granted JPS60144044A (ja) | 1984-01-04 | 1984-01-04 | 反転間隔検出回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4683385A (ja) |
JP (1) | JPS60144044A (ja) |
DE (1) | DE3500167C2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3691310B2 (ja) * | 1999-10-21 | 2005-09-07 | 富士通株式会社 | 周波数測定回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4197502A (en) * | 1978-10-16 | 1980-04-08 | Motorola, Inc. | Digital signal detector |
DE2944245C2 (de) * | 1979-11-02 | 1983-01-13 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren und Anordnung zur Vermeidung der Auswertung von Pseudodatentelegrammen |
US4370748A (en) * | 1981-01-05 | 1983-01-25 | Motorola, Inc. | Apparatus and method for detecting the presence of a pulsed radio frequency signal |
FR2533720B1 (fr) * | 1982-09-24 | 1988-02-12 | Asulab Sa | Circuit de comptage non lineaire |
-
1984
- 1984-01-04 JP JP59000162A patent/JPS60144044A/ja active Granted
-
1985
- 1985-01-02 US US06/688,370 patent/US4683385A/en not_active Expired - Lifetime
- 1985-01-04 DE DE3500167A patent/DE3500167C2/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS60144044A (ja) | 1985-07-30 |
DE3500167A1 (de) | 1985-07-11 |
DE3500167C2 (de) | 1987-03-12 |
US4683385A (en) | 1987-07-28 |
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