JPH036591B2 - - Google Patents
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- JPH036591B2 JPH036591B2 JP59000162A JP16284A JPH036591B2 JP H036591 B2 JPH036591 B2 JP H036591B2 JP 59000162 A JP59000162 A JP 59000162A JP 16284 A JP16284 A JP 16284A JP H036591 B2 JPH036591 B2 JP H036591B2
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- clock
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- circuit
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- 238000001514 detection method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/20—Driving; Starting; Stopping; Control thereof
- G11B19/24—Arrangements for providing constant relative speed between record carrier and head
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Rotational Drive Of Disk (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、例えばコンパクトデイスク方式のデ
イジタルオーデイオデイスクプレーヤで、デイス
クより得られるシリアルデイジタルデータのよう
に、データのエツジからエツジまでの最大反転間
隔と最小反転間隔とが定められた入力データの反
転間隔を検出する検出回路に関する。
イジタルオーデイオデイスクプレーヤで、デイス
クより得られるシリアルデイジタルデータのよう
に、データのエツジからエツジまでの最大反転間
隔と最小反転間隔とが定められた入力データの反
転間隔を検出する検出回路に関する。
この種の検出回路は入力データからビツトクロ
ツクを再生する際に、データレートを最大反転間
隔と最小反転間隔の規定を満足するようにコント
ロールするフエーズ、ロツクドループ回路におい
て入力データの反転間隔を検出する目的で使用さ
れる。
ツクを再生する際に、データレートを最大反転間
隔と最小反転間隔の規定を満足するようにコント
ロールするフエーズ、ロツクドループ回路におい
て入力データの反転間隔を検出する目的で使用さ
れる。
第１図はこの検出回路の従来例であり、データ
入力端子１、クロツク入力端子２、AND回路３、
ワンシヨツトマルチバイブレータ１１、カウンタ
４、デイジタル比較器５および６、データフリツ
プフロツプ７および８、ならびに出力端子９およ
び１０により構成される。この回路は、入力デー
タが最大反転間隔より長いときは出力端子１に
“１”を最小反転間隔よりも短いときは出力端子
１０に“１”をそれぞれ出力する。
入力端子１、クロツク入力端子２、AND回路３、
ワンシヨツトマルチバイブレータ１１、カウンタ
４、デイジタル比較器５および６、データフリツ
プフロツプ７および８、ならびに出力端子９およ
び１０により構成される。この回路は、入力デー
タが最大反転間隔より長いときは出力端子１に
“１”を最小反転間隔よりも短いときは出力端子
１０に“１”をそれぞれ出力する。
第２図にこの回路の動作タイミングチヤートを
示す。以後、説明のため、規定の最大反転間隔を
Ｍデータレート、最小反転間隔をＮデータレート
とし、Ｍ＝11，Ｎ＝３とする。
示す。以後、説明のため、規定の最大反転間隔を
Ｍデータレート、最小反転間隔をＮデータレート
とし、Ｍ＝11，Ｎ＝３とする。
入力データが“１”の期間システムクロツク等
の基準クロツクをカウントし、そのカウント値が
11.5以上又は2.5以下であるかどうかを判定して
入力データの反転期間を検出しているが、11.5又
は2.5のカウント値を得るのは困難であるため、
従来は、基準クロツクの２倍の周波数のクロツク
をカウントして2M＋１以上又は2N−１以下を検
出している。すなわち、第２図に示すように、入
力データDataが“１”の期間、所望のデータレ
ートの1/2のレートのクロツク、すなわち、周波
数で２倍のクロツクＸ２CLOCKがAND回路３
を介してカウンタ４に与えられてカウントされ
る。この期間が、第２図ａのようにカウンタの内
容で、カウント値が2M＋１（23）以上だとデイジ
タル比較器５の出力５９が“１”となり、入力デ
ータDataが“１”から“０”に反転するエツジ
でデータフリツプフロツプ７に“１”が記憶さ
れ、出力OUT１には“１”が出力される。この
ときの期間は、最大反転間隔よりも長い反転間隔
であり、データレートは所望のデータレートより
も長い事に相当する。
の基準クロツクをカウントし、そのカウント値が
11.5以上又は2.5以下であるかどうかを判定して
入力データの反転期間を検出しているが、11.5又
は2.5のカウント値を得るのは困難であるため、
従来は、基準クロツクの２倍の周波数のクロツク
をカウントして2M＋１以上又は2N−１以下を検
出している。すなわち、第２図に示すように、入
力データDataが“１”の期間、所望のデータレ
ートの1/2のレートのクロツク、すなわち、周波
数で２倍のクロツクＸ２CLOCKがAND回路３
を介してカウンタ４に与えられてカウントされ
る。この期間が、第２図ａのようにカウンタの内
容で、カウント値が2M＋１（23）以上だとデイジ
タル比較器５の出力５９が“１”となり、入力デ
ータDataが“１”から“０”に反転するエツジ
でデータフリツプフロツプ７に“１”が記憶さ
れ、出力OUT１には“１”が出力される。この
ときの期間は、最大反転間隔よりも長い反転間隔
であり、データレートは所望のデータレートより
も長い事に相当する。
入力データDataの“１”の期間が、第２図ｂ
に示すように、カウンタの内容で2N−１(5)以下
の場合には、デイジタル比較器６の出力６ａが
“１”となり、入力データDataの“１”から
“０”への反転エツジによりデータフリツプフロ
ツプ８には“１”が記憶され、出力OUT２には
“１”が出力される。この場合は、入力データ
Dataが“１”の期間が最小反転間隔よりも短い
反転間隔であり、データレートは所望のデータレ
ートよりも短い事に相当する。
に示すように、カウンタの内容で2N−１(5)以下
の場合には、デイジタル比較器６の出力６ａが
“１”となり、入力データDataの“１”から
“０”への反転エツジによりデータフリツプフロ
ツプ８には“１”が記憶され、出力OUT２には
“１”が出力される。この場合は、入力データ
Dataが“１”の期間が最小反転間隔よりも短い
反転間隔であり、データレートは所望のデータレ
ートよりも短い事に相当する。
入力データDataの“１”の期間が、第２図ｃ
のように、カウンタの内容で2N−１より大で、
2M＋１より小とすると、デイジタル比較器５，
６の出力５ａ，６ａはいづれも“０”であり、入
力データDataの“１”から“０”への反転エツ
ジで出力OUT１，OUT２には“０”が出力され
る。このとき入力データDataのデータレートは
所望のデータレートに近いと判断される。尚、ワ
ンシヨツトマルチバイブレータ１１は入力データ
Dataが“１”から“０”の反転エツジから一定
時間後に一定のパルス巾のパルスを発生し、これ
によりカウンタ４をリセツトする目的の回路であ
る。ただし、このパルス巾はデータレートに比較
して、時間的に十分小さいものとする。
のように、カウンタの内容で2N−１より大で、
2M＋１より小とすると、デイジタル比較器５，
６の出力５ａ，６ａはいづれも“０”であり、入
力データDataの“１”から“０”への反転エツ
ジで出力OUT１，OUT２には“０”が出力され
る。このとき入力データDataのデータレートは
所望のデータレートに近いと判断される。尚、ワ
ンシヨツトマルチバイブレータ１１は入力データ
Dataが“１”から“０”の反転エツジから一定
時間後に一定のパルス巾のパルスを発生し、これ
によりカウンタ４をリセツトする目的の回路であ
る。ただし、このパルス巾はデータレートに比較
して、時間的に十分小さいものとする。
第３図は、第１図の従来回路をコンパクトデイ
スク方式のデイジタル・オーデイオ・デイスクプ
レーヤに応用した例で、ブロツク１２が第１図で
示した回路に相当し、さらにRSフリツプフロツ
プ１３および１４、データフリツプフロツプ１５
および１６、レベルシフト回路１７および１８、
ならびにトランジスタ１９および２０を備えてい
る。第３図の回路で、フレームCLOCK２２はデ
ータの１フレーム毎に得られるクロツクである１
フレーム内でOUT１、もしくはOUT２が一度で
も“１”となると、各々RSフリツプフロツプ１
３もしくは１４がセツトされ、次に得られるフレ
ームCLOCKにより各々データフリツプフロツプ
１５もしくは１６に記憶される。ここで、データ
フリツプフロツプ１５に“１”が記憶されると、
レベルシフタ１７を介してトランジスタ１９が導
通し、この結果、端子２１より電流が出力され
て、この後段に接続されるスピンドルモータの回
転を速める。データフリツプフロツプ１６に
“１”が記憶されるとレベルシフタ１８を介して
トランジスタ２０が導通し、端子２１より電流を
吸入してスピンドルモータの回転を遅らせる働き
をする。
スク方式のデイジタル・オーデイオ・デイスクプ
レーヤに応用した例で、ブロツク１２が第１図で
示した回路に相当し、さらにRSフリツプフロツ
プ１３および１４、データフリツプフロツプ１５
および１６、レベルシフト回路１７および１８、
ならびにトランジスタ１９および２０を備えてい
る。第３図の回路で、フレームCLOCK２２はデ
ータの１フレーム毎に得られるクロツクである１
フレーム内でOUT１、もしくはOUT２が一度で
も“１”となると、各々RSフリツプフロツプ１
３もしくは１４がセツトされ、次に得られるフレ
ームCLOCKにより各々データフリツプフロツプ
１５もしくは１６に記憶される。ここで、データ
フリツプフロツプ１５に“１”が記憶されると、
レベルシフタ１７を介してトランジスタ１９が導
通し、この結果、端子２１より電流が出力され
て、この後段に接続されるスピンドルモータの回
転を速める。データフリツプフロツプ１６に
“１”が記憶されるとレベルシフタ１８を介して
トランジスタ２０が導通し、端子２１より電流を
吸入してスピンドルモータの回転を遅らせる働き
をする。
このように、１フレーム内に１度でも入力デー
タDataに最大反転間隔よりも長い反転間隔が存
在すると、データレートが所望のデータレートよ
りも長い場合と判断し、スピンドルモータの回転
数を高めてデータレートを短くし、１フレーム内
に一度でも入力データDataに最小反転間隔より
も短い反転間隔が存在するとデータレートが所望
のデータレートよりも短いと判断し、スピンドル
モータの回転数を低くしてデータレートを長くす
る方向にデータレートをコントロールする。この
動作を繰り返すことによりスピンドルモータの回
転は、ビツトクロツク再生用フエーズロツクドル
ープ回路のキヤプチユアレンジに入るだけのデー
タレートを発生する速度に近くなるようにコント
ロールされる。
タDataに最大反転間隔よりも長い反転間隔が存
在すると、データレートが所望のデータレートよ
りも長い場合と判断し、スピンドルモータの回転
数を高めてデータレートを短くし、１フレーム内
に一度でも入力データDataに最小反転間隔より
も短い反転間隔が存在するとデータレートが所望
のデータレートよりも短いと判断し、スピンドル
モータの回転数を低くしてデータレートを長くす
る方向にデータレートをコントロールする。この
動作を繰り返すことによりスピンドルモータの回
転は、ビツトクロツク再生用フエーズロツクドル
ープ回路のキヤプチユアレンジに入るだけのデー
タレートを発生する速度に近くなるようにコント
ロールされる。
このように第１図の従来回路は、第３図の応用
回路に使用することで目的に合つた動作をする
が、所望のデータレートに対し、周波数で２倍の
クロツクでカウンタ４を動作させている。このた
め、例えばコンパクトデイスク方式のようにデー
タレートが5MHz付近となると、10MHz程度のク
ロツクで動作させる必要があり、TTL（トランジ
スタ．トランジスタ．ロジツク）回路程度の動作
速度が要求される。さらに、カウンタ４の構成
は、少なくとも2M＋１以上カウント可能な同期
型のカウンタが必要で、TTL回路を考えると消
費電力、回路規模、あるいは集積回路化した場合
の占有面積の面からも不利である。
回路に使用することで目的に合つた動作をする
が、所望のデータレートに対し、周波数で２倍の
クロツクでカウンタ４を動作させている。このた
め、例えばコンパクトデイスク方式のようにデー
タレートが5MHz付近となると、10MHz程度のク
ロツクで動作させる必要があり、TTL（トランジ
スタ．トランジスタ．ロジツク）回路程度の動作
速度が要求される。さらに、カウンタ４の構成
は、少なくとも2M＋１以上カウント可能な同期
型のカウンタが必要で、TTL回路を考えると消
費電力、回路規模、あるいは集積回路化した場合
の占有面積の面からも不利である。
本発明の目的は、精度を犠性にすることなく、
所望のデータレートの周波数でカウンタを動作さ
せ、これによりCMOS回路等の比較的低速度の
素子でも構成可能なことから、低消費電力で、チ
ツプ占有面積が小で集積回路化に好適な検出回路
を提供するものである。
所望のデータレートの周波数でカウンタを動作さ
せ、これによりCMOS回路等の比較的低速度の
素子でも構成可能なことから、低消費電力で、チ
ツプ占有面積が小で集積回路化に好適な検出回路
を提供するものである。
以下、図面を参照しながら本発明を詳細に説明
する。
する。
第４図は本発明の一実施例を示すもので、デー
タ入力端子１０１、クロツク入力端子１０２、
AND回路１０３，１１４，１１５、ワンシヨツ
トマルチバイブレータ１２３、インバータ１２
２、カウンタ１０４、カウンタ１０４の内容を検
出する第１、第２、および第３の検出器１０５，
１０６および１０７、OR回路１０８，１０９、
データフリツプフロツプ１１０，１１１，１１
８，１１９，RSフリツプフロツプ１１２，１１
３，１１６，１１７、そして出力端子１２０，１
２１により構成される。ここで、カウンタ１０４
はAND回路１０３の出力１０３ａにより入力デ
ータDataが“１”の期間を所望のデータレート
のクロツクCLOCK（すなわち、第１図と比べる
と周波数が1/2のクロツク）の一方のエツジ（実
施例では、“１”から“０”の立下りで、以下、
第１のエツジという）によりカウントされ、入力
データDataが“０”の期間、インバータ１２２
の出力１２２ａによりリセツトされる。第１の検
出器１０５はカウンタ１０４の内容がゼロである
ことを検出し、第２の検出器１０６はカウンタ１
０４の内容がＭであることを検出し、第３の検出
器１０７はカウンタ１０４の内容がＮであること
を検出し、各々、検出信号１０５ａ，１０６ａ，
１０７ａを出力する。OR回路１０８は第１およ
び第２の検出器１０５，１０６の検出信号１０５
ａ，１０６ａを入力し、その出力１０８ａをデー
タフリツプフロツプ１１０のデータ入力に与え
る。OR回路１０９は第１および第３の検出器１
０５，１０７の検出信号１０５ａ，１０７ａを入
力し、その出力１０９ａをデータフリツプフロツ
プ１１１のデータ入力に与える。データフリツプ
フロツプ１１０，１１１は、クロツクCLOCKの
エツジのうち、カウンタ１０４をカウントするエ
ツジとは逆のエツジ（すなわち、“０”から“１”
の立上りであり、以下、第２のエツジという）に
よりデータ入力値をラツチし、入力データData
が“０”の期間、インバータ１２２の出力１２２
ａによりリセツトされる。これにより、データフ
リツプフロツプ１１０は、カウンタ１０４の内容
がゼロもしくはＭであるとき、クロツクCLOCK
の第２のエツジが到来すると出力１１０ａに
“１”を出力し、後段のRSフリツプフロツプ１１
２をセツトしてその出力１１２ａに“１”を出力
させる。同様に、データフリツプフロツプ１１１
はカウンタ１０４の内容がゼロもしくはＮのと
き、クロツクCLOCKの第２のエツジが到来する
と出力１１１ａに“１”を出力し、後段のRSフ
リツプフロツプ１１３をセツトしてその出力１１
３ａに“１”を出力させる。尚、RSフリツプフ
ロツプ１１２，１１３は、入力データDataが
“１”から“０”に反転したことに応答して所定
時間だけ遅延した出力１２３ａを発生するワンシ
ヨツトマルチ１２３によりリセツトされる。
AND回路１１４はRSフリツプフロツプ１１２の
出力１１２ａおよび第２の検出器１０６の出力１
０６ａを入力することにより、入力データData
が“１”である１つの期間において、カウンタ１
０４の内容がＭに達した時点で、この前にカウン
タ１０４の内容がゼロであるときにクロツク
CLOCKの第２のエツジを検出した場合、あるい
はカウンタ１０４の内容がＭに達した後にクロツ
クCLOCKの第２のエツジが到来した場合、出力
１１４ａに“１”を出力し、次段のRSフリツプ
フロツプ１１６をセツトしてその出力１１６ａに
“１”を出力させる。同様に、AND回路１１５は
RSフリツプフロツプ１１３の出力１１３ａおよ
び第３の検出器１０７の出力１０７ａを入力する
ことにより、入力データDataが“１”である１
つの期間においてカウンタ１０４の内容がＮに達
した時点で、この前にカウンタ１０４の内容がゼ
ロであるときにクロツクCLOCKの第２のエツジ
を検出した場合、あるいはカウンタ１０４の内容
がＮに達した後にクロツクCLOCKの第２のエツ
ジが到来した場合、出力１１５ａに“１”を出力
し、次段のRSフリツプフロツプ１１７をセツト
してその出力１１７ａに“１”を出力させる。デ
ータフリツプフロツプ１１８，１１９は各々RS
フリツプフロツプ１１６，１１７の出力１１６
ａ，１１７ａを入力データDataが“１”から
“０”に向かうエツジでラツチし、出力端子１２
０，１２１より出力信号OUT１，OUT２を出力
する。なお、出力端子１２０はデータフリツプフ
ロツプ１１８のＱ出力へ、端子１２１はデータフ
リツプフロツプ１１９の出力へそれぞれ接続さ
れている。
タ入力端子１０１、クロツク入力端子１０２、
AND回路１０３，１１４，１１５、ワンシヨツ
トマルチバイブレータ１２３、インバータ１２
２、カウンタ１０４、カウンタ１０４の内容を検
出する第１、第２、および第３の検出器１０５，
１０６および１０７、OR回路１０８，１０９、
データフリツプフロツプ１１０，１１１，１１
８，１１９，RSフリツプフロツプ１１２，１１
３，１１６，１１７、そして出力端子１２０，１
２１により構成される。ここで、カウンタ１０４
はAND回路１０３の出力１０３ａにより入力デ
ータDataが“１”の期間を所望のデータレート
のクロツクCLOCK（すなわち、第１図と比べる
と周波数が1/2のクロツク）の一方のエツジ（実
施例では、“１”から“０”の立下りで、以下、
第１のエツジという）によりカウントされ、入力
データDataが“０”の期間、インバータ１２２
の出力１２２ａによりリセツトされる。第１の検
出器１０５はカウンタ１０４の内容がゼロである
ことを検出し、第２の検出器１０６はカウンタ１
０４の内容がＭであることを検出し、第３の検出
器１０７はカウンタ１０４の内容がＮであること
を検出し、各々、検出信号１０５ａ，１０６ａ，
１０７ａを出力する。OR回路１０８は第１およ
び第２の検出器１０５，１０６の検出信号１０５
ａ，１０６ａを入力し、その出力１０８ａをデー
タフリツプフロツプ１１０のデータ入力に与え
る。OR回路１０９は第１および第３の検出器１
０５，１０７の検出信号１０５ａ，１０７ａを入
力し、その出力１０９ａをデータフリツプフロツ
プ１１１のデータ入力に与える。データフリツプ
フロツプ１１０，１１１は、クロツクCLOCKの
エツジのうち、カウンタ１０４をカウントするエ
ツジとは逆のエツジ（すなわち、“０”から“１”
の立上りであり、以下、第２のエツジという）に
よりデータ入力値をラツチし、入力データData
が“０”の期間、インバータ１２２の出力１２２
ａによりリセツトされる。これにより、データフ
リツプフロツプ１１０は、カウンタ１０４の内容
がゼロもしくはＭであるとき、クロツクCLOCK
の第２のエツジが到来すると出力１１０ａに
“１”を出力し、後段のRSフリツプフロツプ１１
２をセツトしてその出力１１２ａに“１”を出力
させる。同様に、データフリツプフロツプ１１１
はカウンタ１０４の内容がゼロもしくはＮのと
き、クロツクCLOCKの第２のエツジが到来する
と出力１１１ａに“１”を出力し、後段のRSフ
リツプフロツプ１１３をセツトしてその出力１１
３ａに“１”を出力させる。尚、RSフリツプフ
ロツプ１１２，１１３は、入力データDataが
“１”から“０”に反転したことに応答して所定
時間だけ遅延した出力１２３ａを発生するワンシ
ヨツトマルチ１２３によりリセツトされる。
AND回路１１４はRSフリツプフロツプ１１２の
出力１１２ａおよび第２の検出器１０６の出力１
０６ａを入力することにより、入力データData
が“１”である１つの期間において、カウンタ１
０４の内容がＭに達した時点で、この前にカウン
タ１０４の内容がゼロであるときにクロツク
CLOCKの第２のエツジを検出した場合、あるい
はカウンタ１０４の内容がＭに達した後にクロツ
クCLOCKの第２のエツジが到来した場合、出力
１１４ａに“１”を出力し、次段のRSフリツプ
フロツプ１１６をセツトしてその出力１１６ａに
“１”を出力させる。同様に、AND回路１１５は
RSフリツプフロツプ１１３の出力１１３ａおよ
び第３の検出器１０７の出力１０７ａを入力する
ことにより、入力データDataが“１”である１
つの期間においてカウンタ１０４の内容がＮに達
した時点で、この前にカウンタ１０４の内容がゼ
ロであるときにクロツクCLOCKの第２のエツジ
を検出した場合、あるいはカウンタ１０４の内容
がＮに達した後にクロツクCLOCKの第２のエツ
ジが到来した場合、出力１１５ａに“１”を出力
し、次段のRSフリツプフロツプ１１７をセツト
してその出力１１７ａに“１”を出力させる。デ
ータフリツプフロツプ１１８，１１９は各々RS
フリツプフロツプ１１６，１１７の出力１１６
ａ，１１７ａを入力データDataが“１”から
“０”に向かうエツジでラツチし、出力端子１２
０，１２１より出力信号OUT１，OUT２を出力
する。なお、出力端子１２０はデータフリツプフ
ロツプ１１８のＱ出力へ、端子１２１はデータフ
リツプフロツプ１１９の出力へそれぞれ接続さ
れている。
かかる構成において、入力データDataがクロ
ツクCLOCKのレートで（Ｍ＋１／２）以上の長さ の場合、第５図ａに示すように、カウンタ１０４
の内容がゼロ又はＭになつた後にクロツク
CLOCKの第２のエツジが入力データDataが
“１”である期間中に到来し、この結果、出力信
号OUT１には、入力データDataが“１”から
“０”に向かうエツジで“１”が出力され、これ
以外の場合、出力信号OUT１には“０”が出力
される。入力データDataがクロツクCLOCKのレ
ートでＮ以上であつてＭ以下の場合、第５図ｂで
示すように、カウンタ１０４の内容又はＮに達し
た後にはクロツクCLOCKの第２のエツジが入力
データDataが“１”の期間中に到来しない。し
たがつて、RSフリツプフロツプ１１７の出力１
１７ａには“１”がセツトされ、入力データ
Dataが“１”から“０”に向かうエツジで、出
力信号OUT２にはRSフリツプフロツプ１１７の
出力１１７ａを反転した“０”が出力される。一
方、入力データDataが“１”である期間がＮ−
１／２データレートよりも短い場合、第５図ｂに示 すように、RSフリツプフロツプ１１７はセツト
されず入力データDataの“１”から“０”に向
かうエツジで出力信号OUT２には“１”が出力
される。以上から、第４図の回路は入力データ
Dataが“１”である期間がＭ＋１／２データレート よりも長い場合、すなわち、最大反転間隔を超え
る反転間隔の場合、出力信号OUT１が“１”と
なり、Ｎ−１／２データレートよりも短い場合、す なわち最小反転間隔より短い反転間隔の場合、出
力信号OUT２が“１”となり、この中間にある
ときは出力信号OUT１，OUT２はともに“０”
となり、従来回路と同様の出力信号を出力する。
尚、これらの状態は入力データDataの“１”か
ら“０”に向かうエツジで変化する。
ツクCLOCKのレートで（Ｍ＋１／２）以上の長さ の場合、第５図ａに示すように、カウンタ１０４
の内容がゼロ又はＭになつた後にクロツク
CLOCKの第２のエツジが入力データDataが
“１”である期間中に到来し、この結果、出力信
号OUT１には、入力データDataが“１”から
“０”に向かうエツジで“１”が出力され、これ
以外の場合、出力信号OUT１には“０”が出力
される。入力データDataがクロツクCLOCKのレ
ートでＮ以上であつてＭ以下の場合、第５図ｂで
示すように、カウンタ１０４の内容又はＮに達し
た後にはクロツクCLOCKの第２のエツジが入力
データDataが“１”の期間中に到来しない。し
たがつて、RSフリツプフロツプ１１７の出力１
１７ａには“１”がセツトされ、入力データ
Dataが“１”から“０”に向かうエツジで、出
力信号OUT２にはRSフリツプフロツプ１１７の
出力１１７ａを反転した“０”が出力される。一
方、入力データDataが“１”である期間がＮ−
１／２データレートよりも短い場合、第５図ｂに示 すように、RSフリツプフロツプ１１７はセツト
されず入力データDataの“１”から“０”に向
かうエツジで出力信号OUT２には“１”が出力
される。以上から、第４図の回路は入力データ
Dataが“１”である期間がＭ＋１／２データレート よりも長い場合、すなわち、最大反転間隔を超え
る反転間隔の場合、出力信号OUT１が“１”と
なり、Ｎ−１／２データレートよりも短い場合、す なわち最小反転間隔より短い反転間隔の場合、出
力信号OUT２が“１”となり、この中間にある
ときは出力信号OUT１，OUT２はともに“０”
となり、従来回路と同様の出力信号を出力する。
尚、これらの状態は入力データDataの“１”か
ら“０”に向かうエツジで変化する。
以上の動作で明らかなように、本発明による回
路は従来の回路と同等の精度で入力データの反転
間隔の検出を行ない、従来の回路と同様に第３図
のようにして応用される。ここで、特筆すべき点
はカウンタ１０４のクロツクとして所望のデータ
レートのクロツクで動作させるため、カウンタ１
０４を構成するフリツプフロツプ等の動作速度が
従来回路と比較して1/2で可能である。また、カ
ウンタ１０４の段数が従来回路と比較して1/2で
良い。これらの点から本願の回路は比較的低速度
であるCMOS回路素子で構成可能で、従来回路
と比較して消費電流、回路規模を削減でき、集積
回路化に好適であり、これによる実用上の利益は
多大である。
路は従来の回路と同等の精度で入力データの反転
間隔の検出を行ない、従来の回路と同様に第３図
のようにして応用される。ここで、特筆すべき点
はカウンタ１０４のクロツクとして所望のデータ
レートのクロツクで動作させるため、カウンタ１
０４を構成するフリツプフロツプ等の動作速度が
従来回路と比較して1/2で可能である。また、カ
ウンタ１０４の段数が従来回路と比較して1/2で
良い。これらの点から本願の回路は比較的低速度
であるCMOS回路素子で構成可能で、従来回路
と比較して消費電流、回路規模を削減でき、集積
回路化に好適であり、これによる実用上の利益は
多大である。
上記実施例例では、クロツクCLOCKの第１の
エツジでカウントし、第２のエツジで検出回路１
０５〜１０６の出力を取り込むようにしたが、逆
の場合でも同様に適用できることは言うまでもな
い。
エツジでカウントし、第２のエツジで検出回路１
０５〜１０６の出力を取り込むようにしたが、逆
の場合でも同様に適用できることは言うまでもな
い。
第１図は従来回路例を示す回路図、第２図は従
来回路の動作のタイミングチヤート、第３図は従
来回路の応用例を示すブロツク図、第４図は本発
明の一実施例を示す回路図、第５図は第４図で示
した回路の動作のタイミングチヤート。 １，２，２２，１０１，１０２……入力端子、
９，１０，２１，１２０，１２１……出力端子、
３，１０３，１１４，１１５……AND回路、４，
１０４……カウンタ、５，６……デイジタル比較
器、７，８，１５，１６，１１０，１１１，１１
８，１１９……データフリツプフロツプ、１１，
１２３……ワンシヨツトマルチバイブレータ、１
２……従来回路、１３，１４，１１２，１１３，
１１６，１１７……RSフリツプフロツプ、１７，
１８……レベルシフタ、１９，２０……トランジ
スタ、１０５，１０６，１０７……検出回路、１
０８，１０９……OR回路、１２２……インバー
タ。
来回路の動作のタイミングチヤート、第３図は従
来回路の応用例を示すブロツク図、第４図は本発
明の一実施例を示す回路図、第５図は第４図で示
した回路の動作のタイミングチヤート。 １，２，２２，１０１，１０２……入力端子、
９，１０，２１，１２０，１２１……出力端子、
３，１０３，１１４，１１５……AND回路、４，
１０４……カウンタ、５，６……デイジタル比較
器、７，８，１５，１６，１１０，１１１，１１
８，１１９……データフリツプフロツプ、１１，
１２３……ワンシヨツトマルチバイブレータ、１
２……従来回路、１３，１４，１１２，１１３，
１１６，１１７……RSフリツプフロツプ、１７，
１８……レベルシフタ、１９，２０……トランジ
スタ、１０５，１０６，１０７……検出回路、１
０８，１０９……OR回路、１２２……インバー
タ。
Claims (1)
- １ 入力デイジタルデータが一方の論理レベルを
とつている期間クロツクを該クロツクの立上りお
よび立下りエツヂの一方に同期して計数するカウ
ンタと、このカウンタの計数値が初期値をとつて
いる期間に第１の信号を発生する第１の検出器
と、前記カウンタの計数値が前記初期値とは異な
る値をとつている期間に第２の信号を発生する第
２の検出器と、前記第１および第２の信号の少な
くとも一方が発生されている期間に前記クロツク
の立上りおよび立下りエツヂの他方に応答して第
３の信号を発生する手段と、前記第２および第３
の信号が両方とも発生しているときに出力信号を
発生する手段とを備えることを特徴とする反転間
隔検出回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59000162A JPS60144044A (ja) | 1984-01-04 | 1984-01-04 | 反転間隔検出回路 |
| US06/688,370 US4683385A (en) | 1984-01-04 | 1985-01-02 | Pulse number detection circuit |
| DE19853500167 DE3500167A1 (de) | 1984-01-04 | 1985-01-04 | Impulsdetektierschaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59000162A JPS60144044A (ja) | 1984-01-04 | 1984-01-04 | 反転間隔検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60144044A JPS60144044A (ja) | 1985-07-30 |
| JPH036591B2 true JPH036591B2 (ja) | 1991-01-30 |
Family
ID=11466339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59000162A Granted JPS60144044A (ja) | 1984-01-04 | 1984-01-04 | 反転間隔検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4683385A (ja) |
| JP (1) | JPS60144044A (ja) |
| DE (1) | DE3500167A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3691310B2 (ja) * | 1999-10-21 | 2005-09-07 | 富士通株式会社 | 周波数測定回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4197502A (en) * | 1978-10-16 | 1980-04-08 | Motorola, Inc. | Digital signal detector |
| DE2944245C2 (de) * | 1979-11-02 | 1983-01-13 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren und Anordnung zur Vermeidung der Auswertung von Pseudodatentelegrammen |
| US4370748A (en) * | 1981-01-05 | 1983-01-25 | Motorola, Inc. | Apparatus and method for detecting the presence of a pulsed radio frequency signal |
| FR2533720B1 (fr) * | 1982-09-24 | 1988-02-12 | Asulab Sa | Circuit de comptage non lineaire |
-
1984
- 1984-01-04 JP JP59000162A patent/JPS60144044A/ja active Granted
-
1985
- 1985-01-02 US US06/688,370 patent/US4683385A/en not_active Expired - Lifetime
- 1985-01-04 DE DE19853500167 patent/DE3500167A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60144044A (ja) | 1985-07-30 |
| US4683385A (en) | 1987-07-28 |
| DE3500167C2 (ja) | 1987-03-12 |
| DE3500167A1 (de) | 1985-07-11 |
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