DE3500167C2 - Schaltkreis zur Feststellung der Länge eines logischen Pegels eines Eingangssignals - Google Patents

Abstract

Ein Impulszahldetektierschaltkreis, der z. B. in einem digitalen Audioplattenspieler verwendet wird, enthält einen Zähler, der ein Bezugstaktsignal synchron zu einer der Umkehrflanken des Taktsignals abzählt, wenn ein Eingangsdatensignal auf einem logischen Pegel steht, einen ersten bis dritten Detektor, die erste bis dritte Signale erzeugen, wenn der Zählwert des Zählers Null, N, bzw. (M+1) ist, einen ersten Flip-Flop, der ein viertes Signal in Abhängigkeit von der anderen Umkehrflanke des Taktsignals erzeugt, wenn das erste oder zweite Signal erzeugt wird, einen zweiten Flip-Flop, der ein fünftes Signal in Abhängigkeit von der anderen Umkehrflanke des Taktsignals erzeugt, wenn das erste oder dritte Signal erzeugt wird, einen ersten Ausgangsschaltkreis, der in Abhängigkeit vom zweiten und vierten Signal ein erstes Ausgangssignal erzeugt, und einen zweiten Ausgangsschaltkreis, der in Abhängigkeit vom dritten und fünften Signal ein zweites Ausgangssignal erzeugt. Dieser Schaltkreis detektiert, ob der Zählwert größer als (M + 1/2) oder kleiner als (N - 1/2) ist.

Description

• Die Erfindung betrifft einen Schaltkreis mit einem Zähler zum Abzählen eines Bezugstaktsignals (CLOCK) synchron zur Anstiegs- oder Abfallflanke des Bezugstaktsignals, während ein Eingangssignal auf einem bestimmten logischen Pegel steht; einer auf einen Zählwert des Zählers ansprechenden Vorrichtung zur Feststellung, ob die Dauer des bestimmten logischen Pegels länger als ein vorbestimmter Zeitabschnitt ist.
• In einem digitalen Audiosystem wird Audiosignalinformation auf eine Platte in Form von digitalen Signalen aufgenommen und wird folglich von der Platte durch einen Tonabnehmer als Pulssignal ausgelesen. Zusätzlich wird jedes digitale Signal auf der Platte so aufgenommen, daß seine Impulsbreite in Abhängigkeit von der Audiosignalinformation variiert wird. Der variierbare Bereich der Impulsbreite ist beim Kompaktdisktyp so bestimmt, daß drei bis elf Bezugstaktpulse in einer logischen Pegelperiode des Signals existieren. Der Bezugstaktpuls wird als Systemtakt des Plattenspielers verwendet. Deshalb haben die Datenimpulse, die durch den Tonabnehmer ausgelesen werden eine nicht konstante Breite, sondern eine variierende und ferner wird die Datengeschwindigkeit auch in Abhängigkeit von der Drehgeschwindigkeit der Platte variiert.
• Um Audiosignale aus den ausgelesenen Datenpulsen zu reproduzieren, sollte deshalb die Drehgeschwindigkeit der Platte so gesteuert werden, daß die Breite jedes ausgelesenen Datenimpulses innerhalb von drei bis elf Zyklen des Bezugstaktsignales liegt. Folglich sollte ein Datendetektierschaltkreis, der für diesen Zweck vorgesehen ist, die Bezugstaktsignale während einer logischen Pegelperiode jedes ausgelesenen Datenpulses zählen und erkennen, ob der Zählwert größer als 11,5 oder kleiner als 2,5 ist. Die Entdeckung eines Zählwertes von 11,5 oder 2,5 kann im wesentlichen durchgeführt werden durch Abzählen von Taktpulsen, die eine Frequenz doppelt so hoch wie die des Bezugstaktsignales haben und durch Vergleichen des tatsächlichen Wertes mit 23 oder 5.
• Das Bezugstaktsignal hat aber eine Frequenz von etwa 5 MHz beim Kompaktdisktyp, und deshalb wird die Frequenz des Taktsignales, das gezählt werden soll, ungefähr 10 MHz. Aus diesem Grund ist es schwierig, einen derartigen Hochgeschwindigkeitszähler durch Feldeffekttransistoren mit isoliertem Gate (FETs) herzustellen, und er wird deshalb aus einem TTL-(Transistor-Transistor-Logik-)Schaltkreis zusammengesetzt, was in einer Erhöhung des Leistungsverbrauchs und des notwendigen Platzes auf einem integrierten Halbleiterchip resultiert. Ferner wird die Anzahl der Flip-Flop-Schaltkreise groß, um die Taktsignale größer als 23 zu zählen, und folglich werden Leistungsverbrauch und benutzte Fläche weiter vergrößert.
• Eine Schaltung der eingangs genannten Art ist in der DE-OS 29 44 245 beschrieben. Diese bekannte Schaltung dient der Vermeidung von Auswertungsfehlern bei Datenübertragungen. Dazu wird im wesentlichen die Länge eines logischen Pegels eines Eingangssignals mit Hilfe eines Zählers festgestellt, der mit einer Frequenz von 28,8 kHz getaktet wird und die Taktsignale während eines logischen Pegels des Eingangssignals synchron mit dem Taktsignal zählt. Eine auf den Zählerstand des Zählers ansprechende, ein Flip-Flop umfassende Vorrichtung stellt dabei fest, ob die Dauer eines Eingangssignals länger oder kürzer als eine vorgegebene Zeitspanne ist.
• Dabei ergibt sich, daß bei einer bestimmten Länge des Eingangssignals nicht festgestellt werden kann, ob das Eingangssignal länger oder kürzer als eine vorgegebene Zeitspanne ist.
• Der Erfindung liegt die Aufgabe zugrunde, eine verbesserte Schaltung zur Feststellung der Länge eines logischen Pegels eines Eingangssignals zu schaffen.
• Die Lösung dieser Aufgabe erfolgt dadurch, daß die Vorrichtung folgende Elemente aufweist:
• Einen ersten Detektor, der feststellt, wann der Zähler den Wert Null annimmt, und nur während dieser Zeit ein erstes Signal abgibt;
  einen zweiten Detektor, der einen ersten Zählerstand (N) des Zählers feststellt und nur während der Zeit, in der der Zählerstand den ersten Wert (N) annimmt, ein zweites Signal abgibt, wobei N eine ganze Zahl, ausgenommen Null, ist;
• eine Einrichtung zur Erzeugung eines dritten Signals, welches bedeutet, daß die andere Flanke des ansteigenden und abfallenden Bezugtaktsignals (CLOCK) erscheint, während wenigstens das erste oder zweite Signal erzeugt wird; und
• eine Einrichtung zur Erzeugung eines vierten Signals, wenn sowohl das zweite Signal als auch das dritte Signal erzeugt werden.
• Die Schaltung gemäß der vorliegenden Erfindung hat den Vorteil, daß für jede Länge des anliegenden logischen Pegels zuverlässig erkannt wird, ob das Eingangssignal kürzer oder länger als eine vorgegebene Zeitspanne ist.
• Da der Zähler das Bezugstaktsignal synchron mit einer der Flanken des Taktsignals zu zählen beginnt und das dritte Signal in Abhängigkeit von der anderen Flanke des Bezugstaktsignals erzeugt wird, welches auftritt, wenn das erste oder zweite Signal erzeugt wird, wird das erste Ausgangssignal nur dann erzeugt, wenn der Zählwert größer als (A-½) ist, wobei A den ersten Zählwert repräsentiert.
• Es ist vorzuziehen, daß der Schaltkreis gemäß der Erfindung ferner einen dritten Detektor enthält, der ein viertes Signal erzeugt, welches bedeutet, daß der Zählwert des Zählers einen zweiten Wert hat, eine Vorrichtung zum Erzeugen eines fünften Signals in Abhängigkeit von der anderen Flanke des Bezugstaktsignals, welches auftritt, wenn das erste oder das vierte Signal erzeugt wird, und eine Vorrichtung, die in Abhängigkeit vom vierten und fünften Signal ein zweites Ausgangssignal erzeugt.
• Folglich wird das zweite Ausgangssignal nur dann erzeugt, wenn der Zählwert größer als (B-½) ist, wobei B den zweiten Zählwert repräsentiert. Mit anderen Worten wird ein Zählwert kleiner als B entdeckt.
• Angenommen, daß die Werte von A und B 12 bzw. 3 sind, mißt der erfindungsgemäße Schaltkreis, ob der Zählwert größer als 11,5 oder kleiner als 2,5 ist.
• Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die Figuren genauer beschrieben. Es zeigen:
• Fig. 1 ein logisches Schaltkreisdiagramm einer Ausführungsform des erfindungsgemäßen Datengeschwindigkeitsdetektierschaltkreises,
• Fig. 2 bis 7 Signalwellenformdiagramme zum Erläutern des Schaltkreisbetriebes des Schaltkreises von Fig. 1,
• Fig. 8(A) die logische Schaltung eines Zählers,
• Fig. 8(B) bis 8(D) drei Detektoren von Fig. 1,
• Fig. 9 ein Schaltkreisdiagramm eines Datentyp- Flipflops, der in den Schaltkreisen von Fig. 1 und 8(A) verwendet wird.
• In Fig. 1 zeigt Bezugszeichen 100 einen Datengeschwindigkeitsdetektierschaltkreis gemäß einer Ausführungsform der Erfindung. Dieser Detektierschaltkreis 100 enthält einen Dateneingangsanschluß 101, einen Bezugstakteingangsanschluß 102, drei AND-Schaltkreise 103, 114 und 115, einen monostabilen Impulsgenerator 123 (one-shot pulse generator), einen Inverter 122, einen Zähler 104, einen ersten, einen zweiten und einen dritten Detektor 105, 106 bzw. 107, die jeweils den Zählwert des Zählers 104 abtasten, vier Daten-Typ-Flipflops (im folgenden als D-FF bezeichnet) 110, 111, 118 und 119, vier Reset-Flipflops (im folgenden als RS-FF bezeichnet) 112, 113, 116 und 117, und zwei Ausgangsanschlüsse 120 und 121.
• Datensignale, die von einer (nicht gezeigten) Schallplatte ausgelesen werden, werden an den Dateneingangsanschluß 101 geführt, und das Bezugstaktsignal wird an den Takteingangsanschluß 102 geführt. Da diese Eingangsanschlüsse 101 und 102 mit dem AND-Schaltkreis 103 verbunden sind, tritt das Bezugstaktsignal am Ausgangsende 103 a des AND-Schaltkreises 103 auf, wenn die Eingangsdatenimpulse auf hohem Pegel liegen. Das Ausgangsende 103 a ist mit dem Φ-Eingang des Zählers 104 verbunden. Der Zähler 104 reagiert auf eine Umkehrflanke des Bezugstaktsignals, welche am Ausgangsende 103 a auftritt, und zählt das Taktsignal während der Hochpegelperiode des Eingangsdatensignals.
• Die andere Umkehrflanke des Taktsignals ist in dieser Ausführungsform als Abfallflanke vom hohen Pegel zum niedrigen Pegel definiert und wird im folgenden als erste Flanke bezeichnet. Der Inverter 122 setzt den Zähler 104 während der Niedrigpegelperiode der Eingangsdatenpulse zurück. Der erste Detektor 105 erzeugt einen Ausgang 105 a mit hohem Pegel, wenn der Inhalt des Zählers 104 Null ist. Der zweite und dritte Detektor 106 und 107 reagieren auf den Zählwert des Zählers 104 und erzeugen ihre Detektierausgänge 106 a und 107 a mit hohem Pegel, wenn der Zählwert (M + 1) bzw. N ist. In dieser Ausführungsform sind die Werte von M und N 11 bzw. 3, und folglich entdeckt der zweite Detektor 106, daß der Zählwert 12 ist.
• Der OR-Schaltkreis 108 empfängt den ersten und den zweiten Detektierausgang 105 a und 106 a und liefert sein Ausgangssignal 108 a an die Dateneingangsseite des D-FF 110. Der OR-Schaltkreis 109 empfängt das erste und das dritte Ausgangssignal 105 a und 107 a und liefert sein Ausgangssignal 109 a an den Dateneingang des D-FF 111. Die D-FFs 110 und 111 reagieren auf die andere Umkehrflanke des Bezugstaktsignals (das ist die Anstiegsflanke vom niedrigen Pegel auf den hohen Pegel und wird im folgenden als "zweite Flanke" bezeichnet) und halten ihre jeweiligen Eingangsdaten. Folglich erzeugt der D-FF 110 seinen Ausgang 110 a mit hohem Pegel als Antwort auf die Ankunft der zweiten Flanke des Taktsignals zu einem Zeitpunkt, wenn der Zählwert des Zählers 104 Null oder (M + 1) ist und setzt den RS-FF 112, so daß er sein Ausgangssignal 112 a auf den hohen Pegel ändert. Gleicherweise erzeugt der D-FF 111 sein Ausgangssignal 111 a mit hohem Pegel als Antwort auf die Ankunft der zweiten Flanke des Taktsignals zu einem Zeitpunkt, wenn der Zählwert des Zählers 104 Null oder N ist und setzt den RS-FF 113, so daß er sein Ausgangssignal 113 a auf hohen Pegel ändert. Die D-FFs 110 und 111 werden auch zurückgesetzt durch die Ausgänge 112 a des Inverters 122 während der Niedrigpegelperiode der Eingangsdaten, und die RS-FFs 112 und 113 werden durch den monostabilen Pulsgenerator 123 zurückgesetzt, welcher sein Ausgangssignal 123 a mit einer vorbestimmten Verzögerung als Antwort auf die Umkehr der Eingangsdaten vom hohen Pegel auf niedrigen Pegel erzeugt.
• Der AND-Schaltkreis 114 empfängt die Ausgänge 106 a und 112 a des zweiten Detektors 106 und des RS-FF 112, und deshalb nimmt sein Ausgang 114 a einen hohen Pegel an, wenn der Zählwert des Zählers 104 (M + 1) ist und wenn der RS-FF 112 im gesetzten Zustand ist durch die Ankunft der zweiten Flanke des Taktsignales zu einem Zeitpunkt, wenn der Zählwert Null oder (M + 1) ist. Der RS-FF 116 wird durch Hochpegelausgang 114 a gesetzt und erzeugt als Folge seinen Ausgang mit hohem Pegel. Der AND-Schaltkreis 115 erzeugt seinen Ausgang 115 a mit hohem Pegel, wenn der Zählwert des Zählers 104 N ist und der RS-FF 113 im gesetzten Zustand ist, und der RS-FF 117 wird dadurch gesetzt, um seinen Ausgang 117 a mit hohem Pegel zu erzeugen. Die Φ-Eingänge der D-FFs 118 und 119 werden mit den Eingangsdaten versorgt, und folglich halten sie die Ausgänge 116 a und 117 a der RS-FFs 116 und 117 als Antwort auf die Abfallflanke der Eingangsdaten vom hohen Pegel auf den niedrigen Pegel und erzeugen Ausgangssignale OUT1 und OUT2 an den Ausgangsanschlüssen 120 bzw. 121. Es soll bemerkt werden, daß die Ausgangsanschlüsse 120 und 121 mit dem Q-Ausgang des D-FF 118 bzw. dem ≙-Ausgang des D-FF 119 verbunden sind.
• Wenn die Pulsbreite der Eingangsdaten, d. h. die Hochpegelperiode der Eingangsdaten, größer ist als eine Zeit entsprechend (M + ½ = 11,5) Bezugstaktpulsen, zählt der Zähler 104 die Bezugstaktpulse mehr als oder gleich (M + 1 = 12) Male, und ferner tritt die zweite Flanke des Bezugstaktpulses an den ≙-Eingängen der D-FFs 110 und 111 auf, nachdem der Zählwert des Zählers 104 N und (Null oder M + 1) ist, wie in Fig. 2 und 3 gezeigt. Folglich nehmen die Ausgänge 114 a und 115 a der AND-Schaltkreise 114 und 115 hohen Pegel an, wenn der Zählwert N bzw. M + 1 ist. Die Ausgänge 116 a und 117 a der RS-FFs 116 und 117 werden dadurch auf hohen Pegel geändert zu einem Zeitpunkt, wenn die Eingangsdaten vom hohen Pegel auf den niedrigen Pegel wechseln. Als Ergebnis nimmt das Ausgangssignal OUT1 den hohen Pegel in Synchronisation mit der Umkehr der Eingangsdaten vom hohen Pegel auf niedrigen Pegel an. Da der zweite Ausgangsanschluß 121 mit dem ≙-Ausgang der D-FF 119 verbunden ist, nimmt das zweite Ausgangssignal OUT2 niedrigen Pegel an.
• Wie in Fig. 4 und 5 gezeigt, hält, wenn die Anzahl der Bezugstaktpulse in der Hochpegelperiode der Eingangsdaten gleich N bis M ist (d. h. 3 bis 11), der zweite Detektor 106 seinen Ausgang 106 a auf niedrigem Pegel. Der Ausgang 114 a des AND-Schaltkreises 114 wird dadurch auf niedrigem Pegel gehalten. Als Folge wird der RS-FF 116 nicht gesetzt und das erste Ausgangssignal OUT1 nimmt niedrigen Pegel an. Andererseits ist der Zählwert des Zählers 104 gleich oder größer als N, und der RS-FF 113 wird gesetzt, da die zweite Flanke des Taktsignals am ≙-Eingang des D-FF 111 auftritt, nachdem der Zählwert Null oder N ist. Als Folge wird der RS-FF 117 gesetzt, bevor die Eingangsdaten vom hohen Pegel auf niedrigen Pegel sich ändern und die zweiten Ausgangssignale nehmen auch niedrigen Pegel an.
• Im Falle, wenn die Hochpegelperiode der Eingangsdaten kürzer als eine Zeit entsprechend (N-½ = 2,5) Taktpulsen ist, halten der zweite und dritte Detektor 106 und 107 ihre Ausgänge 106 a bzw. 107 a auf niedrigem Pegel, oder die zweite Flanke des Taktsignals tritt nicht am ≙-Eingang der D-FF 111 während der Hochpegelperiode des Ausgangs 109 a des OR-Schaltkreises 109 auf, wie in Fig. 6 und 7 gezeigt. Als Folge werden beide RS-FFs 116 und 117 nicht gesetzt, mit der Folge, daß die ersten und zweiten Ausgangssignale OUT1 und OUT2 niedrigen Pegel bzw. hohen Pegel annehmen.
• Wie oben beschrieben, erzeugt der in Fig. 1 beschriebene Detektierschaltkreis das erste Ausgangssignal OUT1, wenn die Pulsbreite der Eingangsdaten größer als 11,5 Zyklen des Bezugstaktsignales ist und das zweite Ausgangssignal OUT2, wenn die Pulsbreite der Eingangsdaten geringer als 2,5 Zyklen des Bezugstaktsignales ist.
• Der Zähler 104 kann auf die zweite Flanke des Bezugstaktsignales reagieren, um es zu zählen und in diesem Falle antworten die D-FFs 110 und 111 auf die erste Flanke des Bezugstaktsignales, um die Ausgänge 108 a bzw. 109 a zu halten.
• Fig. 8(A) zeigt den logischen Schaltkreis des Zählers 104, und Fig. 8(B) bis 8(D) zeigen den ersten bis dritten Detektor 105 bis 107 von Fig. 1. Der Zähler 104 wird als Johnson-Zähler bezeichnet und setzt sich zusammen aus sieben Datentyp-Flipflops (D-FFs) 400 bis 406, von denen jeder auf die erste Flanke (d. h. die Abfallflanke vom hohen Pegel zum niedrigen Pegel) des Taktsignals reagiert, welches am Ausgang 103 a des AND-Schaltkreises 103 auftritt, und hält die Daten, die an seinen Dateneingang D geliefert werden. Der Q-Ausgang des vorangehenden D-FF wird an den D-Eingang des nächsten D-FF geliefert, aber der ≙-Ausgang des letzten D-FF 406 wird an den D-Eingang des ersten D-FF 400 geliefert. Deshalb sind der erste bis letzte Ausgang Q&sub0; bis Q&sub6; alle "0" (d. h. niedriger Pegel) im zurückgesetzten Zustand und ändern sich auf "1"(d. h. auf hohen Pegel) in der Reihenfolge entsprechend dem Ansteigen des Zählwertes. Die Ausgänge Q&sub0; bis Q&sub6; sind alle "1", wenn der Zählwert 7 wird, und ändert sich in der Reihenfolge daraufhin zu "0".
• Der erste bis dritte Detektor 105 bis 107 besteht jeweils aus NOR-Schaltkreisen 407 bis 409. Wenn der Zählwert "0" ist, nehmen nur die Ausgänge Q&sub0; und Q&sub6; niedrigen Pegel an. Da der NOR-Schaltkreis 407 die Ausgänge Q&sub0; und Q&sub6; empfängt, erzeugt er den Ausgang 105 a mit hohem Pegel, wenn der Zählwert "0" ist. Sowohl Q&sub4; als auch ≙&sub5; nehmen niedrigen Pegel nur an, wenn der Zählwert 12 ist, und deshalb erzeugt der NOR-Schaltkreis 408 zu diesem Zeitpunkt ein Hochpegelausgangssignal 106 a. In gleicher Weise erzeugt der NOR-Schaltkreis 409 das Hochpegelausgangssignal 107 a nur wenn der Zählwert 3 ist, da der ≙&sub2;- und Q&sub3;-Ausgang zu dem Zeitpunkt niedrigen Pegel annehmen.
• Fig. 9 zeigt die logische Schaltung des D-FF, der in Fig. 1 und 8(A) verwendet wird, welcher vier Übertragungsgates 501, 502, 505 und 507 enthält, zwei NAND-Schaltkreise 503 und 506 und fünf Inverter 504, 508, 509, 510 und 511. Jedes der Übertragungsgates 501, 502, 505 und 507 besteht aus einem P-Kanal-MOS-Transistor und einem N-Kanal- MOS-Transistor, die parallel geschaltet sind.
• Damit der D-FF auf die erste Flanke (d. h. die Umkehrflanke vom hohen Pegel auf den niedrigen Pegel) des Signals am Φ-Eingang reagiert, werden die Ausgänge der Inverter 509 und 510 als Φ&sub1;- bzw. Φ&sub2;-Signal verwendet und an den Φ&sub1;- bzw. Φ&sub2;-Eingang jedes Übertragungsgates zugeführt. Wenn die Ausgänge der Inverter 509 und 510 als Φ&sub2;- bzw. Φ&sub1;-Signale verwendet werden, reagiert der D-FF auf die zweite Flanke (d. h. die Umkehrflanke vom niedrigen Pegel auf den hohen Pegel).
• Wie oben genau beschrieben, entdeckt der erfindungsgemäße Schaltkreis die Datengeschwindigkeit ohne Zerstörung der Entdeckempfindlichkeit und besteht aus einer geringeren Anzahl von Schaltkreiselementen. Speziell besteht der Zähler aus einer geringeren Anzahl von Flipflops, da das Bezugstaktsignal gering in der Frequenz ist. Zusätzlich können alle Flipflops sogenannte komplementäre MOS-Transistoren sein, und folglich ist der Leistungsverbrauch und die Fläche auf dem Halbleiterchip reduziert.
• Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsformen beschränkt. Z. B. kann der Q-Ausgang des D-FF 119 als zweiter Ausgangsanschluß verwendet werden, und in diesem Falle wird das zweite Ausgangssignal OUT2 über einen Inverter abgezogen.

Claims (4)

1. Schaltkreis mit einem Zähler (104) zum Abzählen eines Bezugstaktsignals (CLOCK) synchron zur Anstiegs- oder Abfallflanke des Bezugstaktsignals, während ein Eingangssignal auf einem bestimmten logischen Pegel steht;
einer auf einen Zählwert des Zählers (104) ansprechenden Vorrichtung zur Feststellung, ob die Dauer des bestimmten logischen Pegels länger als ein vorbestimmter Zeitabschnitt ist,
dadurch gekennzeichnet,
daß die Vorrichtung folgende Elemente aufweist
einen ersten Detektor (105), der feststellt, wann der Zähler (104) den Wert Null annimmt und nur während dieser Zeit ein erstes Signal (105 a) abgibt;
einen zweiten Detektor (107), der einen ersten Zählerstand (N) des Zählers (104) feststellt und nur während der Zeit, in der der Zählerstand den ersten Wert (N) annimmt, ein zweites Signal (107 a) abgibt, wobei N eine ganze Zahl, ausgenommen Null, ist;
eine Einrichtung (109, 111, 113) zur Erzeugung eines dritten Signals (113 a), welches bedeutet, daß die andere Flanke des ansteigenden und abfallenden Bezugstaktsignals (CLOCK) erscheint, während wenigstens das erste oder zweite Signal (105 a , 107 a) erzeugt wird; und
eine Einrichtung (115) zur Erzeugung eines vierten Signals (115 a), wenn sowohl das zweite Signal (107 a) als auch das dritte Signal (113 a) erzeugt werden.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß er aufweist
einen dritten Detektor (106), der einen zweiten Zählerstand (M + 1) des Zählers (104) feststellt und nur während der Zeit, in der der Zählerstand den Wert M + 1 annimmt, ein drittes Signal (106 a) abgibt, wobei M + 1 eine ganze Zahl, ausgenommen Null und N ist;
eine Einrichtung (108, 112) zum Erzeugen eines sechsten Signals (112 a), welches bedeutet, daß die andere Flanke des ansteigenden und abfallenden Bezugstaktsignals (CLOCK) erscheint, während wenigstens das erste oder fünfte Signal (105 a , 106 a) erzeugt wird, und
eine Einrichtung (114) zum Erzeugen eines siebten Signals (114 a), wenn sowohl das fünfte als auch das sechste Signal (106 a, 112 a) erzeugt werden, wobei das siebte Signal (114 a) anzeigt, ob die Dauer des bestimmten logischen Pegels des Eingangs länger ist als eine zweite vorbestimmte Zeitdauer.

3. Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß sowohl die Einrichtung (109, 111, 113) zur Erzeugung des dritten Signals (113 a) als auch die Einrichtung (108, 110, 112) zur Erzeugung des sechsten Signals (112 a) eine ODER-Schaltung (109, 108) aufweisen, die mit dem ersten Signal (105 a) und dem zweiten oder fünften Signal (107 a , 106 a) beaufschlagt wird, ein erstes Flip-Flop (11, 110), welches das Ausgangssignal (109 a , 108 a) der ODER-Schaltung sperrt in Abhängigkeit von der anderen Flanke des Bezugstaktsignals (CLOCK), und einen zweiten Flip-Flop (113, 112), der durch den Ausgang (111 a , 110 a) des ersten Flip-Flops gesetzt wird, um das dritte oder sechste Signal (113 a , 112 a) zu erzeugen.

4. Schaltkreis nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß sowohl die Einrichtung (115) zum Erzeugen des vierten Signals (115 a) als auch die Einrichtung (114) zum Erzeugen des siebten Signals (114 a) eine UND-Schaltung aufweisen, die mit dem zweiten und dritten Signal (107 a , 113 a) oder mit dem fünften und sechsten Signal (106 a , 112 a) versorgt wird.