JPH08214033A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH08214033A JPH08214033A JP1561795A JP1561795A JPH08214033A JP H08214033 A JPH08214033 A JP H08214033A JP 1561795 A JP1561795 A JP 1561795A JP 1561795 A JP1561795 A JP 1561795A JP H08214033 A JPH08214033 A JP H08214033A
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- JP
- Japan
- Prior art keywords
- atip
- signal
- synchronization
- data
- efm
- Prior art date
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- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Optical Recording Or Reproduction (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 ハイブリッドのＣＤ−Ｒの形成に各々利用す
るＡＴＩＰウォブル信号とサブコードとの同期の精度を
改善する。 【構成】 ＡＴＩＰウォブル信号（ａ）をパルス信号
（ｂ）に変換し、この立ち上がりと立ち下がりとに従っ
てエッジパルス（ｄ，ｅ）を出力し、このエッジパルス
に従って基準クロックをカウントし、このカウント値を
プリセットデータと比較し（ｆ）、この比較結果に対応
してＦＭ復調データ（ｇ）を生成することで、ＡＴＩＰ
ウォブル信号のＦＭ復調を半周期毎として遅滞を短縮す
る。
るＡＴＩＰウォブル信号とサブコードとの同期の精度を
改善する。 【構成】 ＡＴＩＰウォブル信号（ａ）をパルス信号
（ｂ）に変換し、この立ち上がりと立ち下がりとに従っ
てエッジパルス（ｄ，ｅ）を出力し、このエッジパルス
に従って基準クロックをカウントし、このカウント値を
プリセットデータと比較し（ｆ）、この比較結果に対応
してＦＭ復調データ（ｇ）を生成することで、ＡＴＩＰ
ウォブル信号のＦＭ復調を半周期毎として遅滞を短縮す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＩＰウォブル信号
とサブコードとの同期に利用されるデータ処理装置に関
する。
とサブコードとの同期に利用されるデータ処理装置に関
する。
【０００２】
【従来の技術】現在、大容量のデータ記録媒体としてＣ
Ｄ(Compact Disk)が利用されている。このようなＣＤに
は、各種データが予め固定的に記録された読出専用のＣ
Ｄ−ＲＯＭ(Read Only Memory)や、各種データを自在に
読み書きできるＣＤ−Ｒ(Compact Disk-Recoderable)な
どがある。また、ハイブリッドＣＤ−Ｒと呼称されるも
のでは、大部分にはデータ読み書きが自在なトラックが
形成され、このトラックに連続する一部のトラックには
各種データが予め固定的に記録されている。
Ｄ(Compact Disk)が利用されている。このようなＣＤに
は、各種データが予め固定的に記録された読出専用のＣ
Ｄ−ＲＯＭ(Read Only Memory)や、各種データを自在に
読み書きできるＣＤ−Ｒ(Compact Disk-Recoderable)な
どがある。また、ハイブリッドＣＤ−Ｒと呼称されるも
のでは、大部分にはデータ読み書きが自在なトラックが
形成され、このトラックに連続する一部のトラックには
各種データが予め固定的に記録されている。
【０００３】このようなハイブリッドＣＤ−Ｒでは、デ
ータ読み書きが自在なトラックの時間情報であるＡＴＩ
Ｐウォブル信号と、記録された各種データの時間情報で
あるサブコードとが同期している必要がある。換言する
と、ハイブリッドＣＤ−Ｒを製作する場合には、別個に
入力されるＡＴＩＰウォブル信号と記録データのサブコ
ードとをデータ処理装置により同期させる必要がある。
ータ読み書きが自在なトラックの時間情報であるＡＴＩ
Ｐウォブル信号と、記録された各種データの時間情報で
あるサブコードとが同期している必要がある。換言する
と、ハイブリッドＣＤ−Ｒを製作する場合には、別個に
入力されるＡＴＩＰウォブル信号と記録データのサブコ
ードとをデータ処理装置により同期させる必要がある。
【０００４】このようなＡＴＩＰウォブル信号とサブコ
ードとの同期に利用されるデータ処理装置の一従来例と
して、ここでは特開平4-367140号公報に開示されたＦＭ
復調回路を図１０及び図１１に基づいて以下に説明す
る。このＦＭ復調回路１は、ＡＴＩＰウォブル信号の終
了位置とサブコードの開始位置とを同期させるため、Ａ
ＴＩＰウォブル信号をＦＭ復調して出力することを目的
としている。
ードとの同期に利用されるデータ処理装置の一従来例と
して、ここでは特開平4-367140号公報に開示されたＦＭ
復調回路を図１０及び図１１に基づいて以下に説明す
る。このＦＭ復調回路１は、ＡＴＩＰウォブル信号の終
了位置とサブコードの開始位置とを同期させるため、Ａ
ＴＩＰウォブル信号をＦＭ復調して出力することを目的
としている。
【０００５】まず、図１０に示すように、信号入力端子
２に波形整形回路３が接続され、この波形整形回路３に
クリア出力回路４が接続されている。このクリア出力回
路４とクロック出力回路５とがクロックカウンタ６に接
続されており、このクロックカウンタ６にラッチ回路７
が接続されている。このラッチ回路７とプリセット回路
８とがマグニチュードコンパレータ９に接続されてお
り、このマグニチュードコンパレータ９が信号出力端子
１０に接続されている。なお、前記プリセット回路８に
は、ＡＴＩＰウォブル信号の一周期に相当する基準クロ
ックのカウント値としてプリセットデータが設定されて
いる。
２に波形整形回路３が接続され、この波形整形回路３に
クリア出力回路４が接続されている。このクリア出力回
路４とクロック出力回路５とがクロックカウンタ６に接
続されており、このクロックカウンタ６にラッチ回路７
が接続されている。このラッチ回路７とプリセット回路
８とがマグニチュードコンパレータ９に接続されてお
り、このマグニチュードコンパレータ９が信号出力端子
１０に接続されている。なお、前記プリセット回路８に
は、ＡＴＩＰウォブル信号の一周期に相当する基準クロ
ックのカウント値としてプリセットデータが設定されて
いる。
【０００６】このような構成において、このＦＭ復調回
路１は、信号入力端子２にＡＴＩＰウォブル信号がシリ
アルにアナログ入力されると、これをＦＭ復調したＦＭ
復調データを信号出力端子１０から出力する。
路１は、信号入力端子２にＡＴＩＰウォブル信号がシリ
アルにアナログ入力されると、これをＦＭ復調したＦＭ
復調データを信号出力端子１０から出力する。
【０００７】まず、図１１（ａ）に示すように、信号入
力端子２にＡＴＩＰウォブル信号が入力されると、図１
１（ｂ）に示すように、このＡＴＩＰウォブル信号を波
形整形回路３がパルス信号に変換する。図１１（ｃ）に
示すように、このパルス信号の立ち上がりに従ったエッ
ジパルスをクリア出力回路４がクリアパルスとして出力
するので、クロックカウンタ６がクリアパルスに従って
基準クロックをカウントし、図１１（ｄ）に示すよう
に、このカウント値をラッチ回路７がパルス信号に従っ
てＡＴＩＰウォブル信号の一周期毎にラッチする。する
と、マグニチュードコンパレータ９は、ラッチされたカ
ウント値とプリセット回路８に設定されたプリセットデ
ータとを比較し、図１１（ｅ）に示すように、カウント
値がプリセットデータを超過すると一周期がハイとなる
ＦＭ復調データを信号出力端子１０に出力する。
力端子２にＡＴＩＰウォブル信号が入力されると、図１
１（ｂ）に示すように、このＡＴＩＰウォブル信号を波
形整形回路３がパルス信号に変換する。図１１（ｃ）に
示すように、このパルス信号の立ち上がりに従ったエッ
ジパルスをクリア出力回路４がクリアパルスとして出力
するので、クロックカウンタ６がクリアパルスに従って
基準クロックをカウントし、図１１（ｄ）に示すよう
に、このカウント値をラッチ回路７がパルス信号に従っ
てＡＴＩＰウォブル信号の一周期毎にラッチする。する
と、マグニチュードコンパレータ９は、ラッチされたカ
ウント値とプリセット回路８に設定されたプリセットデ
ータとを比較し、図１１（ｅ）に示すように、カウント
値がプリセットデータを超過すると一周期がハイとなる
ＦＭ復調データを信号出力端子１０に出力する。
【０００８】このようにＦＭ復調回路１が出力するＦＭ
復調データは、ＡＴＩＰウォブル信号をＦＭ復調したも
のであるので、ＡＴＩＰウォブル信号の終了位置を特定
してサブコードの開始位置に同期させることに利用でき
る。
復調データは、ＡＴＩＰウォブル信号をＦＭ復調したも
のであるので、ＡＴＩＰウォブル信号の終了位置を特定
してサブコードの開始位置に同期させることに利用でき
る。
【０００９】
【発明が解決しようとする課題】上述したＦＭ復調回路
１は、シリアルにアナログ入力されるＡＴＩＰウォブル
信号をＦＭ復調して出力することができる。
１は、シリアルにアナログ入力されるＡＴＩＰウォブル
信号をＦＭ復調して出力することができる。
【００１０】しかし、上述したＦＭ復調回路１では、入
力されるＡＴＩＰウォブル信号を一周期毎にＦＭ復調し
ているので、図１１に示すように、このＦＭ復調がＡＴ
ＩＰ同期信号の一波長の時間（45.4μs)まで遅滞するこ
とがある。
力されるＡＴＩＰウォブル信号を一周期毎にＦＭ復調し
ているので、図１１に示すように、このＦＭ復調がＡＴ
ＩＰ同期信号の一波長の時間（45.4μs)まで遅滞するこ
とがある。
【００１１】また、ハイブリッドＣＤ−Ｒの一般的な仕
様においては、ＡＴＩＰウォブル信号とサブコードとの
同期ズレの許容範囲が±２ＥＦＭとされているが、この
許容範囲を満足しているか満足していないかを判断する
ためには、ＡＴＩＰウォブル信号とサブコードとの同期
ズレを検出する必要がある。しかし、上述したＦＭ復調
回路１は、ＡＴＩＰウォブル信号をＦＭ復調するだけの
ものであり、ＡＴＩＰウォブル信号とサブコードとの同
期ズレを検出することはできない。
様においては、ＡＴＩＰウォブル信号とサブコードとの
同期ズレの許容範囲が±２ＥＦＭとされているが、この
許容範囲を満足しているか満足していないかを判断する
ためには、ＡＴＩＰウォブル信号とサブコードとの同期
ズレを検出する必要がある。しかし、上述したＦＭ復調
回路１は、ＡＴＩＰウォブル信号をＦＭ復調するだけの
ものであり、ＡＴＩＰウォブル信号とサブコードとの同
期ズレを検出することはできない。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
ＡＴＩＰウォブル信号をパルス信号に変換する波形整形
手段を設け、パルス信号の立ち上がりと立ち下がりとに
従ってエッジパルスを出力するエッジ出力手段を設け、
基準クロックを出力するクロック出力手段を設け、基準
クロックをエッジパルスに従ってカウントするクロック
カウント手段を設け、カウント値を予め設定されたプリ
セットデータと比較するデータ比較手段を設け、この比
較結果に対応してＦＭ復調データを生成するデータ復調
手段を設けた。
ＡＴＩＰウォブル信号をパルス信号に変換する波形整形
手段を設け、パルス信号の立ち上がりと立ち下がりとに
従ってエッジパルスを出力するエッジ出力手段を設け、
基準クロックを出力するクロック出力手段を設け、基準
クロックをエッジパルスに従ってカウントするクロック
カウント手段を設け、カウント値を予め設定されたプリ
セットデータと比較するデータ比較手段を設け、この比
較結果に対応してＦＭ復調データを生成するデータ復調
手段を設けた。
【００１３】請求項２記載の発明は、ＡＴＩＰウォブル
信号をパルス信号に変換する波形整形手段を設け、パル
ス信号の立ち上がりに従って第一のエッジパルスを出力
する第一のエッジ出力手段を設け、パルス信号の立ち下
がりに従って第二のエッジパルスを出力する第二のエッ
ジ出力手段を設け、基準クロックを出力するクロック出
力手段を設け、基準クロックを第一のエッジパルスに従
ってカウントする第一のクロックカウント手段を設け、
基準クロックを第二のエッジパルスに従ってカウントす
る第二のクロックカウント手段を設け、第一のカウント
値を予め設定されたプリセットデータと比較する第一の
データ比較手段を設け、第二のカウント値を予め設定さ
れたプリセットデータと比較する第二のデータ比較手段
を設け、第一の比較結果に対応して第一のＦＭ復調デー
タを生成する第一のデータ復調手段を設け、第二の比較
結果に対応して第二のＦＭ復調データを生成する第二の
データ復調手段を設け、第一のＦＭ復調データと第二の
ＦＭ復調データとを比較して位相が先行した一方を選択
するデータ選択手段を設けた。
信号をパルス信号に変換する波形整形手段を設け、パル
ス信号の立ち上がりに従って第一のエッジパルスを出力
する第一のエッジ出力手段を設け、パルス信号の立ち下
がりに従って第二のエッジパルスを出力する第二のエッ
ジ出力手段を設け、基準クロックを出力するクロック出
力手段を設け、基準クロックを第一のエッジパルスに従
ってカウントする第一のクロックカウント手段を設け、
基準クロックを第二のエッジパルスに従ってカウントす
る第二のクロックカウント手段を設け、第一のカウント
値を予め設定されたプリセットデータと比較する第一の
データ比較手段を設け、第二のカウント値を予め設定さ
れたプリセットデータと比較する第二のデータ比較手段
を設け、第一の比較結果に対応して第一のＦＭ復調デー
タを生成する第一のデータ復調手段を設け、第二の比較
結果に対応して第二のＦＭ復調データを生成する第二の
データ復調手段を設け、第一のＦＭ復調データと第二の
ＦＭ復調データとを比較して位相が先行した一方を選択
するデータ選択手段を設けた。
【００１４】請求項３記載の発明は、シリアルに入力さ
れるＥＦＭ信号をパラレルなＥＦＭデータに変換するＥ
ＦＭ変換手段を設け、このＥＦＭデータと予め設定され
たＥＦＭパターンとを１チャネルビット毎に比較してＥ
ＦＭ同期を検出するＥＦＭ同期検出手段を設け、このＥ
ＦＭ同期から３チャネルビット後に前記ＥＦＭ変換手段
が出力するＥＦＭデータと予め設定されたサブコードパ
ターンとを１チャネルビット毎に比較してサブコード同
期信号を出力するサブコード同期検出手段を設け、ＡＴ
ＩＰウォブル信号をＦＭ復調データに変換するＡＴＩＰ
復調手段を設け、このシリアルなＦＭ復調データをパラ
レルなＡＴＩＰデータに変換するＡＴＩＰ変換手段を設
け、このＡＴＩＰデータと予め設定されたＡＴＩＰパタ
ーンとを１チャネルビット毎に比較してＡＴＩＰ同期信
号を出力するＡＴＩＰ同期検出手段を設け、このＡＴＩ
Ｐ同期信号とサブコード同期信号との同期ズレを検出す
る同期ズレ検出手段を設けた。
れるＥＦＭ信号をパラレルなＥＦＭデータに変換するＥ
ＦＭ変換手段を設け、このＥＦＭデータと予め設定され
たＥＦＭパターンとを１チャネルビット毎に比較してＥ
ＦＭ同期を検出するＥＦＭ同期検出手段を設け、このＥ
ＦＭ同期から３チャネルビット後に前記ＥＦＭ変換手段
が出力するＥＦＭデータと予め設定されたサブコードパ
ターンとを１チャネルビット毎に比較してサブコード同
期信号を出力するサブコード同期検出手段を設け、ＡＴ
ＩＰウォブル信号をＦＭ復調データに変換するＡＴＩＰ
復調手段を設け、このシリアルなＦＭ復調データをパラ
レルなＡＴＩＰデータに変換するＡＴＩＰ変換手段を設
け、このＡＴＩＰデータと予め設定されたＡＴＩＰパタ
ーンとを１チャネルビット毎に比較してＡＴＩＰ同期信
号を出力するＡＴＩＰ同期検出手段を設け、このＡＴＩ
Ｐ同期信号とサブコード同期信号との同期ズレを検出す
る同期ズレ検出手段を設けた。
【００１５】請求項４記載の発明は、ＥＦＭ信号に基づ
いてサブコード同期信号を出力するサブコード同期出力
手段を設け、このサブコード同期信号を遅延させるサブ
コード遅延手段を設け、ＡＴＩＰウォブル信号に基づい
てＡＴＩＰ同期信号を出力するＡＴＩＰ同期出力手段を
設け、このＡＴＩＰ同期信号と遅延されたサブコード同
期信号との同期ズレを検出する同期ズレ検出手段を設け
た。
いてサブコード同期信号を出力するサブコード同期出力
手段を設け、このサブコード同期信号を遅延させるサブ
コード遅延手段を設け、ＡＴＩＰウォブル信号に基づい
てＡＴＩＰ同期信号を出力するＡＴＩＰ同期出力手段を
設け、このＡＴＩＰ同期信号と遅延されたサブコード同
期信号との同期ズレを検出する同期ズレ検出手段を設け
た。
【００１６】請求項５記載の発明は、ＥＦＭ信号に基づ
いてサブコード同期信号を出力するサブコード同期出力
手段を設け、ＡＴＩＰウォブル信号に基づいてＡＴＩＰ
同期信号を出力するＡＴＩＰ同期出力手段を設け、この
ＡＴＩＰ同期信号を遅延させるＡＴＩＰ遅延手段を設
け、サブコード同期信号と遅延されたＡＴＩＰ同期信号
との同期ズレを検出する同期ズレ検出手段を設けた。
いてサブコード同期信号を出力するサブコード同期出力
手段を設け、ＡＴＩＰウォブル信号に基づいてＡＴＩＰ
同期信号を出力するＡＴＩＰ同期出力手段を設け、この
ＡＴＩＰ同期信号を遅延させるＡＴＩＰ遅延手段を設
け、サブコード同期信号と遅延されたＡＴＩＰ同期信号
との同期ズレを検出する同期ズレ検出手段を設けた。
【００１７】請求項６記載の発明は、ＥＦＭ信号に基づ
いてサブコード同期信号を出力するサブコード同期出力
手段を設け、このサブコード同期信号を遅延させるサブ
コード遅延手段を設け、ＡＴＩＰウォブル信号に基づい
てＡＴＩＰ同期信号を出力するＡＴＩＰ同期出力手段を
設け、このＡＴＩＰ同期信号を遅延させるＡＴＩＰ遅延
手段を設け、遅延されたサブコード同期信号と遅延され
たＡＴＩＰ同期信号との同期ズレを検出する同期ズレ検
出手段を設けた。
いてサブコード同期信号を出力するサブコード同期出力
手段を設け、このサブコード同期信号を遅延させるサブ
コード遅延手段を設け、ＡＴＩＰウォブル信号に基づい
てＡＴＩＰ同期信号を出力するＡＴＩＰ同期出力手段を
設け、このＡＴＩＰ同期信号を遅延させるＡＴＩＰ遅延
手段を設け、遅延されたサブコード同期信号と遅延され
たＡＴＩＰ同期信号との同期ズレを検出する同期ズレ検
出手段を設けた。
【００１８】請求項７記載の発明は、請求項４又は６記
載の発明において、サブコード同期出力手段に、シリア
ルに入力されるＥＦＭ信号をパラレルなＥＦＭデータに
変換するＥＦＭ変換手段を設け、このＥＦＭデータと予
め設定されたＥＦＭパターンとを１チャネルビット毎に
比較してＥＦＭ同期を検出するＥＦＭ同期検出手段を設
け、このＥＦＭ同期から３チャネルビット後に前記ＥＦ
Ｍ変換手段が出力するＥＦＭデータと予め設定されたサ
ブコードパターンとを１チャネルビット毎に比較してサ
ブコード同期信号を出力するサブコード同期検出手段を
設けた。
載の発明において、サブコード同期出力手段に、シリア
ルに入力されるＥＦＭ信号をパラレルなＥＦＭデータに
変換するＥＦＭ変換手段を設け、このＥＦＭデータと予
め設定されたＥＦＭパターンとを１チャネルビット毎に
比較してＥＦＭ同期を検出するＥＦＭ同期検出手段を設
け、このＥＦＭ同期から３チャネルビット後に前記ＥＦ
Ｍ変換手段が出力するＥＦＭデータと予め設定されたサ
ブコードパターンとを１チャネルビット毎に比較してサ
ブコード同期信号を出力するサブコード同期検出手段を
設けた。
【００１９】請求項８記載の発明は、請求項５又は６記
載の発明において、ＡＴＩＰ同期出力手段に、ＡＴＩＰ
ウォブル信号をＦＭ復調データに変換するＡＴＩＰ復調
手段を設け、このシリアルなＦＭ復調データをパラレル
なＡＴＩＰデータに変換するＡＴＩＰ変換手段を設け、
このＡＴＩＰデータと予め設定されたＡＴＩＰパターン
とを１チャネルビット毎に比較してＡＴＩＰ同期信号を
出力するＡＴＩＰ同期検出手段を設けた。
載の発明において、ＡＴＩＰ同期出力手段に、ＡＴＩＰ
ウォブル信号をＦＭ復調データに変換するＡＴＩＰ復調
手段を設け、このシリアルなＦＭ復調データをパラレル
なＡＴＩＰデータに変換するＡＴＩＰ変換手段を設け、
このＡＴＩＰデータと予め設定されたＡＴＩＰパターン
とを１チャネルビット毎に比較してＡＴＩＰ同期信号を
出力するＡＴＩＰ同期検出手段を設けた。
【００２０】
【作用】請求項１記載の発明では、ＡＴＩＰウォブル信
号を波形整形手段がパルス信号に変換すると、このパル
ス信号の立ち上がりと立ち下がりとに従ってエッジ出力
手段がエッジパルスを出力する。基準クロックをクロッ
ク出力手段が出力するので、クロックカウント手段が基
準クロックをエッジパルスに従ってカウントする。この
カウント値をデータ比較手段が予め設定されたプリセッ
トデータと比較し、この比較結果に対応してデータ復調
手段がＦＭ復調データを生成するので、このＦＭ復調デ
ータはＡＴＩＰウォブル信号を半周期毎にＦＭ復調した
ものとなる。
号を波形整形手段がパルス信号に変換すると、このパル
ス信号の立ち上がりと立ち下がりとに従ってエッジ出力
手段がエッジパルスを出力する。基準クロックをクロッ
ク出力手段が出力するので、クロックカウント手段が基
準クロックをエッジパルスに従ってカウントする。この
カウント値をデータ比較手段が予め設定されたプリセッ
トデータと比較し、この比較結果に対応してデータ復調
手段がＦＭ復調データを生成するので、このＦＭ復調デ
ータはＡＴＩＰウォブル信号を半周期毎にＦＭ復調した
ものとなる。
【００２１】請求項２記載の発明では、ＡＴＩＰウォブ
ル信号を波形整形手段がパルス信号に変換すると、第一
のエッジ出力手段がパルス信号の立ち上がりに従って第
一のエッジパルスを出力し、第二のエッジ出力手段がパ
ルス信号の立ち下がりに従って第二のエッジパルスを出
力する。基準クロックをクロック出力手段が出力するの
で、第一のクロックカウント手段が基準クロックを第一
のエッジパルスに従ってカウントし、第二のクロックカ
ウント手段が基準クロックを第二のエッジパルスに従っ
てカウントする。第一のデータ比較手段が第一のカウン
ト値を予め設定されたプリセットデータと比較、第二の
データ比較手段が第二のカウント値を予め設定されたプ
リセットデータと比較するので、第一のデータ復調手段
が第一の比較結果に対応して第一のＦＭ復調データを生
成し、第二のデータ復調手段が第二の比較結果に対応し
て第二のＦＭ復調データを生成する。データ選択手段が
第一のＦＭ復調データと第二のＦＭ復調データとを比較
して位相が先行した一方を選択するので、この選択され
たＦＭ復調データは、ＡＴＩＰウォブル信号を半周期毎
にＦＭ復調したものとなる。
ル信号を波形整形手段がパルス信号に変換すると、第一
のエッジ出力手段がパルス信号の立ち上がりに従って第
一のエッジパルスを出力し、第二のエッジ出力手段がパ
ルス信号の立ち下がりに従って第二のエッジパルスを出
力する。基準クロックをクロック出力手段が出力するの
で、第一のクロックカウント手段が基準クロックを第一
のエッジパルスに従ってカウントし、第二のクロックカ
ウント手段が基準クロックを第二のエッジパルスに従っ
てカウントする。第一のデータ比較手段が第一のカウン
ト値を予め設定されたプリセットデータと比較、第二の
データ比較手段が第二のカウント値を予め設定されたプ
リセットデータと比較するので、第一のデータ復調手段
が第一の比較結果に対応して第一のＦＭ復調データを生
成し、第二のデータ復調手段が第二の比較結果に対応し
て第二のＦＭ復調データを生成する。データ選択手段が
第一のＦＭ復調データと第二のＦＭ復調データとを比較
して位相が先行した一方を選択するので、この選択され
たＦＭ復調データは、ＡＴＩＰウォブル信号を半周期毎
にＦＭ復調したものとなる。
【００２２】請求項３記載の発明では、シリアルに入力
されるＥＦＭ信号をＥＦＭ変換手段がパラレルなＥＦＭ
データに変換すると、このＥＦＭデータと予め設定され
たＥＦＭパターンとをＥＦＭ同期検出手段が１チャネル
ビット毎に比較してＥＦＭ同期を検出し、このＥＦＭ同
期から３チャネルビット後にＥＦＭ変換手段が出力する
ＥＦＭデータと予め設定されたサブコードパターンとを
サブコード同期検出手段が１チャネルビット毎に比較し
てサブコード同期信号を出力する。ＡＴＩＰウォブル信
号をＡＴＩＰ復調手段がＦＭ復調データに変換すると、
このシリアルなＦＭ復調データをＡＴＩＰ変換手段がパ
ラレルなＡＴＩＰデータに変換する。このＡＴＩＰデー
タと予め設定されたＡＴＩＰパターンとをＡＴＩＰ同期
検出手段が１チャネルビット毎に比較してＡＴＩＰ同期
信号を出力すると、このＡＴＩＰ同期信号とサブコード
同期信号との同期ズレを同期ズレ検出手段が検出するの
で、ＡＴＩＰウォブル信号とサブコードとの同期ズレが
検出される。
されるＥＦＭ信号をＥＦＭ変換手段がパラレルなＥＦＭ
データに変換すると、このＥＦＭデータと予め設定され
たＥＦＭパターンとをＥＦＭ同期検出手段が１チャネル
ビット毎に比較してＥＦＭ同期を検出し、このＥＦＭ同
期から３チャネルビット後にＥＦＭ変換手段が出力する
ＥＦＭデータと予め設定されたサブコードパターンとを
サブコード同期検出手段が１チャネルビット毎に比較し
てサブコード同期信号を出力する。ＡＴＩＰウォブル信
号をＡＴＩＰ復調手段がＦＭ復調データに変換すると、
このシリアルなＦＭ復調データをＡＴＩＰ変換手段がパ
ラレルなＡＴＩＰデータに変換する。このＡＴＩＰデー
タと予め設定されたＡＴＩＰパターンとをＡＴＩＰ同期
検出手段が１チャネルビット毎に比較してＡＴＩＰ同期
信号を出力すると、このＡＴＩＰ同期信号とサブコード
同期信号との同期ズレを同期ズレ検出手段が検出するの
で、ＡＴＩＰウォブル信号とサブコードとの同期ズレが
検出される。
【００２３】請求項４記載の発明では、ＥＦＭ信号に基
づいてサブコード同期出力手段がサブコード同期信号を
出力すると、このサブコード同期信号をサブコード遅延
手段が遅延させる。ＡＴＩＰウォブル信号に基づいてＡ
ＴＩＰ同期出力手段がＡＴＩＰ同期信号を出力すると、
このＡＴＩＰ同期信号と遅延されたサブコード同期信号
との同期ズレを同期ズレ検出手段が検出するので、この
同期ズレを検出するとき、サブコード同期信号をＡＴＩ
Ｐ同期出力手段の遅延に対応して遅延させる。
づいてサブコード同期出力手段がサブコード同期信号を
出力すると、このサブコード同期信号をサブコード遅延
手段が遅延させる。ＡＴＩＰウォブル信号に基づいてＡ
ＴＩＰ同期出力手段がＡＴＩＰ同期信号を出力すると、
このＡＴＩＰ同期信号と遅延されたサブコード同期信号
との同期ズレを同期ズレ検出手段が検出するので、この
同期ズレを検出するとき、サブコード同期信号をＡＴＩ
Ｐ同期出力手段の遅延に対応して遅延させる。
【００２４】請求項５記載の発明では、ＡＴＩＰウォブ
ル信号に基づいてＡＴＩＰ同期出力手段がＡＴＩＰ同期
信号を出力すると、このＡＴＩＰ同期信号をＡＴＩＰ遅
延手段が遅延させる。ＥＦＭ信号に基づいてサブコード
同期出力手段がサブコード同期信号を出力すると、この
サブコード同期信号と遅延されたＡＴＩＰ同期信号との
同期ズレを同期ズレ検出手段が検出するので、この同期
ズレを検出するとき、ＡＴＩＰ同期信号をサブコード同
期出力手段の遅延に対応して遅延させる。
ル信号に基づいてＡＴＩＰ同期出力手段がＡＴＩＰ同期
信号を出力すると、このＡＴＩＰ同期信号をＡＴＩＰ遅
延手段が遅延させる。ＥＦＭ信号に基づいてサブコード
同期出力手段がサブコード同期信号を出力すると、この
サブコード同期信号と遅延されたＡＴＩＰ同期信号との
同期ズレを同期ズレ検出手段が検出するので、この同期
ズレを検出するとき、ＡＴＩＰ同期信号をサブコード同
期出力手段の遅延に対応して遅延させる。
【００２５】請求項６記載の発明では、ＥＦＭ信号に基
づいてサブコード同期出力手段がサブコード同期信号を
出力すると、このサブコード同期信号をサブコード遅延
手段が遅延させる。ＡＴＩＰウォブル信号に基づいてＡ
ＴＩＰ同期出力手段がＡＴＩＰ同期信号を出力すると、
このＡＴＩＰ同期信号をＡＴＩＰ遅延手段が遅延させ
る。遅延されたサブコード同期信号と遅延されたＡＴＩ
Ｐ同期信号との同期ズレを同期ズレ検出手段が検出する
ので、この同期ズレを検出するとき、サブコード同期信
号をＡＴＩＰ同期出力手段の遅延に対応して遅延させる
と共に、ＡＴＩＰ同期信号をサブコード同期出力手段の
遅延に対応して遅延させる。
づいてサブコード同期出力手段がサブコード同期信号を
出力すると、このサブコード同期信号をサブコード遅延
手段が遅延させる。ＡＴＩＰウォブル信号に基づいてＡ
ＴＩＰ同期出力手段がＡＴＩＰ同期信号を出力すると、
このＡＴＩＰ同期信号をＡＴＩＰ遅延手段が遅延させ
る。遅延されたサブコード同期信号と遅延されたＡＴＩ
Ｐ同期信号との同期ズレを同期ズレ検出手段が検出する
ので、この同期ズレを検出するとき、サブコード同期信
号をＡＴＩＰ同期出力手段の遅延に対応して遅延させる
と共に、ＡＴＩＰ同期信号をサブコード同期出力手段の
遅延に対応して遅延させる。
【００２６】請求項７記載の発明では、シリアルに入力
されるＥＦＭ信号をＥＦＭ変換手段がパラレルなＥＦＭ
データに変換すると、このＥＦＭデータと予め設定され
たＥＦＭパターンとをＥＦＭ同期検出手段が１チャネル
ビット毎に比較してＥＦＭ同期を検出する。このＥＦＭ
同期から３チャネルビット後にＥＦＭ変換手段が出力す
るＥＦＭデータと予め設定されたサブコードパターンと
をサブコード同期検出手段が１チャネルビット毎に比較
してサブコード同期信号を出力するので、サブコード同
期出力手段がＥＦＭ信号に基づいてサブコード同期信号
を出力する。
されるＥＦＭ信号をＥＦＭ変換手段がパラレルなＥＦＭ
データに変換すると、このＥＦＭデータと予め設定され
たＥＦＭパターンとをＥＦＭ同期検出手段が１チャネル
ビット毎に比較してＥＦＭ同期を検出する。このＥＦＭ
同期から３チャネルビット後にＥＦＭ変換手段が出力す
るＥＦＭデータと予め設定されたサブコードパターンと
をサブコード同期検出手段が１チャネルビット毎に比較
してサブコード同期信号を出力するので、サブコード同
期出力手段がＥＦＭ信号に基づいてサブコード同期信号
を出力する。
【００２７】請求項８記載の発明では、ＡＴＩＰウォブ
ル信号をＡＴＩＰ復調手段がＦＭ復調データに変換する
と、このシリアルなＦＭ復調データをＡＴＩＰ変換手段
がパラレルなＡＴＩＰデータに変換する。このＡＴＩＰ
データと予め設定されたＡＴＩＰパターンとをＡＴＩＰ
同期検出手段が１チャネルビット毎に比較してＡＴＩＰ
同期信号を出力するので、ＡＴＩＰ同期出力手段がＡＴ
ＩＰウォブル信号に基づいてＡＴＩＰ同期信号を出力す
る。
ル信号をＡＴＩＰ復調手段がＦＭ復調データに変換する
と、このシリアルなＦＭ復調データをＡＴＩＰ変換手段
がパラレルなＡＴＩＰデータに変換する。このＡＴＩＰ
データと予め設定されたＡＴＩＰパターンとをＡＴＩＰ
同期検出手段が１チャネルビット毎に比較してＡＴＩＰ
同期信号を出力するので、ＡＴＩＰ同期出力手段がＡＴ
ＩＰウォブル信号に基づいてＡＴＩＰ同期信号を出力す
る。
【００２８】
【実施例】本発明の第一の実施例を図１及び図２に基づ
いて以下に説明する。なお、本実施例に示すデータ処理
装置であるＦＭ復調装置１１に関し、一従来例として前
述したＦＭ復調回路１と同一の部分は、同一の名称及び
符号を利用して詳細な説明は省略する。
いて以下に説明する。なお、本実施例に示すデータ処理
装置であるＦＭ復調装置１１に関し、一従来例として前
述したＦＭ復調回路１と同一の部分は、同一の名称及び
符号を利用して詳細な説明は省略する。
【００２９】まず、図２に示すように、アナログのＡＴ
ＩＰウォブル信号がシリアルに入力される信号入力端子
２に、波形整形手段である波形整形回路３が接続されて
おり、この波形整形回路３に、エッジ出力手段であるエ
ッジ出力回路１２を介してクリア出力手段であるクリア
出力回路４が接続されている。
ＩＰウォブル信号がシリアルに入力される信号入力端子
２に、波形整形手段である波形整形回路３が接続されて
おり、この波形整形回路３に、エッジ出力手段であるエ
ッジ出力回路１２を介してクリア出力手段であるクリア
出力回路４が接続されている。
【００３０】前記エッジ出力回路１２は、遅延回路１３
とＸＯＲ(exclusive OR)ゲート１４とからなり、入力ラ
インを二つに分岐させて一方に遅延回路１３を介在させ
てから両方をＸＯＲゲート１４に入力している。このた
め、前記エッジ出力回路１２は、パルス信号の立ち上が
りと立ち下がりとに従ってエッジパルスを出力するの
で、Ｄ−ＦＦ(Flip Flop）からなる前記クリア出力回路
４は、エッジパルスに従ってクリアパルスを出力する。
とＸＯＲ(exclusive OR)ゲート１４とからなり、入力ラ
インを二つに分岐させて一方に遅延回路１３を介在させ
てから両方をＸＯＲゲート１４に入力している。このた
め、前記エッジ出力回路１２は、パルス信号の立ち上が
りと立ち下がりとに従ってエッジパルスを出力するの
で、Ｄ−ＦＦ(Flip Flop）からなる前記クリア出力回路
４は、エッジパルスに従ってクリアパルスを出力する。
【００３１】このクリア出力回路４と、クロック出力手
段であるクロック出力回路５とが、クロックカウント手
段であるクロックカウンタ６に接続されており、このク
ロックカウンタ６にラッチ回路７が接続されている。こ
のラッチ回路７とプリセット回路８とが、データ比較手
段でありデータ復調手段でもあるマグニチュードコンパ
レータ９に接続されており、このマグニチュードコンパ
レータ９に、信号出力端子１０が接続されている。
段であるクロック出力回路５とが、クロックカウント手
段であるクロックカウンタ６に接続されており、このク
ロックカウンタ６にラッチ回路７が接続されている。こ
のラッチ回路７とプリセット回路８とが、データ比較手
段でありデータ復調手段でもあるマグニチュードコンパ
レータ９に接続されており、このマグニチュードコンパ
レータ９に、信号出力端子１０が接続されている。
【００３２】なお、前記エッジ出力回路１２の遅延回路
１３は、パルス信号をＡＴＩＰウォブル信号の半周期よ
り短い所定タイミングだけ遅延させるよう設定されてお
り、前記プリセット回路８には、プリセットデータがＡ
ＴＩＰウォブル信号の半周期に相当する基準クロックの
カウント値として設定されている。
１３は、パルス信号をＡＴＩＰウォブル信号の半周期よ
り短い所定タイミングだけ遅延させるよう設定されてお
り、前記プリセット回路８には、プリセットデータがＡ
ＴＩＰウォブル信号の半周期に相当する基準クロックの
カウント値として設定されている。
【００３３】このような構成において、本実施例のＦＭ
復調装置１１は、信号入力端子２にＡＴＩＰウォブル信
号がシリアルにアナログ入力されると、これをＦＭ復調
したＦＭ復調データを信号出力端子１０から出力する。
なお、以下の説明において、図１（ａ）〜（ｇ）に示す
各種信号は、図２の位置“ａ〜ｇ”の信号である。
復調装置１１は、信号入力端子２にＡＴＩＰウォブル信
号がシリアルにアナログ入力されると、これをＦＭ復調
したＦＭ復調データを信号出力端子１０から出力する。
なお、以下の説明において、図１（ａ）〜（ｇ）に示す
各種信号は、図２の位置“ａ〜ｇ”の信号である。
【００３４】まず、図１（ａ）に示すように、信号入力
端子２にＡＴＩＰウォブル信号が入力されると、図１
（ｂ）に示すように、このＡＴＩＰウォブル信号を波形
整形回路３がパルス信号に変換する。このパルス信号
は、エッジ出力回路１２において二つに分岐され、図１
（ｃ）に示すように、その一方は遅延回路１３により所
定タイミングだけ遅延される。これら二つのパルス信号
の排他的論理和がＸＯＲゲート１４から出力されるの
で、図１（ｄ）に示すように、エッジ出力回路１２はパ
ルス信号の立ち上がりと立ち下がりとに従って立ち上が
るエッジパルスを出力することになる。
端子２にＡＴＩＰウォブル信号が入力されると、図１
（ｂ）に示すように、このＡＴＩＰウォブル信号を波形
整形回路３がパルス信号に変換する。このパルス信号
は、エッジ出力回路１２において二つに分岐され、図１
（ｃ）に示すように、その一方は遅延回路１３により所
定タイミングだけ遅延される。これら二つのパルス信号
の排他的論理和がＸＯＲゲート１４から出力されるの
で、図１（ｄ）に示すように、エッジ出力回路１２はパ
ルス信号の立ち上がりと立ち下がりとに従って立ち上が
るエッジパルスを出力することになる。
【００３５】このエッジパルスと基準クロックとが入力
されるクリア出力回路４も、図１（ｅ）に示すように、
反転したエッジパルスに相当するクリアパルスを出力す
るので、図１（ｆ）に示すように、このクリアパルスに
従ってクロックカウンタ６が基準クロックをカウントす
ると、このカウント値であるカウントデータをラッチ回
路７がエッジパルスに従ってＡＴＩＰウォブル信号の半
周期毎にラッチする。そして、マグニチュードコンパレ
ータ９が、ラッチ回路７にラッチされたカウントデータ
とプリセット回路８に設定されたプリセットデータとを
比較し、図１（ｇ）に示すように、比較結果に対応して
カウントデータがプリセットデータを超過すると一周期
がハイとなるＦＭ復調データ（０Ｖ／５Ｖ）を信号出力
端子１０に出力する。
されるクリア出力回路４も、図１（ｅ）に示すように、
反転したエッジパルスに相当するクリアパルスを出力す
るので、図１（ｆ）に示すように、このクリアパルスに
従ってクロックカウンタ６が基準クロックをカウントす
ると、このカウント値であるカウントデータをラッチ回
路７がエッジパルスに従ってＡＴＩＰウォブル信号の半
周期毎にラッチする。そして、マグニチュードコンパレ
ータ９が、ラッチ回路７にラッチされたカウントデータ
とプリセット回路８に設定されたプリセットデータとを
比較し、図１（ｇ）に示すように、比較結果に対応して
カウントデータがプリセットデータを超過すると一周期
がハイとなるＦＭ復調データ（０Ｖ／５Ｖ）を信号出力
端子１０に出力する。
【００３６】このＦＭ復調データは、ＡＴＩＰウォブル
信号をＦＭ復調したものであるので、ＡＴＩＰウォブル
信号の終了位置を特定してサブコードの開始位置に同期
させることに利用できる。そして、本実施例のＦＭ復調
装置１１では、入力されるＡＴＩＰウォブル信号を半周
期毎にＦＭ復調しているので、このＦＭ復調の遅滞は最
大でも半周期の時間（22.7μs)であり、従来の半分の遅
滞時間でＡＴＩＰウォブル信号をＦＭ復調することがで
きるので、ＡＴＩＰウォブル信号とサブコードとの同期
の精度を改善することができる。
信号をＦＭ復調したものであるので、ＡＴＩＰウォブル
信号の終了位置を特定してサブコードの開始位置に同期
させることに利用できる。そして、本実施例のＦＭ復調
装置１１では、入力されるＡＴＩＰウォブル信号を半周
期毎にＦＭ復調しているので、このＦＭ復調の遅滞は最
大でも半周期の時間（22.7μs)であり、従来の半分の遅
滞時間でＡＴＩＰウォブル信号をＦＭ復調することがで
きるので、ＡＴＩＰウォブル信号とサブコードとの同期
の精度を改善することができる。
【００３７】つぎに、本発明の第二の実施例を図３及び
図４に基づいて以下に説明する。なお、本実施例に示す
データ処理装置であるＦＭ復調装置１５に関し、第一の
実施例として上述したＦＭ復調装置１１と同一の部分
は、同一の名称及び符号を利用して詳細な説明は省略す
る。
図４に基づいて以下に説明する。なお、本実施例に示す
データ処理装置であるＦＭ復調装置１５に関し、第一の
実施例として上述したＦＭ復調装置１１と同一の部分
は、同一の名称及び符号を利用して詳細な説明は省略す
る。
【００３８】まず、本実施例のＦＭ復調装置１５では、
図３に示すように、波形整形回路３に接続された信号ラ
インが二つに分岐されており、その一方にインバータ１
６が接続されている。そして、このように二つに分岐さ
れた信号ラインに、クリア出力回路４1 ，４2 とクロッ
クカウンタ６1 ，６2 とラッチ回路７1 ，７2 とマグニ
チュードコンパレータ９1 ，９2 とが個々に順次接続さ
れており、この二個のマグニチュードコンパレータ９
1 ，９2 が一個のデータ選択手段であるデータ選択回路
１７を介して信号出力端子１０に接続されている。
図３に示すように、波形整形回路３に接続された信号ラ
インが二つに分岐されており、その一方にインバータ１
６が接続されている。そして、このように二つに分岐さ
れた信号ラインに、クリア出力回路４1 ，４2 とクロッ
クカウンタ６1 ，６2 とラッチ回路７1 ，７2 とマグニ
チュードコンパレータ９1 ，９2 とが個々に順次接続さ
れており、この二個のマグニチュードコンパレータ９
1 ，９2 が一個のデータ選択手段であるデータ選択回路
１７を介して信号出力端子１０に接続されている。
【００３９】また、二個のクリア出力回路４1 ，４2 と
二個のクロックカウンタ６1 ，６2とには、一個のクロ
ック出力回路５が共通に接続されており、二個のマグニ
チュードコンパレータ９1 ，９2 には、一個のプリセッ
ト回路８が共通に接続されている。
二個のクロックカウンタ６1 ，６2とには、一個のクロ
ック出力回路５が共通に接続されており、二個のマグニ
チュードコンパレータ９1 ，９2 には、一個のプリセッ
ト回路８が共通に接続されている。
【００４０】なお、前記データ選択回路１７は、オアゲ
ート１８とナンドゲート１９とＸＯＲゲート２０とＪＫ
−ＦＦ２１とからなり、二つの信号ラインは前記オアゲ
ート１８と前記ナンドゲート１９とに各々接続されてい
る。これらのゲート１８，１９は前記ＸＯＲゲート２０
に接続されており、このＸＯＲゲート２０が前記ＪＫ−
ＦＦ２１に接続されている。
ート１８とナンドゲート１９とＸＯＲゲート２０とＪＫ
−ＦＦ２１とからなり、二つの信号ラインは前記オアゲ
ート１８と前記ナンドゲート１９とに各々接続されてい
る。これらのゲート１８，１９は前記ＸＯＲゲート２０
に接続されており、このＸＯＲゲート２０が前記ＪＫ−
ＦＦ２１に接続されている。
【００４１】このような構成において、本実施例のＦＭ
復調装置１５も、信号入力端子２にＡＴＩＰウォブル信
号がシリアルにアナログ入力されると、これをＦＭ復調
したＦＭ復調データを信号出力端子１０から出力する。
なお、以下の説明において、図４（ａ）〜（ｇ）に示す
各種信号は、図３の位置“ａ〜ｇ”の信号である。
復調装置１５も、信号入力端子２にＡＴＩＰウォブル信
号がシリアルにアナログ入力されると、これをＦＭ復調
したＦＭ復調データを信号出力端子１０から出力する。
なお、以下の説明において、図４（ａ）〜（ｇ）に示す
各種信号は、図３の位置“ａ〜ｇ”の信号である。
【００４２】まず、図４（ａ）に示すように、信号入力
端子２にＡＴＩＰウォブル信号が入力されると、図４
（ｂ）に示すように、このＡＴＩＰウォブル信号を波形
整形回路３がパルス信号に変換するが、図４（ｂ′）に
示すように、このパルス信号は二つに分岐されて一方が
インバータ１６により反転される。
端子２にＡＴＩＰウォブル信号が入力されると、図４
（ｂ）に示すように、このＡＴＩＰウォブル信号を波形
整形回路３がパルス信号に変換するが、図４（ｂ′）に
示すように、このパルス信号は二つに分岐されて一方が
インバータ１６により反転される。
【００４３】反転されないパルス信号と基準クロックと
が入力されるクリア出力回路４1 は、図４（ｃ）に示す
ように、第一のエッジ出力手段としてパルス信号の立ち
上がりに従って第一のエッジパルスとなる第一のクリア
パルスを出力するので、図４（ｄ）に示すように、この
クリアパルスに従ってクロックカウンタ６1 が第一のク
ロックカウント手段として基準クロックをカウントする
と、これをラッチ回路７1 が第一のカウント値である第
一のカウントデータとして反転されないパルス信号に従
ってＡＴＩＰウォブル信号の一周期毎にラッチする。そ
して、マグニチュードコンパレータ９1 が、第一のデー
タ比較手段としてラッチ回路７1 にラッチされた第一の
カウントデータとプリセット回路８に設定されたプリセ
ットデータとを比較し、図４（ｅ）に示すように、第一
のデータ復調手段として第一の比較結果に対応した第一
のＦＭ復調データをデータ選択回路１７に出力する。
が入力されるクリア出力回路４1 は、図４（ｃ）に示す
ように、第一のエッジ出力手段としてパルス信号の立ち
上がりに従って第一のエッジパルスとなる第一のクリア
パルスを出力するので、図４（ｄ）に示すように、この
クリアパルスに従ってクロックカウンタ６1 が第一のク
ロックカウント手段として基準クロックをカウントする
と、これをラッチ回路７1 が第一のカウント値である第
一のカウントデータとして反転されないパルス信号に従
ってＡＴＩＰウォブル信号の一周期毎にラッチする。そ
して、マグニチュードコンパレータ９1 が、第一のデー
タ比較手段としてラッチ回路７1 にラッチされた第一の
カウントデータとプリセット回路８に設定されたプリセ
ットデータとを比較し、図４（ｅ）に示すように、第一
のデータ復調手段として第一の比較結果に対応した第一
のＦＭ復調データをデータ選択回路１７に出力する。
【００４４】一方、反転されたパルス信号と基準クロッ
クとが入力されるクリア出力回路４2 は、図４（ｃ′）
に示すように、第二のエッジ出力手段としてパルス信号
の立ち下がりに従って第二のエッジパルスとなる第二の
クリアパルスを出力するので、図４（ｄ′）に示すよう
に、このクリアパルスに従ってクロックカウンタ６2が
第二のクロックカウント手段として基準クロックをカウ
ントすると、これをラッチ回路７2 が第二のカウント値
である第二のカウントデータとして反転されないパルス
信号に従ってＡＴＩＰウォブル信号の一周期毎にラッチ
する。そして、マグニチュードコンパレータ９2 が、第
二のデータ比較手段としてラッチ回路７2 にラッチされ
た第二のカウントデータとプリセット回路８に設定され
たプリセットデータとを比較し、図４（ｅ′）に示すよ
うに、第二のデータ復調手段として第二の比較結果に対
応した第二のＦＭ復調データをデータ選択回路１７に出
力する。
クとが入力されるクリア出力回路４2 は、図４（ｃ′）
に示すように、第二のエッジ出力手段としてパルス信号
の立ち下がりに従って第二のエッジパルスとなる第二の
クリアパルスを出力するので、図４（ｄ′）に示すよう
に、このクリアパルスに従ってクロックカウンタ６2が
第二のクロックカウント手段として基準クロックをカウ
ントすると、これをラッチ回路７2 が第二のカウント値
である第二のカウントデータとして反転されないパルス
信号に従ってＡＴＩＰウォブル信号の一周期毎にラッチ
する。そして、マグニチュードコンパレータ９2 が、第
二のデータ比較手段としてラッチ回路７2 にラッチされ
た第二のカウントデータとプリセット回路８に設定され
たプリセットデータとを比較し、図４（ｅ′）に示すよ
うに、第二のデータ復調手段として第二の比較結果に対
応した第二のＦＭ復調データをデータ選択回路１７に出
力する。
【００４５】このため、一個のデータ選択回路１７に
は、第一のＦＭ復調データと第二のＦＭ復調データとが
入力されるが、これらはパルス信号の立ち上がりと立ち
下がりとに各々対応しているので位相がＡＴＩＰウォブ
ル信号の半周期だけ変位している。そして、データ選択
回路１７は、ＡＴＩＰウォブル信号の半周期分だけ位相
が変位した第一のＦＭ復調データと第二のＦＭ復調デー
タとが入力されると、図４（ｅ″）に示すように、これ
らを比較して位相が先行した一方を選択的に出力する。
は、第一のＦＭ復調データと第二のＦＭ復調データとが
入力されるが、これらはパルス信号の立ち上がりと立ち
下がりとに各々対応しているので位相がＡＴＩＰウォブ
ル信号の半周期だけ変位している。そして、データ選択
回路１７は、ＡＴＩＰウォブル信号の半周期分だけ位相
が変位した第一のＦＭ復調データと第二のＦＭ復調デー
タとが入力されると、図４（ｅ″）に示すように、これ
らを比較して位相が先行した一方を選択的に出力する。
【００４６】このようにして出力されるＦＭ復調データ
は、ＡＴＩＰウォブル信号をＦＭ復調したものであるの
で、ＡＴＩＰウォブル信号の終了位置を特定してサブコ
ードの開始位置に同期させることに利用できる。そし
て、本実施例のＦＭ復調装置１５では、ＡＴＩＰウォブ
ル信号を立ち上がりと立ち下がりとに各々対応して一周
期毎にＦＭ復調し、これらのＦＭ復調データのうち位相
が先行した一方を選択するので、ＦＭ復調の遅滞は最大
でも半周期の時間（22.7μs)であり、従来の半分の遅滞
時間でＡＴＩＰウォブル信号をＦＭ復調することができ
るので、ＡＴＩＰウォブル信号とサブコードとの同期の
精度を改善することができる。しかも、上述のようにＦ
Ｍ復調はＡＴＩＰウォブル信号の一周期毎に実行してい
るので、ＡＴＩＰウォブル信号にアシンメトリが存在し
てもエラーが発生しない。
は、ＡＴＩＰウォブル信号をＦＭ復調したものであるの
で、ＡＴＩＰウォブル信号の終了位置を特定してサブコ
ードの開始位置に同期させることに利用できる。そし
て、本実施例のＦＭ復調装置１５では、ＡＴＩＰウォブ
ル信号を立ち上がりと立ち下がりとに各々対応して一周
期毎にＦＭ復調し、これらのＦＭ復調データのうち位相
が先行した一方を選択するので、ＦＭ復調の遅滞は最大
でも半周期の時間（22.7μs)であり、従来の半分の遅滞
時間でＡＴＩＰウォブル信号をＦＭ復調することができ
るので、ＡＴＩＰウォブル信号とサブコードとの同期の
精度を改善することができる。しかも、上述のようにＦ
Ｍ復調はＡＴＩＰウォブル信号の一周期毎に実行してい
るので、ＡＴＩＰウォブル信号にアシンメトリが存在し
てもエラーが発生しない。
【００４７】つぎに、本発明の第三の実施例を図５及び
図６に基づいて以下に説明する。なお、本実施例のデー
タ処理装置である同期ズレ検出装置２２は、第一の実施
例として前述したＦＭ復調装置１１をＡＴＩＰ復調手段
として有しているので、このＦＭ復調装置１１と同一の
部分は同一の名称と符号とを利用して詳細な説明は省略
する。
図６に基づいて以下に説明する。なお、本実施例のデー
タ処理装置である同期ズレ検出装置２２は、第一の実施
例として前述したＦＭ復調装置１１をＡＴＩＰ復調手段
として有しているので、このＦＭ復調装置１１と同一の
部分は同一の名称と符号とを利用して詳細な説明は省略
する。
【００４８】まず、本実施例の同期ズレ検出装置２２
は、サブコード同期検出装置２３とＡＴＩＰ同期検出装
置２４とを有しており、これらの検出装置２３，２４が
一個の同期ズレ検出手段である同期ズレ測定回路２５に
接続されている。
は、サブコード同期検出装置２３とＡＴＩＰ同期検出装
置２４とを有しており、これらの検出装置２３，２４が
一個の同期ズレ検出手段である同期ズレ測定回路２５に
接続されている。
【００４９】前記サブコード同期検出装置２３は、ＥＦ
Ｍ信号がシリアルに入力される信号入力端子２６と、Ｅ
ＦＭ信号のチャネルビットクロック(4.3218 MHz)がシリ
アルに入力されるクロック入力端子２７とを有してお
り、これらの端子２６，２７にＥＦＭ変換手段であるシ
フトレジスタ２８が接続されている。このシフトレジス
タ２８と前記クロック入力端子２７とには、相互にも接
続されたＥＦＭ同期検出手段であるＥＦＭ同期検出回路
２９とサブコード同期検出手段であるサブコード同期検
出回路３０とが接続されており、このサブコード同期検
出回路３０が前記同期ズレ測定回路２５に接続されてい
る。
Ｍ信号がシリアルに入力される信号入力端子２６と、Ｅ
ＦＭ信号のチャネルビットクロック(4.3218 MHz)がシリ
アルに入力されるクロック入力端子２７とを有してお
り、これらの端子２６，２７にＥＦＭ変換手段であるシ
フトレジスタ２８が接続されている。このシフトレジス
タ２８と前記クロック入力端子２７とには、相互にも接
続されたＥＦＭ同期検出手段であるＥＦＭ同期検出回路
２９とサブコード同期検出手段であるサブコード同期検
出回路３０とが接続されており、このサブコード同期検
出回路３０が前記同期ズレ測定回路２５に接続されてい
る。
【００５０】前記ＡＴＩＰ同期検出装置２４は、前記ク
ロック入力端子２７とＡＴＩＰウォブル信号が入力され
る信号入力端子２とを有しており、この信号入力端子２
にはＦＭ復調装置１１が接続されている。前記クロック
入力端子２７には、“１／98”に設定された分周器３１
が接続されており、この分周器３１に接続された“１／
２”の分周器３２が前記ＦＭ復調装置１１に接続されて
いる。このＦＭ復調装置１１には、ＡＴＩＰ変換手段で
あるシフトレジスタ３３が接続されており、このシフト
レジスタ３３には、前記分周器３１に接続された“１／
７”の分周器３４が接続されている。この分周器３４と
前記シフトレジスタ３３とは、ＡＴＩＰ同期検出手段で
あるＡＴＩＰ同期検出回路３５に接続されており、この
ＡＴＩＰ同期検出回路３５が前記同期ズレ測定回路２５
に接続されている。
ロック入力端子２７とＡＴＩＰウォブル信号が入力され
る信号入力端子２とを有しており、この信号入力端子２
にはＦＭ復調装置１１が接続されている。前記クロック
入力端子２７には、“１／98”に設定された分周器３１
が接続されており、この分周器３１に接続された“１／
２”の分周器３２が前記ＦＭ復調装置１１に接続されて
いる。このＦＭ復調装置１１には、ＡＴＩＰ変換手段で
あるシフトレジスタ３３が接続されており、このシフト
レジスタ３３には、前記分周器３１に接続された“１／
７”の分周器３４が接続されている。この分周器３４と
前記シフトレジスタ３３とは、ＡＴＩＰ同期検出手段で
あるＡＴＩＰ同期検出回路３５に接続されており、この
ＡＴＩＰ同期検出回路３５が前記同期ズレ測定回路２５
に接続されている。
【００５１】なお、前記ＥＦＭ同期検出回路２９には、
ＥＦＭ信号の同期検出に最適なＥＦＭパターンが“1111
11111110000000000011”として予め設定され、前記サブ
コード同期検出回路３０には、サブコードの同期検出に
最適なサブコードパターンが“00111111111110”として
予め設定され、前記ＡＴＩＰ同期検出回路３５には、Ａ
ＴＩＰデータの同期検出に最適なＡＴＩＰパターンが
“11101000”として予め設定されている。
ＥＦＭ信号の同期検出に最適なＥＦＭパターンが“1111
11111110000000000011”として予め設定され、前記サブ
コード同期検出回路３０には、サブコードの同期検出に
最適なサブコードパターンが“00111111111110”として
予め設定され、前記ＡＴＩＰ同期検出回路３５には、Ａ
ＴＩＰデータの同期検出に最適なＡＴＩＰパターンが
“11101000”として予め設定されている。
【００５２】このような構成において、本実施例の同期
ズレ検出装置２２は、サブコード同期検出装置２３によ
りＥＦＭ信号のサブコードの同期を検出し、ＡＴＩＰ同
期検出装置２４によりＡＴＩＰウォブル信号の同期を検
出し、これらの同期ズレを同期ズレ測定回路２５により
検出する。なお、以下の説明において、図６（ａ）〜
（ｇ）に示す各種信号は、図５の位置“ａ〜ｇ”の信号
である。
ズレ検出装置２２は、サブコード同期検出装置２３によ
りＥＦＭ信号のサブコードの同期を検出し、ＡＴＩＰ同
期検出装置２４によりＡＴＩＰウォブル信号の同期を検
出し、これらの同期ズレを同期ズレ測定回路２５により
検出する。なお、以下の説明において、図６（ａ）〜
（ｇ）に示す各種信号は、図５の位置“ａ〜ｇ”の信号
である。
【００５３】まず、サブコード同期検出装置２３におい
ては、図６（ａ）に示すように、ＥＦＭ信号のチャネル
ビットクロックがクロック入力端子２７からシフトレジ
スタ２８に入力され、図６（ｂ）に示すように、これと
同時にＥＦＭ信号が信号入力端子２６からシフトレジス
タ２８に入力される。このシフトレジスタ２８は、チャ
ネルビットクロックに従ってＥＦＭ信号を取り込むこと
により、シリアルに入力されるＥＦＭ信号をパラレルな
ＥＦＭデータに変換する。
ては、図６（ａ）に示すように、ＥＦＭ信号のチャネル
ビットクロックがクロック入力端子２７からシフトレジ
スタ２８に入力され、図６（ｂ）に示すように、これと
同時にＥＦＭ信号が信号入力端子２６からシフトレジス
タ２８に入力される。このシフトレジスタ２８は、チャ
ネルビットクロックに従ってＥＦＭ信号を取り込むこと
により、シリアルに入力されるＥＦＭ信号をパラレルな
ＥＦＭデータに変換する。
【００５４】このＥＦＭデータとチャネルビットクロッ
クとが入力されるＥＦＭ同期検出回路２９は、ＥＦＭデ
ータと“111111111110000000000011”なるＥＦＭパター
ンとを、チャネルビットクロックに従って１チャネルビ
ット毎に比較し、この一致によりＥＦＭ同期を検出して
ＥＦＭ同期信号を出力する。つぎに、このＥＦＭ同期信
号とＥＦＭデータとチャネルビットクロックとが入力さ
れるサブコード同期検出回路３０は、ＥＦＭ同期から３
チャネルビット後に入力される14チャネルビットのＥＦ
Ｍデータと、“00111111111110”なるサブコードパター
ンとを、チャネルビットクロックに従って１チャネルビ
ット毎に比較し、図６（ｃ）に示すように、この一致に
よりサブコード同期を検出してサブコード同期信号を同
期ズレ測定回路２５に出力する。
クとが入力されるＥＦＭ同期検出回路２９は、ＥＦＭデ
ータと“111111111110000000000011”なるＥＦＭパター
ンとを、チャネルビットクロックに従って１チャネルビ
ット毎に比較し、この一致によりＥＦＭ同期を検出して
ＥＦＭ同期信号を出力する。つぎに、このＥＦＭ同期信
号とＥＦＭデータとチャネルビットクロックとが入力さ
れるサブコード同期検出回路３０は、ＥＦＭ同期から３
チャネルビット後に入力される14チャネルビットのＥＦ
Ｍデータと、“00111111111110”なるサブコードパター
ンとを、チャネルビットクロックに従って１チャネルビ
ット毎に比較し、図６（ｃ）に示すように、この一致に
よりサブコード同期を検出してサブコード同期信号を同
期ズレ測定回路２５に出力する。
【００５５】上述のように、サブコード同期検出装置２
３は、ＥＦＭ信号をＦＭ復調することなくパターンマッ
チングによりサブコード同期を検出するので、このサブ
コードの同期を読取に必要な14チャネルビット（約 3.2
μs)後には検出して同期ズレ測定回路２５に出力するこ
とができる。
３は、ＥＦＭ信号をＦＭ復調することなくパターンマッ
チングによりサブコード同期を検出するので、このサブ
コードの同期を読取に必要な14チャネルビット（約 3.2
μs)後には検出して同期ズレ測定回路２５に出力するこ
とができる。
【００５６】一方、ＡＴＩＰ同期検出装置２４において
は、図６（ｇ）に示すように、クロック入力端子２７か
ら入力されたチャネルビットクロック(4.3218 MHz)は、
分周器３１，３２により“１／98”と“１／２”とに順
次分周されてＦＭ復調装置１１に入力され、分周器３
１，３４により“１／98”と“１／７”とに順次分周さ
れてシフトレジスタ３３とＡＴＩＰ同期検出回路３５と
に同時に入力される。
は、図６（ｇ）に示すように、クロック入力端子２７か
ら入力されたチャネルビットクロック(4.3218 MHz)は、
分周器３１，３２により“１／98”と“１／２”とに順
次分周されてＦＭ復調装置１１に入力され、分周器３
１，３４により“１／98”と“１／７”とに順次分周さ
れてシフトレジスタ３３とＡＴＩＰ同期検出回路３５と
に同時に入力される。
【００５７】ＡＴＩＰウォブル信号と分周されたチャネ
ルビットクロック(6300Hz)とが入力されるＦＭ復調装置
１１は、図６（ｆ）に示すように、分周されたチャネル
ビットクロックに従ってＡＴＩＰウォブル信号をＦＭ復
調データに変換する。このＦＭ復調データと分周された
チャネルビットクロックとが入力されるシフトレジスタ
３３は、ＦＭ復調データをチャネルビットクロックに従
って取り込むことにより、シリアルなＦＭ復調データを
パラレルなＡＴＩＰデータに変換する。このＡＴＩＰデ
ータと分周されたチャネルビットクロックとが入力され
るＡＴＩＰ同期検出回路２４は、ＡＴＩＰデータと“11
101000”なるＡＴＩＰパターンとを、分周されたチャネ
ルビットクロックに従って１チャネルビット毎に比較
し、図６（ｅ）に示すように、この一致によりＡＴＩＰ
同期を検出してＡＴＩＰ同期信号を同期ズレ測定回路２
５に出力する。
ルビットクロック(6300Hz)とが入力されるＦＭ復調装置
１１は、図６（ｆ）に示すように、分周されたチャネル
ビットクロックに従ってＡＴＩＰウォブル信号をＦＭ復
調データに変換する。このＦＭ復調データと分周された
チャネルビットクロックとが入力されるシフトレジスタ
３３は、ＦＭ復調データをチャネルビットクロックに従
って取り込むことにより、シリアルなＦＭ復調データを
パラレルなＡＴＩＰデータに変換する。このＡＴＩＰデ
ータと分周されたチャネルビットクロックとが入力され
るＡＴＩＰ同期検出回路２４は、ＡＴＩＰデータと“11
101000”なるＡＴＩＰパターンとを、分周されたチャネ
ルビットクロックに従って１チャネルビット毎に比較
し、図６（ｅ）に示すように、この一致によりＡＴＩＰ
同期を検出してＡＴＩＰ同期信号を同期ズレ測定回路２
５に出力する。
【００５８】上述のように、ＡＴＩＰ同期検出装置２４
は、ＡＴＩＰ信号を復調してからパターンマッチングに
よりＡＴＩＰ同期を検出するので、この同期検出をＦＭ
復調に必要なＡＴＩＰウォブル信号の半周期(約 22.7μ
s)後には検出して同期ズレ測定回路２５に出力すること
ができる。
は、ＡＴＩＰ信号を復調してからパターンマッチングに
よりＡＴＩＰ同期を検出するので、この同期検出をＦＭ
復調に必要なＡＴＩＰウォブル信号の半周期(約 22.7μ
s)後には検出して同期ズレ測定回路２５に出力すること
ができる。
【００５９】つまり、この同期ズレ測定回路２５には、
サブコード同期信号がＥＦＭ信号の入力から14チャネル
ビット（約 3.2μs)後には入力され、ＡＴＩＰ同期信号
がＡＴＩＰウォブル信号の入力から半周期(約 22.7μs)
後には入力されるので、図６（ｅ）に示すように、ＡＴ
ＩＰ同期信号とサブコード同期信号との同期ズレを“2
2.7− 3.2＝19.5（μs)”後には検出することができ
る。これはＣＤ−Ｒの規格の許容範囲“±２ＥＦＭ（約
272μs）”より充分に小さいため、本実施例の同期ズレ
検出装置２２は、規格の許容範囲より充分に小さい誤差
でサブコードとＡＴＩＰウォブル信号との同期ズレを検
出することができる。
サブコード同期信号がＥＦＭ信号の入力から14チャネル
ビット（約 3.2μs)後には入力され、ＡＴＩＰ同期信号
がＡＴＩＰウォブル信号の入力から半周期(約 22.7μs)
後には入力されるので、図６（ｅ）に示すように、ＡＴ
ＩＰ同期信号とサブコード同期信号との同期ズレを“2
2.7− 3.2＝19.5（μs)”後には検出することができ
る。これはＣＤ−Ｒの規格の許容範囲“±２ＥＦＭ（約
272μs）”より充分に小さいため、本実施例の同期ズレ
検出装置２２は、規格の許容範囲より充分に小さい誤差
でサブコードとＡＴＩＰウォブル信号との同期ズレを検
出することができる。
【００６０】なお、本実施例の同期ズレ検出装置２２
は、ＡＴＩＰウォブル信号をＦＭ復調するＡＴＩＰ復調
手段を第一の実施例のＦＭ復調装置１１とすることによ
り、簡単な構造でＡＴＩＰウォブル信号を半周期毎にＦ
Ｍ復調することを例示したが、本発明は上記実施例に限
定されるものではなく、このようなＡＴＩＰ復調手段を
第二の実施例のＦＭ復調装置１５とすることや、他のＦ
Ｍ復調装置（図示せず）とすることも可能である。
は、ＡＴＩＰウォブル信号をＦＭ復調するＡＴＩＰ復調
手段を第一の実施例のＦＭ復調装置１１とすることによ
り、簡単な構造でＡＴＩＰウォブル信号を半周期毎にＦ
Ｍ復調することを例示したが、本発明は上記実施例に限
定されるものではなく、このようなＡＴＩＰ復調手段を
第二の実施例のＦＭ復調装置１５とすることや、他のＦ
Ｍ復調装置（図示せず）とすることも可能である。
【００６１】また、本実施例の同期ズレ検出装置２２の
第一の変形例として、図７に示すように、サブコード同
期出力手段となるサブコード同期検出装置２３にサブコ
ード遅延手段である遅延回路３６を接続し、この遅延回
路３６とＡＴＩＰ同期出力手段となるＡＴＩＰ同期検出
装置２４とを同期ズレ測定回路２５に接続した同期ズレ
検出装置３７なども実現できる。
第一の変形例として、図７に示すように、サブコード同
期出力手段となるサブコード同期検出装置２３にサブコ
ード遅延手段である遅延回路３６を接続し、この遅延回
路３６とＡＴＩＰ同期出力手段となるＡＴＩＰ同期検出
装置２４とを同期ズレ測定回路２５に接続した同期ズレ
検出装置３７なども実現できる。
【００６２】このような構成において、遅延回路３６の
遅延時間をＡＴＩＰ同期検出装置２４の遅延時間に対応
して設定しておけば、同期ズレ測定回路２５にはサブコ
ード同期信号とＡＴＩＰ同期信号とが略同時に入力され
るので、同期ズレを極めて小さな誤差で検出することが
できる。
遅延時間をＡＴＩＰ同期検出装置２４の遅延時間に対応
して設定しておけば、同期ズレ測定回路２５にはサブコ
ード同期信号とＡＴＩＰ同期信号とが略同時に入力され
るので、同期ズレを極めて小さな誤差で検出することが
できる。
【００６３】より具体的には、前述のようにＡＴＩＰ同
期検出装置２４がＡＴＩＰウォブル信号の入力から半周
期(約 22.7μs)後にＡＴＩＰ同期信号を出力するなら
ば、遅延回路３６の遅延時間も“22.7μs ”に設定して
おく。すると、この遅延回路３６によりＡＴＩＰ同期検
出装置２４の遅延時間が相殺されるので、同期ズレ測定
回路２５は、ＡＴＩＰ同期信号とサブコード同期信号と
の同期ズレを、サブコード同期検出装置２３の遅延時間
である“3.2（μs)”後には検出することができる。
期検出装置２４がＡＴＩＰウォブル信号の入力から半周
期(約 22.7μs)後にＡＴＩＰ同期信号を出力するなら
ば、遅延回路３６の遅延時間も“22.7μs ”に設定して
おく。すると、この遅延回路３６によりＡＴＩＰ同期検
出装置２４の遅延時間が相殺されるので、同期ズレ測定
回路２５は、ＡＴＩＰ同期信号とサブコード同期信号と
の同期ズレを、サブコード同期検出装置２３の遅延時間
である“3.2（μs)”後には検出することができる。
【００６４】さらに、本実施例の同期ズレ検出装置２２
の第二の変形例として、図８に示すように、ＡＴＩＰ同
期検出装置２４にＡＴＩＰ遅延手段である遅延回路３８
を接続し、この遅延回路３８とサブコード同期検出装置
２３とを同期ズレ測定回路２５に接続した同期ズレ検出
装置３９なども実現できる。
の第二の変形例として、図８に示すように、ＡＴＩＰ同
期検出装置２４にＡＴＩＰ遅延手段である遅延回路３８
を接続し、この遅延回路３８とサブコード同期検出装置
２３とを同期ズレ測定回路２５に接続した同期ズレ検出
装置３９なども実現できる。
【００６５】このような構成において、遅延回路３８の
遅延時間をサブコード同期検出装置２３の遅延時間に対
応して設定しておけば、同期ズレ測定回路２５にはサブ
コード同期信号とＡＴＩＰ同期信号とが略同時に入力さ
れるので、同期ズレを極めて小さな誤差で検出すること
ができる。
遅延時間をサブコード同期検出装置２３の遅延時間に対
応して設定しておけば、同期ズレ測定回路２５にはサブ
コード同期信号とＡＴＩＰ同期信号とが略同時に入力さ
れるので、同期ズレを極めて小さな誤差で検出すること
ができる。
【００６６】より具体的には、前述のようにサブコード
同期検出装置２３がＥＦＭ信号の入力から所定の遅延時
間(約 3.2μs）後にサブコード同期信号を出力するなら
ば、遅延回路３８の遅延時間も“ 3.2μs ”に設定して
おく。すると、この遅延回路３８によりサブコード同期
検出装置２３の遅延時間が相殺されるので、同期ズレ測
定回路２５は、ＡＴＩＰ同期信号とサブコード同期信号
との同期ズレを、ＡＴＩＰ同期検出装置２４の遅延時間
である“22.7（μs)”後には検出することができる。
同期検出装置２３がＥＦＭ信号の入力から所定の遅延時
間(約 3.2μs）後にサブコード同期信号を出力するなら
ば、遅延回路３８の遅延時間も“ 3.2μs ”に設定して
おく。すると、この遅延回路３８によりサブコード同期
検出装置２３の遅延時間が相殺されるので、同期ズレ測
定回路２５は、ＡＴＩＰ同期信号とサブコード同期信号
との同期ズレを、ＡＴＩＰ同期検出装置２４の遅延時間
である“22.7（μs)”後には検出することができる。
【００６７】さらに、本実施例の同期ズレ検出装置２２
の第三の変形例として、図９に示すように、サブコード
同期検出装置２３に遅延回路３６を接続すると共に、Ａ
ＴＩＰ同期検出装置２４に遅延回路３８を接続し、これ
らの遅延回路３６，３８を同期ズレ測定回路２５に接続
した同期ズレ検出装置４０なども実現できる。
の第三の変形例として、図９に示すように、サブコード
同期検出装置２３に遅延回路３６を接続すると共に、Ａ
ＴＩＰ同期検出装置２４に遅延回路３８を接続し、これ
らの遅延回路３６，３８を同期ズレ測定回路２５に接続
した同期ズレ検出装置４０なども実現できる。
【００６８】このような構成において、遅延回路３６の
遅延時間をＡＴＩＰ同期検出装置２４の遅延時間に対応
して設定すると共に、遅延回路３８の遅延時間をサブコ
ード同期検出装置２３の遅延時間に対応して設定してお
けば、同期ズレ測定回路２５にはサブコード同期信号と
ＡＴＩＰ同期信号とが同時に入力されるので、同期ズレ
を極めて小さな誤差で検出することができる。
遅延時間をＡＴＩＰ同期検出装置２４の遅延時間に対応
して設定すると共に、遅延回路３８の遅延時間をサブコ
ード同期検出装置２３の遅延時間に対応して設定してお
けば、同期ズレ測定回路２５にはサブコード同期信号と
ＡＴＩＰ同期信号とが同時に入力されるので、同期ズレ
を極めて小さな誤差で検出することができる。
【００６９】より具体的には、前述のようにＡＴＩＰ同
期検出装置２４がＡＴＩＰウォブル信号の入力から半周
期(約 22.7μs)後にＡＴＩＰ同期信号を出力するなら
ば、遅延回路３６の遅延時間も“22.7μs ”に設定し、
サブコード同期検出装置２３がＥＦＭ信号の入力から所
定の遅延時間(約 3.2μs）後にサブコード同期信号を出
力するならば、遅延回路３８の遅延時間も“ 3.2μs ”
に設定しておく。すると、これらの遅延回路３６，３８
によりＡＴＩＰ同期検出装置２４とサブコード同期検出
装置２３との遅延時間が各々相殺されるので、同期ズレ
測定回路２５は、ＡＴＩＰ同期信号とサブコード同期信
号との同期ズレを同時に検出することができる。
期検出装置２４がＡＴＩＰウォブル信号の入力から半周
期(約 22.7μs)後にＡＴＩＰ同期信号を出力するなら
ば、遅延回路３６の遅延時間も“22.7μs ”に設定し、
サブコード同期検出装置２３がＥＦＭ信号の入力から所
定の遅延時間(約 3.2μs）後にサブコード同期信号を出
力するならば、遅延回路３８の遅延時間も“ 3.2μs ”
に設定しておく。すると、これらの遅延回路３６，３８
によりＡＴＩＰ同期検出装置２４とサブコード同期検出
装置２３との遅延時間が各々相殺されるので、同期ズレ
測定回路２５は、ＡＴＩＰ同期信号とサブコード同期信
号との同期ズレを同時に検出することができる。
【００７０】
【発明の効果】請求項１記載の発明は、ＡＴＩＰウォブ
ル信号をパルス信号に変換する波形整形手段を設け、パ
ルス信号の立ち上がりと立ち下がりとに従ってエッジパ
ルスを出力するエッジ出力手段を設け、基準クロックを
出力するクロック出力手段を設け、基準クロックをエッ
ジパルスに従ってカウントするクロックカウント手段を
設け、カウント値を予め設定されたプリセットデータと
比較するデータ比較手段を設け、この比較結果に対応し
てＦＭ復調データを生成するデータ復調手段を設けたこ
とにより、ＡＴＩＰウォブル信号を半周期毎にＦＭ復調
するので、このＦＭ復調の遅滞をＡＴＩＰウォブル信号
の半周期まで短縮することができ、ＡＴＩＰウォブル信
号とサブコードとの同期の精度を改善することができ
る。
ル信号をパルス信号に変換する波形整形手段を設け、パ
ルス信号の立ち上がりと立ち下がりとに従ってエッジパ
ルスを出力するエッジ出力手段を設け、基準クロックを
出力するクロック出力手段を設け、基準クロックをエッ
ジパルスに従ってカウントするクロックカウント手段を
設け、カウント値を予め設定されたプリセットデータと
比較するデータ比較手段を設け、この比較結果に対応し
てＦＭ復調データを生成するデータ復調手段を設けたこ
とにより、ＡＴＩＰウォブル信号を半周期毎にＦＭ復調
するので、このＦＭ復調の遅滞をＡＴＩＰウォブル信号
の半周期まで短縮することができ、ＡＴＩＰウォブル信
号とサブコードとの同期の精度を改善することができ
る。
【００７１】請求項２記載の発明は、ＡＴＩＰウォブル
信号をパルス信号に変換する波形整形手段を設け、パル
ス信号の立ち上がりに従って第一のエッジパルスを出力
する第一のエッジ出力手段を設け、パルス信号の立ち下
がりに従って第二のエッジパルスを出力する第二のエッ
ジ出力手段を設け、基準クロックを出力するクロック出
力手段を設け、基準クロックを第一のエッジパルスに従
ってカウントする第一のクロックカウント手段を設け、
基準クロックを第二のエッジパルスに従ってカウントす
る第二のクロックカウント手段を設け、第一のカウント
値を予め設定されたプリセットデータと比較する第一の
データ比較手段を設け、第二のカウント値を予め設定さ
れたプリセットデータと比較する第二のデータ比較手段
を設け、第一の比較結果に対応して第一のＦＭ復調デー
タを生成する第一のデータ復調手段を設け、第二の比較
結果に対応して第二のＦＭ復調データを生成する第二の
データ復調手段を設け、第一のＦＭ復調データと第二の
ＦＭ復調データとを比較して位相が先行した一方を選択
するデータ選択手段を設けたことにより、ＡＴＩＰウォ
ブル信号を立ち上がりと立ち下がりとに各々対応して一
周期毎にＦＭ復調し、これらのＦＭ復調データのうち位
相が先行した一方を選択するので、このＦＭ復調の遅滞
をＡＴＩＰウォブル信号の半周期まで短縮することがで
き、ＡＴＩＰウォブル信号とサブコードとの同期の精度
を改善することができ、しかも、ＦＭ復調はＡＴＩＰウ
ォブル信号の一周期毎に実行しているので、ＡＴＩＰウ
ォブル信号にアシンメトリが存在してもエラーが発生し
ない。
信号をパルス信号に変換する波形整形手段を設け、パル
ス信号の立ち上がりに従って第一のエッジパルスを出力
する第一のエッジ出力手段を設け、パルス信号の立ち下
がりに従って第二のエッジパルスを出力する第二のエッ
ジ出力手段を設け、基準クロックを出力するクロック出
力手段を設け、基準クロックを第一のエッジパルスに従
ってカウントする第一のクロックカウント手段を設け、
基準クロックを第二のエッジパルスに従ってカウントす
る第二のクロックカウント手段を設け、第一のカウント
値を予め設定されたプリセットデータと比較する第一の
データ比較手段を設け、第二のカウント値を予め設定さ
れたプリセットデータと比較する第二のデータ比較手段
を設け、第一の比較結果に対応して第一のＦＭ復調デー
タを生成する第一のデータ復調手段を設け、第二の比較
結果に対応して第二のＦＭ復調データを生成する第二の
データ復調手段を設け、第一のＦＭ復調データと第二の
ＦＭ復調データとを比較して位相が先行した一方を選択
するデータ選択手段を設けたことにより、ＡＴＩＰウォ
ブル信号を立ち上がりと立ち下がりとに各々対応して一
周期毎にＦＭ復調し、これらのＦＭ復調データのうち位
相が先行した一方を選択するので、このＦＭ復調の遅滞
をＡＴＩＰウォブル信号の半周期まで短縮することがで
き、ＡＴＩＰウォブル信号とサブコードとの同期の精度
を改善することができ、しかも、ＦＭ復調はＡＴＩＰウ
ォブル信号の一周期毎に実行しているので、ＡＴＩＰウ
ォブル信号にアシンメトリが存在してもエラーが発生し
ない。
【００７２】請求項３記載の発明は、シリアルに入力さ
れるＥＦＭ信号をパラレルなＥＦＭデータに変換するＥ
ＦＭ変換手段を設け、このＥＦＭデータと予め設定され
たＥＦＭパターンとを１チャネルビット毎に比較してＥ
ＦＭ同期を検出するＥＦＭ同期検出手段を設け、このＥ
ＦＭ同期から３チャネルビット後にＥＦＭ変換手段が出
力するＥＦＭデータと予め設定されたサブコードパター
ンとを１チャネルビット毎に比較してサブコード同期信
号を出力するサブコード同期検出手段を設けたことによ
り、ＥＦＭ信号をＦＭ復調することなくパターンマッチ
ングによりサブコード同期を検出するので、サブコード
同期信号を迅速に出力することができ、ＡＴＩＰウォブ
ル信号をＦＭ復調データに変換するＡＴＩＰ復調手段を
設け、このシリアルなＦＭ復調データをパラレルなＡＴ
ＩＰデータに変換するＡＴＩＰ変換手段を設け、このＡ
ＴＩＰデータと予め設定されたＡＴＩＰパターンとを１
チャネルビット毎に比較してＡＴＩＰ同期信号を出力す
るＡＴＩＰ同期検出手段を設けたことにより、ＡＴＩＰ
信号を復調してからパターンマッチングによりＡＴＩＰ
同期を検出するので、ＡＴＩＰ同期信号を迅速に出力す
ることができ、ＡＴＩＰ同期信号とサブコード同期信号
との同期ズレを検出する同期ズレ検出手段を設けたこと
により、同期ズレを検出するＡＴＩＰ同期信号とサブコ
ード同期信号との遅延が共に微小なので、ＡＴＩＰウォ
ブル信号とＥＦＭ信号のサブコードとの同期ズレを高精
度に検出することができる。
れるＥＦＭ信号をパラレルなＥＦＭデータに変換するＥ
ＦＭ変換手段を設け、このＥＦＭデータと予め設定され
たＥＦＭパターンとを１チャネルビット毎に比較してＥ
ＦＭ同期を検出するＥＦＭ同期検出手段を設け、このＥ
ＦＭ同期から３チャネルビット後にＥＦＭ変換手段が出
力するＥＦＭデータと予め設定されたサブコードパター
ンとを１チャネルビット毎に比較してサブコード同期信
号を出力するサブコード同期検出手段を設けたことによ
り、ＥＦＭ信号をＦＭ復調することなくパターンマッチ
ングによりサブコード同期を検出するので、サブコード
同期信号を迅速に出力することができ、ＡＴＩＰウォブ
ル信号をＦＭ復調データに変換するＡＴＩＰ復調手段を
設け、このシリアルなＦＭ復調データをパラレルなＡＴ
ＩＰデータに変換するＡＴＩＰ変換手段を設け、このＡ
ＴＩＰデータと予め設定されたＡＴＩＰパターンとを１
チャネルビット毎に比較してＡＴＩＰ同期信号を出力す
るＡＴＩＰ同期検出手段を設けたことにより、ＡＴＩＰ
信号を復調してからパターンマッチングによりＡＴＩＰ
同期を検出するので、ＡＴＩＰ同期信号を迅速に出力す
ることができ、ＡＴＩＰ同期信号とサブコード同期信号
との同期ズレを検出する同期ズレ検出手段を設けたこと
により、同期ズレを検出するＡＴＩＰ同期信号とサブコ
ード同期信号との遅延が共に微小なので、ＡＴＩＰウォ
ブル信号とＥＦＭ信号のサブコードとの同期ズレを高精
度に検出することができる。
【００７３】請求項４記載の発明は、ＥＦＭ信号に基づ
いてサブコード同期信号を出力するサブコード同期出力
手段を設け、このサブコード同期信号を遅延させるサブ
コード遅延手段を設け、ＡＴＩＰウォブル信号に基づい
てＡＴＩＰ同期信号を出力するＡＴＩＰ同期出力手段を
設け、このＡＴＩＰ同期信号と遅延されたサブコード同
期信号との同期ズレを検出する同期ズレ検出手段を設け
たことにより、サブコード同期信号の出力をＡＴＩＰ同
期出力手段の遅延時間に対応して遅延させることができ
るので、サブコード同期信号との同期ズレを検出するＡ
ＴＩＰ同期信号の遅延を相殺することができ、ＡＴＩＰ
ウォブル信号とＥＦＭ信号のサブコードとの同期ズレを
高精度に検出することができる。
いてサブコード同期信号を出力するサブコード同期出力
手段を設け、このサブコード同期信号を遅延させるサブ
コード遅延手段を設け、ＡＴＩＰウォブル信号に基づい
てＡＴＩＰ同期信号を出力するＡＴＩＰ同期出力手段を
設け、このＡＴＩＰ同期信号と遅延されたサブコード同
期信号との同期ズレを検出する同期ズレ検出手段を設け
たことにより、サブコード同期信号の出力をＡＴＩＰ同
期出力手段の遅延時間に対応して遅延させることができ
るので、サブコード同期信号との同期ズレを検出するＡ
ＴＩＰ同期信号の遅延を相殺することができ、ＡＴＩＰ
ウォブル信号とＥＦＭ信号のサブコードとの同期ズレを
高精度に検出することができる。
【００７４】請求項５記載の発明は、ＥＦＭ信号に基づ
いてサブコード同期信号を出力するサブコード同期出力
手段を設け、ＡＴＩＰウォブル信号に基づいてＡＴＩＰ
同期信号を出力するＡＴＩＰ同期出力手段を設け、この
ＡＴＩＰ同期信号を遅延させるＡＴＩＰ遅延手段を設
け、サブコード同期信号と遅延されたＡＴＩＰ同期信号
との同期ズレを検出する同期ズレ検出手段を設けたこと
により、ＡＴＩＰ同期信号の出力をサブコード同期出力
手段の遅延時間に対応して遅延させることができるの
で、ＡＴＩＰ同期信号との同期ズレを検出するサブコー
ド同期信号の遅延を相殺することができ、ＡＴＩＰウォ
ブル信号とＥＦＭ信号のサブコードとの同期ズレを高精
度に検出することができる。
いてサブコード同期信号を出力するサブコード同期出力
手段を設け、ＡＴＩＰウォブル信号に基づいてＡＴＩＰ
同期信号を出力するＡＴＩＰ同期出力手段を設け、この
ＡＴＩＰ同期信号を遅延させるＡＴＩＰ遅延手段を設
け、サブコード同期信号と遅延されたＡＴＩＰ同期信号
との同期ズレを検出する同期ズレ検出手段を設けたこと
により、ＡＴＩＰ同期信号の出力をサブコード同期出力
手段の遅延時間に対応して遅延させることができるの
で、ＡＴＩＰ同期信号との同期ズレを検出するサブコー
ド同期信号の遅延を相殺することができ、ＡＴＩＰウォ
ブル信号とＥＦＭ信号のサブコードとの同期ズレを高精
度に検出することができる。
【００７５】請求項６記載の発明は、ＥＦＭ信号に基づ
いてサブコード同期信号を出力するサブコード同期出力
手段を設け、このサブコード同期信号を遅延させるサブ
コード遅延手段を設け、ＡＴＩＰウォブル信号に基づい
てＡＴＩＰ同期信号を出力するＡＴＩＰ同期出力手段を
設け、このＡＴＩＰ同期信号を遅延させるＡＴＩＰ遅延
手段を設け、遅延されたサブコード同期信号と遅延され
たＡＴＩＰ同期信号との同期ズレを検出する同期ズレ検
出手段を設けたことにより、サブコード同期信号の出力
をＡＴＩＰ同期出力手段の遅延時間に対応して遅延させ
ることができると共に、ＡＴＩＰ同期信号の出力をサブ
コード同期出力手段の遅延時間に対応して遅延させるこ
とができるので、同期ズレを検出するＡＴＩＰ同期信号
とサブコード同期信号との遅延を各々相殺することがで
き、ＡＴＩＰウォブル信号とＥＦＭ信号のサブコードと
の同期ズレを高精度に検出することができる。
いてサブコード同期信号を出力するサブコード同期出力
手段を設け、このサブコード同期信号を遅延させるサブ
コード遅延手段を設け、ＡＴＩＰウォブル信号に基づい
てＡＴＩＰ同期信号を出力するＡＴＩＰ同期出力手段を
設け、このＡＴＩＰ同期信号を遅延させるＡＴＩＰ遅延
手段を設け、遅延されたサブコード同期信号と遅延され
たＡＴＩＰ同期信号との同期ズレを検出する同期ズレ検
出手段を設けたことにより、サブコード同期信号の出力
をＡＴＩＰ同期出力手段の遅延時間に対応して遅延させ
ることができると共に、ＡＴＩＰ同期信号の出力をサブ
コード同期出力手段の遅延時間に対応して遅延させるこ
とができるので、同期ズレを検出するＡＴＩＰ同期信号
とサブコード同期信号との遅延を各々相殺することがで
き、ＡＴＩＰウォブル信号とＥＦＭ信号のサブコードと
の同期ズレを高精度に検出することができる。
【００７６】請求項７記載の発明は、サブコード同期出
力手段に、シリアルに入力されるＥＦＭ信号をパラレル
なＥＦＭデータに変換するＥＦＭ変換手段を設け、この
ＥＦＭデータと予め設定されたＥＦＭパターンとを１チ
ャネルビット毎に比較してＥＦＭ同期を検出するＥＦＭ
同期検出手段を設け、このＥＦＭ同期から３チャネルビ
ット後にＥＦＭ変換手段が出力するＥＦＭデータと予め
設定されたサブコードパターンとを１チャネルビット毎
に比較してサブコード同期信号を出力するサブコード同
期検出手段を設けたことにより、ＥＦＭ信号をＦＭ復調
することなくパターンマッチングによりサブコード同期
を検出するので、サブコード同期信号を迅速に出力する
ことができる。
力手段に、シリアルに入力されるＥＦＭ信号をパラレル
なＥＦＭデータに変換するＥＦＭ変換手段を設け、この
ＥＦＭデータと予め設定されたＥＦＭパターンとを１チ
ャネルビット毎に比較してＥＦＭ同期を検出するＥＦＭ
同期検出手段を設け、このＥＦＭ同期から３チャネルビ
ット後にＥＦＭ変換手段が出力するＥＦＭデータと予め
設定されたサブコードパターンとを１チャネルビット毎
に比較してサブコード同期信号を出力するサブコード同
期検出手段を設けたことにより、ＥＦＭ信号をＦＭ復調
することなくパターンマッチングによりサブコード同期
を検出するので、サブコード同期信号を迅速に出力する
ことができる。
【００７７】請求項８記載の発明は、ＡＴＩＰ同期出力
手段に、ＡＴＩＰウォブル信号をＦＭ復調データに変換
するＡＴＩＰ復調手段を設け、このシリアルなＦＭ復調
データをパラレルなＡＴＩＰデータに変換するＡＴＩＰ
変換手段を設け、このＡＴＩＰデータと予め設定された
ＡＴＩＰパターンとを１チャネルビット毎に比較してＡ
ＴＩＰ同期信号を出力するＡＴＩＰ同期検出手段を設け
たことにより、ＡＴＩＰ信号を復調してからパターンマ
ッチングによりＡＴＩＰ同期を検出するので、ＡＴＩＰ
同期信号を迅速に出力することができる。
手段に、ＡＴＩＰウォブル信号をＦＭ復調データに変換
するＡＴＩＰ復調手段を設け、このシリアルなＦＭ復調
データをパラレルなＡＴＩＰデータに変換するＡＴＩＰ
変換手段を設け、このＡＴＩＰデータと予め設定された
ＡＴＩＰパターンとを１チャネルビット毎に比較してＡ
ＴＩＰ同期信号を出力するＡＴＩＰ同期検出手段を設け
たことにより、ＡＴＩＰ信号を復調してからパターンマ
ッチングによりＡＴＩＰ同期を検出するので、ＡＴＩＰ
同期信号を迅速に出力することができる。
【図１】本発明の第一の実施例のデータ処理装置である
ＦＭ復調装置がＡＴＩＰウォブル信号をＦＭ復調データ
に変換する行程を示すタイムチャートである。
ＦＭ復調装置がＡＴＩＰウォブル信号をＦＭ復調データ
に変換する行程を示すタイムチャートである。
【図２】ＦＭ復調装置を示すブロック図である。
【図３】第二の実施例のデータ処理装置であるＦＭ復調
装置を示すブロック図である。
装置を示すブロック図である。
【図４】ＡＴＩＰウォブル信号をＦＭ復調データに変換
する行程を示すタイムチャートである。
する行程を示すタイムチャートである。
【図５】第三の実施例のデータ処理装置である同期ズレ
検出装置を示すブロック図である。
検出装置を示すブロック図である。
【図６】ＡＴＩＰウォブル信号をＦＭ復調データに変換
する行程を示すタイムチャートである。
する行程を示すタイムチャートである。
【図７】第一の変形例のデータ処理装置である同期ズレ
検出装置を示すブロック図である。
検出装置を示すブロック図である。
【図８】第二の変形例のデータ処理装置である同期ズレ
検出装置を示すブロック図である。
検出装置を示すブロック図である。
【図９】第三の変形例のデータ処理装置である同期ズレ
検出装置を示すブロック図である。
検出装置を示すブロック図である。
【図１０】データ処理装置の一従来例であるＦＭ復調回
路を示すブロック図である。
路を示すブロック図である。
【図１１】ＡＴＩＰウォブル信号をＦＭ復調データに変
換する行程を示すタイムチャートである。
換する行程を示すタイムチャートである。
１１，１５ ＡＴＩＰ復調手
段 １１，１５，２２，３７，３９，４０ データ処理装置 ３ 波形整形手段 ４，１２ エッジ出力手段 ５ クロック出力手
段 ６ クロックカウン
ト手段 ９ データ比較手
段、データ復調手段 １７ データ選択手段 ２３ サブコード同期
出力手段 ２４ ＡＴＩＰ同期出
力手段 ２５ 同期ズレ検出手
段 ２８ ＥＦＭ変換手段 ２９ ＥＦＭ同期検出
手段 ３０ サブコード同期
検出手段 ３３ ＡＴＩＰ変換手
段 ３５ ＡＴＩＰ同期検
出手段 ３６ サブコード遅延
手段 ３８ ＡＴＩＰ遅延手
段
段 １１，１５，２２，３７，３９，４０ データ処理装置 ３ 波形整形手段 ４，１２ エッジ出力手段 ５ クロック出力手
段 ６ クロックカウン
ト手段 ９ データ比較手
段、データ復調手段 １７ データ選択手段 ２３ サブコード同期
出力手段 ２４ ＡＴＩＰ同期出
力手段 ２５ 同期ズレ検出手
段 ２８ ＥＦＭ変換手段 ２９ ＥＦＭ同期検出
手段 ３０ サブコード同期
検出手段 ３３ ＡＴＩＰ変換手
段 ３５ ＡＴＩＰ同期検
出手段 ３６ サブコード遅延
手段 ３８ ＡＴＩＰ遅延手
段
Claims (8)
- 【請求項１】 ＡＴＩＰ(Absolute Time In Pregroove)
ウォブル信号をパルス信号に変換する波形整形手段と、
パルス信号の立ち上がりと立ち下がりとに従ってエッジ
パルスを出力するエッジ出力手段と、基準クロックを出
力するクロック出力手段と、基準クロックをエッジパル
スに従ってカウントするクロックカウント手段と、カウ
ント値を予め設定されたプリセットデータと比較するデ
ータ比較手段と、この比較結果に対応してＦＭ(Frequen
cy Modulation)復調データを生成するデータ復調手段と
を有することを特徴とするデータ処理装置。 - 【請求項２】 ＡＴＩＰウォブル信号をパルス信号に変
換する波形整形手段と、パルス信号の立ち上がりに従っ
て第一のエッジパルスを出力する第一のエッジ出力手段
と、パルス信号の立ち下がりに従って第二のエッジパル
スを出力する第二のエッジ出力手段と、基準クロックを
出力するクロック出力手段と、基準クロックを第一のエ
ッジパルスに従ってカウントする第一のクロックカウン
ト手段と、基準クロックを第二のエッジパルスに従って
カウントする第二のクロックカウント手段と、第一のカ
ウント値を予め設定されたプリセットデータと比較する
第一のデータ比較手段と、第二のカウント値を予め設定
されたプリセットデータと比較する第二のデータ比較手
段と、第一の比較結果に対応して第一のＦＭ復調データ
を生成する第一のデータ復調手段と、第二の比較結果に
対応して第二のＦＭ復調データを生成する第二のデータ
復調手段と、第一のＦＭ復調データと第二のＦＭ復調デ
ータとを比較して位相が先行した一方を選択するデータ
選択手段とを有することを特徴とするデータ処理装置。 - 【請求項３】 シリアルに入力されるＥＦＭ(Eight to
Fourteen Modulation)信号をパラレルなＥＦＭデータに
変換するＥＦＭ変換手段と、このＥＦＭデータと予め設
定されたＥＦＭパターンとを１チャネルビット毎に比較
してＥＦＭ同期を検出するＥＦＭ同期検出手段と、この
ＥＦＭ同期から３チャネルビット後に前記ＥＦＭ変換手
段が出力するＥＦＭデータと予め設定されたサブコード
パターンとを１チャネルビット毎に比較してサブコード
同期信号を出力するサブコード同期検出手段と、ＡＴＩ
Ｐウォブル信号をＦＭ復調データに変換するＡＴＩＰ復
調手段と、このシリアルなＦＭ復調データをパラレルな
ＡＴＩＰデータに変換するＡＴＩＰ変換手段と、このＡ
ＴＩＰデータと予め設定されたＡＴＩＰパターンとを１
チャネルビット毎に比較してＡＴＩＰ同期信号を出力す
るＡＴＩＰ同期検出手段と、このＡＴＩＰ同期信号とサ
ブコード同期信号との同期ズレを検出する同期ズレ検出
手段とを有することを特徴とするデータ処理装置。 - 【請求項４】 ＥＦＭ信号に基づいてサブコード同期信
号を出力するサブコード同期出力手段と、このサブコー
ド同期信号を遅延させるサブコード遅延手段と、ＡＴＩ
Ｐウォブル信号に基づいてＡＴＩＰ同期信号を出力する
ＡＴＩＰ同期出力手段と、このＡＴＩＰ同期信号と遅延
されたサブコード同期信号との同期ズレを検出する同期
ズレ検出手段とを有することを特徴とするデータ処理装
置。 - 【請求項５】 ＥＦＭ信号に基づいてサブコード同期信
号を出力するサブコード同期出力手段と、ＡＴＩＰウォ
ブル信号に基づいてＡＴＩＰ同期信号を出力するＡＴＩ
Ｐ同期出力手段と、このＡＴＩＰ同期信号を遅延させる
ＡＴＩＰ遅延手段と、サブコード同期信号と遅延された
ＡＴＩＰ同期信号との同期ズレを検出する同期ズレ検出
手段とを有することを特徴とするデータ処理装置。 - 【請求項６】 ＥＦＭ信号に基づいてサブコード同期信
号を出力するサブコード同期出力手段と、このサブコー
ド同期信号を遅延させるサブコード遅延手段と、ＡＴＩ
Ｐウォブル信号に基づいてＡＴＩＰ同期信号を出力する
ＡＴＩＰ同期出力手段と、このＡＴＩＰ同期信号を遅延
させるＡＴＩＰ遅延手段と、遅延されたサブコード同期
信号と遅延されたＡＴＩＰ同期信号との同期ズレを検出
する同期ズレ検出手段とを有することを特徴とするデー
タ処理装置。 - 【請求項７】 サブコード同期出力手段が、シリアルに
入力されるＥＦＭ信号をパラレルなＥＦＭデータに変換
するＥＦＭ変換手段と、このＥＦＭデータと予め設定さ
れたＥＦＭパターンとを１チャネルビット毎に比較して
ＥＦＭ同期を検出するＥＦＭ同期検出手段と、このＥＦ
Ｍ同期から３チャネルビット後に前記ＥＦＭ変換手段が
出力するＥＦＭデータと予め設定されたサブコードパタ
ーンとを１チャネルビット毎に比較してサブコード同期
信号を出力するサブコード同期検出手段とを有すること
を特徴とする請求項４又は６記載のデータ処理装置。 - 【請求項８】 ＡＴＩＰ同期出力手段が、ＡＴＩＰウォ
ブル信号をＦＭ復調データに変換するＡＴＩＰ復調手段
と、このシリアルなＦＭ復調データをパラレルなＡＴＩ
Ｐデータに変換するＡＴＩＰ変換手段と、このＡＴＩＰ
データと予め設定されたＡＴＩＰパターンとを１チャネ
ルビット毎に比較してＡＴＩＰ同期信号を出力するＡＴ
ＩＰ同期検出手段とを有することを特徴とする請求項５
又は６記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1561795A JPH08214033A (ja) | 1995-02-02 | 1995-02-02 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1561795A JPH08214033A (ja) | 1995-02-02 | 1995-02-02 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08214033A true JPH08214033A (ja) | 1996-08-20 |
Family
ID=11893679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1561795A Pending JPH08214033A (ja) | 1995-02-02 | 1995-02-02 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08214033A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0881640A2 (en) * | 1997-05-29 | 1998-12-02 | Mitsumi Electric Company Ltd. | A demodulation circuit, a decode circuit and a digital PLL circuit for an optical disc apparatus |
| WO2000052692A1 (fr) * | 1999-03-02 | 2000-09-08 | Matsushita Electric Industrial Co., Ltd. | Dispositif demodulant de signal d'interface audio numerique |
| US6876707B2 (en) | 1999-12-20 | 2005-04-05 | Teac Corporation | Signal processing circuit and signal processing method |
| CN112255467A (zh) * | 2019-07-22 | 2021-01-22 | 苏州普镭辰光光电有限公司 | 测量脉冲信号到达时间的装置和方法 |
-
1995
- 1995-02-02 JP JP1561795A patent/JPH08214033A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0881640A2 (en) * | 1997-05-29 | 1998-12-02 | Mitsumi Electric Company Ltd. | A demodulation circuit, a decode circuit and a digital PLL circuit for an optical disc apparatus |
| EP0881640A3 (en) * | 1997-05-29 | 2001-05-09 | Mitsumi Electric Company Ltd. | A demodulation circuit, a decode circuit and a digital PLL circuit for an optical disc apparatus |
| US6359949B1 (en) | 1997-05-29 | 2002-03-19 | Mitsumi Electric Co., Ltd. | Demodulation circuit, a decode circuit and a digital PLL circuit for an optical disc apparatus |
| EP1610328A1 (en) * | 1997-05-29 | 2005-12-28 | Mitsumi Electric Co., Ltd. | A demodulation circuit and an optical disc apparatus |
| EP1610327A1 (en) * | 1997-05-29 | 2005-12-28 | Mitsumi Electric Co., Ltd. | A decode circuit and an optical disc apparatus |
| WO2000052692A1 (fr) * | 1999-03-02 | 2000-09-08 | Matsushita Electric Industrial Co., Ltd. | Dispositif demodulant de signal d'interface audio numerique |
| GB2363303A (en) * | 1999-03-02 | 2001-12-12 | Matsushita Electric Ind Co Ltd | Digital audio interface signal demodulating device |
| GB2363303B (en) * | 1999-03-02 | 2003-10-29 | Matsushita Electric Ind Co Ltd | Digital audio interface signal demodulating apparatus |
| US6757341B1 (en) | 1999-03-02 | 2004-06-29 | Matsushita Electric Industrial Co., Ltd. | Digital audio interface signal demodulating device |
| US6876707B2 (en) | 1999-12-20 | 2005-04-05 | Teac Corporation | Signal processing circuit and signal processing method |
| CN112255467A (zh) * | 2019-07-22 | 2021-01-22 | 苏州普镭辰光光电有限公司 | 测量脉冲信号到达时间的装置和方法 |
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