JPH04360070A - 磁気記録再生装置 - Google Patents
磁気記録再生装置Info
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- JPH04360070A JPH04360070A JP13659291A JP13659291A JPH04360070A JP H04360070 A JPH04360070 A JP H04360070A JP 13659291 A JP13659291 A JP 13659291A JP 13659291 A JP13659291 A JP 13659291A JP H04360070 A JPH04360070 A JP H04360070A
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- 238000001514 detection method Methods 0.000 claims abstract description 35
- 230000001360 synchronised effect Effects 0.000 abstract description 58
- 238000010586 diagram Methods 0.000 description 17
- 230000000630 rising effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は回転ヘッドを用いてデジ
タル信号を記録再生する磁気記録再生装置、特に第１ブ
ロックの同期信号とブロックアドレスを確実に再生する
改良された磁気記録再生装置に関する。
タル信号を記録再生する磁気記録再生装置、特に第１ブ
ロックの同期信号とブロックアドレスを確実に再生する
改良された磁気記録再生装置に関する。
【０００２】
【従来の技術】図６は従来の磁気記録再生装置の記録部
の回路構成図を示すものであり、図７は従来の磁気記録
再生装置の再生部の回路構成図を示すものである。各図
において、（７）は１６ビットのオーディオデータを入
力するためのオーディオデータ入力端子、（８）はオー
ディオデータ入力端子（７）からのオーディオデータを
処理する信号処理回路、（９）はシンボルクロックＳ−
ＣＬＫ、チャンネルクロックＣ−ＣＬＫ等のクロック信
号を発生するクロック生成回路、（１２）はエリア信号
を入力するためのエリア信号入力端子、（１１）はエリ
ア信号入力端子（１２）から入力されたエリア信号とク
ロック生成回路（９）からのシンボルクロックＳ−ＣＬ
Ｋ及びチャンネルクロックＣ−ＣＬＫに基づいてプリア
ンブル、シンク、ＩＤ信号、パリティ信号を生成するプ
リアンブル・シンク・ＩＤ・パリティ生成回路、（１３
）は信号処理回路（８）からのデータとプリアンブル・
シンク・ＩＤ・パリティ生成回路（１１９からのデータ
をエリア信号入力端子（１２）からのエリア信号に基づ
いて切り替えるセレクタ、（１０）はセレクタ（１３）
からのデータをエリア信号、シンボルクロックＳ−ＣＬ
Ｋ及びチャンネルクロックＣ−ＣＬＫに基づいて変調し
て記録データ出力端子（１４）に出力する変調器である
。一方、（１５）はシリアル再生データを入力するため
のシリアル再生データ入力端子、（１６）はシリアル再
生データ入力端子（１５）からのシリアル再生データに
基づいてチャンネルクロックＣ−ＣＬＫを再現するＰＬ
Ｌ（フェーズロックトループ）回路、（１７）はシリア
ル再生データ入力端子（１５）からのシリアル再生デー
タからシンボルクロックＳ−ＣＬＫを再現するための同
期検出回路、（１８）はシリアル再生データ入力端子１
５からのシリアル再生データからチャンネルクロックＣ
−ＣＬＫとシンボルクロックＳ−ＣＬＫに基づいてシン
ボルデータＳ−Ｄを再現する復調器、（１９）は復調器
（１８）からのシンボルデータＳ−Ｄを同期検出回路（
１７）からのシンボルクロックＳ−ＣＬＫに基づいて信
号処理して再生オーディオデータをオーディオデータ出
力端子（２０）に出力する信号処理回路である。
の回路構成図を示すものであり、図７は従来の磁気記録
再生装置の再生部の回路構成図を示すものである。各図
において、（７）は１６ビットのオーディオデータを入
力するためのオーディオデータ入力端子、（８）はオー
ディオデータ入力端子（７）からのオーディオデータを
処理する信号処理回路、（９）はシンボルクロックＳ−
ＣＬＫ、チャンネルクロックＣ−ＣＬＫ等のクロック信
号を発生するクロック生成回路、（１２）はエリア信号
を入力するためのエリア信号入力端子、（１１）はエリ
ア信号入力端子（１２）から入力されたエリア信号とク
ロック生成回路（９）からのシンボルクロックＳ−ＣＬ
Ｋ及びチャンネルクロックＣ−ＣＬＫに基づいてプリア
ンブル、シンク、ＩＤ信号、パリティ信号を生成するプ
リアンブル・シンク・ＩＤ・パリティ生成回路、（１３
）は信号処理回路（８）からのデータとプリアンブル・
シンク・ＩＤ・パリティ生成回路（１１９からのデータ
をエリア信号入力端子（１２）からのエリア信号に基づ
いて切り替えるセレクタ、（１０）はセレクタ（１３）
からのデータをエリア信号、シンボルクロックＳ−ＣＬ
Ｋ及びチャンネルクロックＣ−ＣＬＫに基づいて変調し
て記録データ出力端子（１４）に出力する変調器である
。一方、（１５）はシリアル再生データを入力するため
のシリアル再生データ入力端子、（１６）はシリアル再
生データ入力端子（１５）からのシリアル再生データに
基づいてチャンネルクロックＣ−ＣＬＫを再現するＰＬ
Ｌ（フェーズロックトループ）回路、（１７）はシリア
ル再生データ入力端子（１５）からのシリアル再生デー
タからシンボルクロックＳ−ＣＬＫを再現するための同
期検出回路、（１８）はシリアル再生データ入力端子１
５からのシリアル再生データからチャンネルクロックＣ
−ＣＬＫとシンボルクロックＳ−ＣＬＫに基づいてシン
ボルデータＳ−Ｄを再現する復調器、（１９）は復調器
（１８）からのシンボルデータＳ−Ｄを同期検出回路（
１７）からのシンボルクロックＳ−ＣＬＫに基づいて信
号処理して再生オーディオデータをオーディオデータ出
力端子（２０）に出力する信号処理回路である。
【０００３】図９は図７に示した同期検出回路（１７）
の詳細な構成を示す回路構成図であり、図において、（
２１）はチャンネルクロックＣ−ＣＬＫの入力端子、（
２２）はシリアル再生データ入力端子（１５）からのデ
ータとチャンネルクロックＣ−ＣＬＫから同期信号を検
出する同期信号検出器、（２５）は同期信号検出器（２
２）からの同期信号と２入力ＮＡＮＤゲート（２）４の
出力信号を入力とする２入力ＡＮＤゲート、（２３）は
２入力ＡＮＤゲート（２５）の出力をカウントしＱＡ出
力とＱＤ出力を２入力ＮＡＮＤゲート（２４）に送出す
る同期式２進カウンタ、（２６）は２入力ＡＮＤゲート
（２５）の出力をシンボルクロックＳ−ＣＬＫとして送
出するシンボルクロック出力端子である。
の詳細な構成を示す回路構成図であり、図において、（
２１）はチャンネルクロックＣ−ＣＬＫの入力端子、（
２２）はシリアル再生データ入力端子（１５）からのデ
ータとチャンネルクロックＣ−ＣＬＫから同期信号を検
出する同期信号検出器、（２５）は同期信号検出器（２
２）からの同期信号と２入力ＮＡＮＤゲート（２）４の
出力信号を入力とする２入力ＡＮＤゲート、（２３）は
２入力ＡＮＤゲート（２５）の出力をカウントしＱＡ出
力とＱＤ出力を２入力ＮＡＮＤゲート（２４）に送出す
る同期式２進カウンタ、（２６）は２入力ＡＮＤゲート
（２５）の出力をシンボルクロックＳ−ＣＬＫとして送
出するシンボルクロック出力端子である。
【０００４】以上述べたような構成において、次にその
動作を図５の記録データの説明図、図８の記録再生時の
データとクロックのタイミングを示すタイミングチャー
ト並びに図１０の再生時のデータ及びシンボルクロック
Ｓ−ＣＬＫを示すタイミングチャートに従って説明する
。ちなみに、図５（ａ）はプリアンブル部の記録データ
、同図（ｂ）はＤＡＴの記録フォーマット、同図（ｃ）
はデータブロックのデータ構成、同図（ｄ１）と（ｄ２
）は同期検出信号部の記録データをそれぞれ示すもので
ある。一般に回転ヘッドを用いてテープ状の記録媒体に
デジタル信号の記録再生を行うＤＡＴのような装置では
、記録フォーマット中に再生時にＰＬＬをかけてデータ
のビット単位のクロック、つまりチャンネルクロックＣ
−ＣＬＫを得るためにプリアンブルが設けられている。 図５（ｂ）はかかるＤＡＴの記録フォーマットの一部を
示しており、（１）はプリアンブル部、（２）はデータ
ブロック部である。また、同図（ｃ）は１つのデータブ
ロック部（２）のデータ構成を示すもので、（３）は同
期検出信号部、（４）はＩＤ部、（５）はＩＤパリティ
部、（６）はデータ部をそれぞれ示すものである。更に
、同図（ａ）はプリアンブル部（１）の実際の記録デー
タを示すもので、（ｄ１），（ｄ２）は同期検出信号部
（３）の実際の記録データを示すものである。また、図
８（ａ）はチャンネルクロックＣ−ＣＬＫ、同図（ｂ）
はシンボルクロックＳ−ＣＬＫ、同図（ｃ）はシンボル
データＳ−Ｄ、同図（ｄ）は記録再生データをそれぞれ
示すものである。さらに、図１０（ａ）はシリアル再生
データ、同図（ｂ）はシンボルクロックＳ−ＣＬＫをそ
れぞれ示すものである。
動作を図５の記録データの説明図、図８の記録再生時の
データとクロックのタイミングを示すタイミングチャー
ト並びに図１０の再生時のデータ及びシンボルクロック
Ｓ−ＣＬＫを示すタイミングチャートに従って説明する
。ちなみに、図５（ａ）はプリアンブル部の記録データ
、同図（ｂ）はＤＡＴの記録フォーマット、同図（ｃ）
はデータブロックのデータ構成、同図（ｄ１）と（ｄ２
）は同期検出信号部の記録データをそれぞれ示すもので
ある。一般に回転ヘッドを用いてテープ状の記録媒体に
デジタル信号の記録再生を行うＤＡＴのような装置では
、記録フォーマット中に再生時にＰＬＬをかけてデータ
のビット単位のクロック、つまりチャンネルクロックＣ
−ＣＬＫを得るためにプリアンブルが設けられている。 図５（ｂ）はかかるＤＡＴの記録フォーマットの一部を
示しており、（１）はプリアンブル部、（２）はデータ
ブロック部である。また、同図（ｃ）は１つのデータブ
ロック部（２）のデータ構成を示すもので、（３）は同
期検出信号部、（４）はＩＤ部、（５）はＩＤパリティ
部、（６）はデータ部をそれぞれ示すものである。更に
、同図（ａ）はプリアンブル部（１）の実際の記録デー
タを示すもので、（ｄ１），（ｄ２）は同期検出信号部
（３）の実際の記録データを示すものである。また、図
８（ａ）はチャンネルクロックＣ−ＣＬＫ、同図（ｂ）
はシンボルクロックＳ−ＣＬＫ、同図（ｃ）はシンボル
データＳ−Ｄ、同図（ｄ）は記録再生データをそれぞれ
示すものである。さらに、図１０（ａ）はシリアル再生
データ、同図（ｂ）はシンボルクロックＳ−ＣＬＫをそ
れぞれ示すものである。
【０００５】先ず、記録時においては、オーディオデー
タ入力端子（７）から入力された１６ビットのオーディ
オデータで信号処理回路（８）に入力され、図５（ｂ）
に示されるようなフォーマット通りのデータに変換され
、クロック生成回路（９）から出力されたシンボルクロ
ックＳ−ＣＬＫに同期した８ビットのシンボルデータＳ
−Ｄとなりセレクタ（１３）に出力される。プリアンブ
ル・シンク・ＩＤ・パリティ生成回路（１１）ではエリ
ア信号入力端子（１２）から入力されたエリア信号がプ
リアンブルエリア、シンクエリア、ＩＤエリア、パリテ
ィエリアを示す場合に、それぞれの８ビットパラレル信
号をセレクタ（１３）に出力する。セレクタ（１３）で
はエリア信号がデータエリアを示す場合に信号処理回路
（８）の出力を、それ以外の場合にはプリアンブル・シ
ンク・ＩＤ・パリティ生成回路（１１）の出力を変調器
（１０）に出力する。変調器（１０）ではセレクタ（１
３）より入力された８ビットパラレルデータをエリア信
号入力端子（１２）より入力されたエリア信号に応じて
、１０ビットの変調データあるいはシンク信号、ＩＤ信
号、パリティ信号に変換し、クロック生成回路（９）よ
り入力されたチャンネルクロックＣ−ＣＬＫに同期して
シリアルデータとして記録データ出力端子（１４）より
出力する。この時、プリアンブル部（１）には図５（ａ
）に示すように、チャンネルクロックＣ−ＣＬＫの１／
２の周期で反転する信号が記録され、同期信号部（３）
には図５（ｄ１），（ｄ２）に示すような同期信号が記
録される。
タ入力端子（７）から入力された１６ビットのオーディ
オデータで信号処理回路（８）に入力され、図５（ｂ）
に示されるようなフォーマット通りのデータに変換され
、クロック生成回路（９）から出力されたシンボルクロ
ックＳ−ＣＬＫに同期した８ビットのシンボルデータＳ
−Ｄとなりセレクタ（１３）に出力される。プリアンブ
ル・シンク・ＩＤ・パリティ生成回路（１１）ではエリ
ア信号入力端子（１２）から入力されたエリア信号がプ
リアンブルエリア、シンクエリア、ＩＤエリア、パリテ
ィエリアを示す場合に、それぞれの８ビットパラレル信
号をセレクタ（１３）に出力する。セレクタ（１３）で
はエリア信号がデータエリアを示す場合に信号処理回路
（８）の出力を、それ以外の場合にはプリアンブル・シ
ンク・ＩＤ・パリティ生成回路（１１）の出力を変調器
（１０）に出力する。変調器（１０）ではセレクタ（１
３）より入力された８ビットパラレルデータをエリア信
号入力端子（１２）より入力されたエリア信号に応じて
、１０ビットの変調データあるいはシンク信号、ＩＤ信
号、パリティ信号に変換し、クロック生成回路（９）よ
り入力されたチャンネルクロックＣ−ＣＬＫに同期して
シリアルデータとして記録データ出力端子（１４）より
出力する。この時、プリアンブル部（１）には図５（ａ
）に示すように、チャンネルクロックＣ−ＣＬＫの１／
２の周期で反転する信号が記録され、同期信号部（３）
には図５（ｄ１），（ｄ２）に示すような同期信号が記
録される。
【０００６】次に、再生時においては、シリアル再生デ
ータ入力端子（１５）から入力されたシリアル再生デー
タはＰＬＬ回路（１６）、同期検出回路（１７）及び復
調器（１８）に入力される。ＰＬＬ回路（１６）ではプ
リアンブル部（１）を再生してＰＬＬをロックし、チャ
ンネルクロックＣ−ＣＬＫを同期検出回路（１７）、復
調器（１８）及び信号処理回路（１９）に出力する。復
調器（１８）ではシリアル再生データ入力端子（１５）
から入力されたシリアル再生データをシンボルクロック
Ｓ−ＣＬＫによりシンボル単位の符号に分け、８ビット
のパラレルシンボルデータに復調する。
ータ入力端子（１５）から入力されたシリアル再生デー
タはＰＬＬ回路（１６）、同期検出回路（１７）及び復
調器（１８）に入力される。ＰＬＬ回路（１６）ではプ
リアンブル部（１）を再生してＰＬＬをロックし、チャ
ンネルクロックＣ−ＣＬＫを同期検出回路（１７）、復
調器（１８）及び信号処理回路（１９）に出力する。復
調器（１８）ではシリアル再生データ入力端子（１５）
から入力されたシリアル再生データをシンボルクロック
Ｓ−ＣＬＫによりシンボル単位の符号に分け、８ビット
のパラレルシンボルデータに復調する。
【０００７】この場合の同期検出回路（１７）の動作で
あるが、ＰＬＬ回路（１６）から入力されたチャンネル
クロックＣ−ＣＬＫはチャンネルクロック入力端子（２
１）から同期信号検出器（２２）及び同期式２進カウン
タ（２３）に入力される。同期式２進カウンタ（２３）
はチャンネルクロックＣ−ＣＬＫの立ち上がりをカウン
トする。２入力ＮＡＮＤゲート（２４）は同期式２進カ
ウンタ（２３）のＱＡ出力とＱＤ出力が共に“Ｈ”、す
なわちカウント値“９”の時のみ“Ｌ”を出力し、その
他の場合は“Ｈ”を出力する。同期信号検出器（２２）
はシリアル再生データ入力端子（１５）から入力された
データ（２）をチャンネルクロックＣ−ＣＬＫの立ち上
がりで順次シフトし、同期信号、すなわち図５（ｄ１）
，（ｄ２）に示した再生データが得られた場合のみ“Ｌ
”を出力し、それ以外の場合には“Ｈ”を出力する。２
入力ＡＮＤゲート（２５）は２入力ＮＡＮＤゲート（２
４）及び同期信号検出器（２２）の出力のうちどちらか
が“Ｌ”の場合のみ、“Ｌ”を出力して同期式２進カウ
ンタ（２３）をリセットし、同時にシンボルクロックＳ
−ＣＬＫをシンボルクロック出力端子（２６）より出力
する。
あるが、ＰＬＬ回路（１６）から入力されたチャンネル
クロックＣ−ＣＬＫはチャンネルクロック入力端子（２
１）から同期信号検出器（２２）及び同期式２進カウン
タ（２３）に入力される。同期式２進カウンタ（２３）
はチャンネルクロックＣ−ＣＬＫの立ち上がりをカウン
トする。２入力ＮＡＮＤゲート（２４）は同期式２進カ
ウンタ（２３）のＱＡ出力とＱＤ出力が共に“Ｈ”、す
なわちカウント値“９”の時のみ“Ｌ”を出力し、その
他の場合は“Ｈ”を出力する。同期信号検出器（２２）
はシリアル再生データ入力端子（１５）から入力された
データ（２）をチャンネルクロックＣ−ＣＬＫの立ち上
がりで順次シフトし、同期信号、すなわち図５（ｄ１）
，（ｄ２）に示した再生データが得られた場合のみ“Ｌ
”を出力し、それ以外の場合には“Ｈ”を出力する。２
入力ＡＮＤゲート（２５）は２入力ＮＡＮＤゲート（２
４）及び同期信号検出器（２２）の出力のうちどちらか
が“Ｌ”の場合のみ、“Ｌ”を出力して同期式２進カウ
ンタ（２３）をリセットし、同時にシンボルクロックＳ
−ＣＬＫをシンボルクロック出力端子（２６）より出力
する。
【０００８】この場合、図１０（ｂ）に示すように、シ
ンボルクロックＳ−ＣＬＫは同期信号が再生されるまで
は不定となり、同期信号が再生されたときに１チャンネ
ルクロック幅より狭いクロック、つまり理論的には１チ
ャンネルクロック幅であるが実際にはゲート遅延により
幅の狭いクロックが出力され、それ以降は１０チャンネ
ルクロック毎に１チャンネルクロック幅のシンボルクロ
ックＳ−ＣＬＫが出力される。
ンボルクロックＳ−ＣＬＫは同期信号が再生されるまで
は不定となり、同期信号が再生されたときに１チャンネ
ルクロック幅より狭いクロック、つまり理論的には１チ
ャンネルクロック幅であるが実際にはゲート遅延により
幅の狭いクロックが出力され、それ以降は１０チャンネ
ルクロック毎に１チャンネルクロック幅のシンボルクロ
ックＳ−ＣＬＫが出力される。
【０００９】
【発明が解決しようとする課題】従来の磁気記録再生装
置は以上のように構成されているので、プリアンブル部
直後の同期検出部では１チャンネルクロック幅の信号を
検出しなければならず、実際にはジッタやゲート遅延等
により非常に幅の狭い検出パルスとなり、チャンネルク
ロックが速い場合には同期検出を行うことが困難であり
、同期検出が行えない場合にはシンボル同期及びブロッ
ク区分が得られない問題があった。
置は以上のように構成されているので、プリアンブル部
直後の同期検出部では１チャンネルクロック幅の信号を
検出しなければならず、実際にはジッタやゲート遅延等
により非常に幅の狭い検出パルスとなり、チャンネルク
ロックが速い場合には同期検出を行うことが困難であり
、同期検出が行えない場合にはシンボル同期及びブロッ
ク区分が得られない問題があった。
【００１０】本発明は上記のような問題点を解消するた
めになされたものであり、チャンネルクロックが速い場
合でも確実に同期検出を行うことができ、確実なシンボ
ル同期及びブロック区分が得られる磁気記録再生装置を
提供することを目的とする。
めになされたものであり、チャンネルクロックが速い場
合でも確実に同期検出を行うことができ、確実なシンボ
ル同期及びブロック区分が得られる磁気記録再生装置を
提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の磁気記録再生装置は記録するデジタ
ルデータの前部に設けられたプリアンブル部に、データ
中には発生せず、かつブロックを区分するために設けら
れた第１の同期信号とは異なるパターンを有し、再生時
にデータの情報語単位を区分するためのシンボルクロッ
クを生成する第２の同期信号と、前記ブロック内におけ
る情報語の位置を得るためのシンボルアドレス信号と、
プリアンブル部であることを示すブロックアドレス信号
と、データが正確に再生されていることを識別するため
のパリティとを記録する手段を備えることを特徴とする
。
に、請求項１記載の磁気記録再生装置は記録するデジタ
ルデータの前部に設けられたプリアンブル部に、データ
中には発生せず、かつブロックを区分するために設けら
れた第１の同期信号とは異なるパターンを有し、再生時
にデータの情報語単位を区分するためのシンボルクロッ
クを生成する第２の同期信号と、前記ブロック内におけ
る情報語の位置を得るためのシンボルアドレス信号と、
プリアンブル部であることを示すブロックアドレス信号
と、データが正確に再生されていることを識別するため
のパリティとを記録する手段を備えることを特徴とする
。
【００１２】また、上記目的を達成するために、請求項
２記載の磁気記録再生装置は請求項１記載の磁気記録再
生装置により記録された磁気記録媒体を回転ヘッドを用
いて再生する磁気記録再生装置であって、前記第２の同
期信号を検出する検出手段と、検出された第２の同期信
号によりブロック内の情報語単位を区分するシンボルク
ロックを生成する生成手段と、前記シンボルクロックに
よりプリアンブル部に記録されたシンボルアドレス信号
、ブロックアドレス信号、パリティを読み取る手段と、
読み取ったパリティより再生データの正誤を判断する判
断手段とを備えかつ再生データが正しいと判断されたと
きに前記シンボルアドレス信号をブロック内の情報語の
順番に対応したカウント値を示すシンボルカウンタに読
み込む手段とブロックアドレスをカウントするブロック
カウンタにブロックアドレスを読み込む手段とを備える
ことを特徴とする。
２記載の磁気記録再生装置は請求項１記載の磁気記録再
生装置により記録された磁気記録媒体を回転ヘッドを用
いて再生する磁気記録再生装置であって、前記第２の同
期信号を検出する検出手段と、検出された第２の同期信
号によりブロック内の情報語単位を区分するシンボルク
ロックを生成する生成手段と、前記シンボルクロックに
よりプリアンブル部に記録されたシンボルアドレス信号
、ブロックアドレス信号、パリティを読み取る手段と、
読み取ったパリティより再生データの正誤を判断する判
断手段とを備えかつ再生データが正しいと判断されたと
きに前記シンボルアドレス信号をブロック内の情報語の
順番に対応したカウント値を示すシンボルカウンタに読
み込む手段とブロックアドレスをカウントするブロック
カウンタにブロックアドレスを読み込む手段とを備える
ことを特徴とする。
【００１３】
【作用】本発明におけるプリアンブル部に記録した第２
の同期信号はデータ中には発生しないパターンであり、
かつデータ部に記録された第１の同期信号と同期した信
号を与えるので、同期検出を確実に行うことができ、ま
た同様に記録したブロックアドレス信号、シンボルアド
レス信号、パリティは２回連続してパリティが正しく再
生されることにより、第１の同期信号を保護するための
カウンタのアドレスをセットするのでたとえ同期検出が
一部欠落しても確実なシンボル同期及びブロック区分が
得られる。
の同期信号はデータ中には発生しないパターンであり、
かつデータ部に記録された第１の同期信号と同期した信
号を与えるので、同期検出を確実に行うことができ、ま
た同様に記録したブロックアドレス信号、シンボルアド
レス信号、パリティは２回連続してパリティが正しく再
生されることにより、第１の同期信号を保護するための
カウンタのアドレスをセットするのでたとえ同期検出が
一部欠落しても確実なシンボル同期及びブロック区分が
得られる。
【００１４】
【実施例】以下、図面を参照しながらこの発明の実施例
を説明する。
を説明する。
【００１５】第１実施例
図２はこの発明の一実施例に係る磁気記録再生装置の記
録部の回路構成図を示すものであり、図３はこの発明の
一実施例に係る磁気記録再生装置の再生部の回路構成図
を示すものである。各図において、（３７）はエリア信
号入力端子（１２）からのエリア信号とクロック生成回
路（９）からのシンボルクロックＳ−ＣＬＫとチャンネ
ルクロックＣ−ＣＬＫに基づいて第１の同期信号である
シンクＩ、第２の同期信号であるシンクＩＩ、ブロック
アドレス、シンボルアドレス、ＩＤ信号、パリティ信号
を生成するシンクＩ・シンクＩＩ・ブロックアドレス・
シンボルアドレス・ＩＤ・パリティ生成回路、（３６）
はクロック生成回路（９）からのシンボルクロックＳ−
ＣＬＫとチャンネルクロックＣ−ＣＬＫに基づいてセレ
クタ（１３）からのデータを変調し記録データ出力端子
（１４）に記録データとして出力する変調器である。一
方、（３８）はシリアル再生データ入力端子（１５）か
らのシリアル再生データをＰＬＬ回路（１６）からのチ
ャンネルクロックＣ−ＣＬＫに基づいてパラレル信号に
変換するシリアル／パラレル変換器、（３９）はシリア
ル／パラレル変換器（３８）からのパラレルデータ及び
ＰＬＬ回路（１６）からのチャンネルクロックＣ−ＣＬ
Ｋに基づいてシンボルクロックＳ−ＣＬＫを検出する同
期検出回路、（４０）はシリアル／パラレル変換器（３
８）からのパラレルデータをＰＬＬ回路（１６）からの
チャンネルクロックＣ−ＣＬＫと同期検出回路（３９）
からのシンボルクロックＳ−ＣＬＫに基づいて復調する
復調器である。ちなみに、復調器（４０）の出力データ
は信号処理回路（１９）においてシンボルクロックＳ−
ＣＬＫに基づきオーディオデータに変換されオーディオ
データ出力端子（２０）から送出される。ちなみに、シ
ンクＩＩ信号はデータ中には発生せず、データブロック
部の先頭に設けられるシンクＩ信号とは異なったパター
ンで書き込まれることになる。
録部の回路構成図を示すものであり、図３はこの発明の
一実施例に係る磁気記録再生装置の再生部の回路構成図
を示すものである。各図において、（３７）はエリア信
号入力端子（１２）からのエリア信号とクロック生成回
路（９）からのシンボルクロックＳ−ＣＬＫとチャンネ
ルクロックＣ−ＣＬＫに基づいて第１の同期信号である
シンクＩ、第２の同期信号であるシンクＩＩ、ブロック
アドレス、シンボルアドレス、ＩＤ信号、パリティ信号
を生成するシンクＩ・シンクＩＩ・ブロックアドレス・
シンボルアドレス・ＩＤ・パリティ生成回路、（３６）
はクロック生成回路（９）からのシンボルクロックＳ−
ＣＬＫとチャンネルクロックＣ−ＣＬＫに基づいてセレ
クタ（１３）からのデータを変調し記録データ出力端子
（１４）に記録データとして出力する変調器である。一
方、（３８）はシリアル再生データ入力端子（１５）か
らのシリアル再生データをＰＬＬ回路（１６）からのチ
ャンネルクロックＣ−ＣＬＫに基づいてパラレル信号に
変換するシリアル／パラレル変換器、（３９）はシリア
ル／パラレル変換器（３８）からのパラレルデータ及び
ＰＬＬ回路（１６）からのチャンネルクロックＣ−ＣＬ
Ｋに基づいてシンボルクロックＳ−ＣＬＫを検出する同
期検出回路、（４０）はシリアル／パラレル変換器（３
８）からのパラレルデータをＰＬＬ回路（１６）からの
チャンネルクロックＣ−ＣＬＫと同期検出回路（３９）
からのシンボルクロックＳ−ＣＬＫに基づいて復調する
復調器である。ちなみに、復調器（４０）の出力データ
は信号処理回路（１９）においてシンボルクロックＳ−
ＣＬＫに基づきオーディオデータに変換されオーディオ
データ出力端子（２０）から送出される。ちなみに、シ
ンクＩＩ信号はデータ中には発生せず、データブロック
部の先頭に設けられるシンクＩ信号とは異なったパター
ンで書き込まれることになる。
【００１６】図４は図３の構成における同期検出回路（
３９）の構成を詳細に示す回路構成図である。同図にお
いて、（４２）はシリアル／パラレル変換器（３８）の
出力からシンクＩ信号を検出するシンクＩ信号検出器、
（４１）はシリアル／パラレル変換器（３８）の出力か
らシンクＩＩ信号を検出するシンクＩＩ信号検出器、（
４３）はシンクＩＩ信号検出器（４１）からのシンクＩ
Ｉ信号と２入力ＮＡＮＤゲート（４５）の出力信号を入
力とする２入力ＡＮＤゲート、（４４）はチャンネルク
ロック入力端子（２１）からのチャンネルクロックＣ−
ＣＬＫをクロックとし、２入力ＡＮＤゲート（４３）の
出力をリセット入力とし、ＱＡ出力とＱＤ出力を２入力
ＮＡＮＤゲート（４５）に送出する同期式２進カウンタ
、（４６）は同期式２進カウンタ（４４）のＱＤ出力に
基づいて復調器（４０）の出力データのパリティチェッ
クを行う第１のパリティチェック回路、（４７）は同期
式２進カウンタ（４４）のＱＤ出力に基づいて復調器（
４０）の出力データのパリティチェックを行う第２のパ
リティチェック回路、（４８），（４９）は同期式２進
カウンタ（４４）のＱＤ出力をクロック入力としキャリ
ー信号により連結された同期式２進カウンタ、（５０）
は同期式２進カウンタ（４８）のＱＡ，ＱＢ，ＱＣ，Ｑ
Ｄ出力と同期式２進カウンタ（４９）のＱＢ，ＱＣ，Ｑ
Ｄ出力を入力される７入力ＮＡＮＤ回路、（５１）は７
入力ＮＡＮＤ回路（５０）の出力を反転するＮＯＴゲー
ト、（５３），（５４）は同期式２進カウンタ（４４）
のＱＤ出力をクロック入力としキャリー信号により連結
された同期式２進カウンタ、（５５）は同期式２進カウ
ンタ（５３）のＱＡ，ＱＢ，ＱＣ出力と同期式２進カウ
ンタ（４９）のＱＡ，ＱＢ，ＱＣ出力を入力される６入
力ＮＡＮＤ回路、（５２）は７入力ＮＡＮＤ回路（５０
）、６入力ＮＡＮＤゲート（５５）、シンクＩ信号検出
器（４２）の各出力を入力され、その出力を同期式２進
カウンタ（４８），（４９）のリセットに接続される３
入力ＮＡＮＤゲート、（５７）は第１のパリティチェッ
ク回路（４６）の出力と第２のパリティチェック回路（
４７）の出力を与えられ、その出力を同期式２進カウン
タ（５３），（５４）のロード端子に接続される２入力
ＮＡＮＤゲート、（５８）は同期式２進カウンタ（４４
）のＱＤ出力に基づいて復調器（４０）の出力データを
ラッチし、このデータを同期式２進カウンタ（４８），
（４９）のカウンタ列及び同期式２進カウンタ（５３）
，（５４）のカウンタ列にデータ入力として与える８ビ
ットラッチである。ちなみに、同期式２進カウンタ（４
８），（４９）のロード端子には第１のパリティチェッ
ク回路（４６）の出力が接続される。また、同期式２進
カウンタ（４４）のＱＤ出力はシンボルクロックＳ−Ｃ
ＬＫとしてシンボルクロック出力端子（５６）に送出さ
れる。
３９）の構成を詳細に示す回路構成図である。同図にお
いて、（４２）はシリアル／パラレル変換器（３８）の
出力からシンクＩ信号を検出するシンクＩ信号検出器、
（４１）はシリアル／パラレル変換器（３８）の出力か
らシンクＩＩ信号を検出するシンクＩＩ信号検出器、（
４３）はシンクＩＩ信号検出器（４１）からのシンクＩ
Ｉ信号と２入力ＮＡＮＤゲート（４５）の出力信号を入
力とする２入力ＡＮＤゲート、（４４）はチャンネルク
ロック入力端子（２１）からのチャンネルクロックＣ−
ＣＬＫをクロックとし、２入力ＡＮＤゲート（４３）の
出力をリセット入力とし、ＱＡ出力とＱＤ出力を２入力
ＮＡＮＤゲート（４５）に送出する同期式２進カウンタ
、（４６）は同期式２進カウンタ（４４）のＱＤ出力に
基づいて復調器（４０）の出力データのパリティチェッ
クを行う第１のパリティチェック回路、（４７）は同期
式２進カウンタ（４４）のＱＤ出力に基づいて復調器（
４０）の出力データのパリティチェックを行う第２のパ
リティチェック回路、（４８），（４９）は同期式２進
カウンタ（４４）のＱＤ出力をクロック入力としキャリ
ー信号により連結された同期式２進カウンタ、（５０）
は同期式２進カウンタ（４８）のＱＡ，ＱＢ，ＱＣ，Ｑ
Ｄ出力と同期式２進カウンタ（４９）のＱＢ，ＱＣ，Ｑ
Ｄ出力を入力される７入力ＮＡＮＤ回路、（５１）は７
入力ＮＡＮＤ回路（５０）の出力を反転するＮＯＴゲー
ト、（５３），（５４）は同期式２進カウンタ（４４）
のＱＤ出力をクロック入力としキャリー信号により連結
された同期式２進カウンタ、（５５）は同期式２進カウ
ンタ（５３）のＱＡ，ＱＢ，ＱＣ出力と同期式２進カウ
ンタ（４９）のＱＡ，ＱＢ，ＱＣ出力を入力される６入
力ＮＡＮＤ回路、（５２）は７入力ＮＡＮＤ回路（５０
）、６入力ＮＡＮＤゲート（５５）、シンクＩ信号検出
器（４２）の各出力を入力され、その出力を同期式２進
カウンタ（４８），（４９）のリセットに接続される３
入力ＮＡＮＤゲート、（５７）は第１のパリティチェッ
ク回路（４６）の出力と第２のパリティチェック回路（
４７）の出力を与えられ、その出力を同期式２進カウン
タ（５３），（５４）のロード端子に接続される２入力
ＮＡＮＤゲート、（５８）は同期式２進カウンタ（４４
）のＱＤ出力に基づいて復調器（４０）の出力データを
ラッチし、このデータを同期式２進カウンタ（４８），
（４９）のカウンタ列及び同期式２進カウンタ（５３）
，（５４）のカウンタ列にデータ入力として与える８ビ
ットラッチである。ちなみに、同期式２進カウンタ（４
８），（４９）のロード端子には第１のパリティチェッ
ク回路（４６）の出力が接続される。また、同期式２進
カウンタ（４４）のＱＤ出力はシンボルクロックＳ−Ｃ
ＬＫとしてシンボルクロック出力端子（５６）に送出さ
れる。
【００１７】以上述べたような構成において、次にその
動作を図１の記録データの説明図にしたがって説明する
。ちなみに、図１（ａ）は記録フォーマット、同図（ｂ
）はプリアンブル部記録信号、同図（ｃ）はデータ部記
録信号をそれぞれ示すものである。
動作を図１の記録データの説明図にしたがって説明する
。ちなみに、図１（ａ）は記録フォーマット、同図（ｂ
）はプリアンブル部記録信号、同図（ｃ）はデータ部記
録信号をそれぞれ示すものである。
【００１８】さて、記録時においては、オーディオデー
タ入力端子（７）より入力された１６ビットデータは信
号処理回路（８）においてクロック生成回路（９）から
入力されたシンボルクロックＳ−ＣＬＫに同期した８ビ
ットパラレルデータに変換されセレクタ（１３）に出力
される。また、シンクＩ・シンクＩＩ・ブロックアドレ
ス・シンボルアドレス・ＩＤ・パリティ生成回路（３７
）ではエリア信号入力端子（１２）からのエリア信号が
シンクＩエリア、シンクＩＩエリア、ブロックアドレス
エリア、シンボルアドレスエリア・ＩＤエリア・パリテ
ィエリアを示す場合に、各々の信号をシンボルクロック
Ｓ−ＣＬＫに同期して８ビットパラレルデータとしてセ
レクタ（１３）に出力する。セレクタ（１３）ではエリ
ア信号入力端子（１２）からのエリア信号がデータ部を
示す場合には信号処理回路（８）の出力を、それ以外の
場合にはシンクＩ・シンクＩＩ・ブロックアドレス・シ
ンボルアドレス・ＩＤ・パリティ生成回路（３７）の出
力を変調器（３６）に出力する。変調器（３６）ではセ
レクタ（１３）の出力をクロック生成回路（９）より出
力されたチャンネルクロックＣ−ＣＬＫに同期してシリ
アルデータとして記録データ出力端子（１４）より出力
する。 このようにして、図１に示すようなフォーマットで信号
の記録が行われる。
タ入力端子（７）より入力された１６ビットデータは信
号処理回路（８）においてクロック生成回路（９）から
入力されたシンボルクロックＳ−ＣＬＫに同期した８ビ
ットパラレルデータに変換されセレクタ（１３）に出力
される。また、シンクＩ・シンクＩＩ・ブロックアドレ
ス・シンボルアドレス・ＩＤ・パリティ生成回路（３７
）ではエリア信号入力端子（１２）からのエリア信号が
シンクＩエリア、シンクＩＩエリア、ブロックアドレス
エリア、シンボルアドレスエリア・ＩＤエリア・パリテ
ィエリアを示す場合に、各々の信号をシンボルクロック
Ｓ−ＣＬＫに同期して８ビットパラレルデータとしてセ
レクタ（１３）に出力する。セレクタ（１３）ではエリ
ア信号入力端子（１２）からのエリア信号がデータ部を
示す場合には信号処理回路（８）の出力を、それ以外の
場合にはシンクＩ・シンクＩＩ・ブロックアドレス・シ
ンボルアドレス・ＩＤ・パリティ生成回路（３７）の出
力を変調器（３６）に出力する。変調器（３６）ではセ
レクタ（１３）の出力をクロック生成回路（９）より出
力されたチャンネルクロックＣ−ＣＬＫに同期してシリ
アルデータとして記録データ出力端子（１４）より出力
する。 このようにして、図１に示すようなフォーマットで信号
の記録が行われる。
【００１９】次に、再生時においては、シリアル／パラ
レル変換器（３８）ではＰＬＬ回路（１６）から出力さ
れたチャンネルクロックＣ−ＣＬＫに同期してシリアル
再生データ入力端子（１５）から入力されたシリアル再
生データを１０ビットパラレル変調データに変換し、同
期検出回路（３９）、復調器（４０）に出力する。同期
検出回路（３９）ではシリアル／パラレル変換器（３８
）より出力された１０ビットパラレル変調データ及びＰ
ＬＬ回路（１６）より出力されたチャンネルクロックＣ
−ＣＬＫよりシンボル区分を行うシンボルクロックＳ−
ＣＬＫを生成し、復調器（４０）及び信号処理回路（１
９）に出力する。復調器（４０）ではシリアル／パラレ
ル変換器（３８）より出力された１０ビット変調データ
を同期検出回路（３９）より出力されたシンボルクロッ
クＳ−ＣＬＫによりシンボル単位の符号に分け、８ビッ
トのシンボルデータＳ−Ｄに復調する。信号処理回路（
１９）では復調器（４０）より出力された８ビットシン
ボルデータＳ−Ｄ及びシンボルクロックＳ−ＣＬＫより
（１６）ビットのオーディオデータに変換し、オーディ
オデータ出力端子（２０）より出力する。
レル変換器（３８）ではＰＬＬ回路（１６）から出力さ
れたチャンネルクロックＣ−ＣＬＫに同期してシリアル
再生データ入力端子（１５）から入力されたシリアル再
生データを１０ビットパラレル変調データに変換し、同
期検出回路（３９）、復調器（４０）に出力する。同期
検出回路（３９）ではシリアル／パラレル変換器（３８
）より出力された１０ビットパラレル変調データ及びＰ
ＬＬ回路（１６）より出力されたチャンネルクロックＣ
−ＣＬＫよりシンボル区分を行うシンボルクロックＳ−
ＣＬＫを生成し、復調器（４０）及び信号処理回路（１
９）に出力する。復調器（４０）ではシリアル／パラレ
ル変換器（３８）より出力された１０ビット変調データ
を同期検出回路（３９）より出力されたシンボルクロッ
クＳ−ＣＬＫによりシンボル単位の符号に分け、８ビッ
トのシンボルデータＳ−Ｄに復調する。信号処理回路（
１９）では復調器（４０）より出力された８ビットシン
ボルデータＳ−Ｄ及びシンボルクロックＳ−ＣＬＫより
（１６）ビットのオーディオデータに変換し、オーディ
オデータ出力端子（２０）より出力する。
【００２０】なお、同期検出回路（３９）の動作につい
て更に詳細に説明する。
て更に詳細に説明する。
【００２１】ＰＬＬ回路（１６）から入力されたチャン
ネルクロックＣ−ＣＬＫはチャンネルクロック入力端子
（２１）からシリアル／パラレル変換器（３８）及び同
期式２進カウンタ（４４）に入力される。シリアル再生
データ入力端子（１５）より入力されたシリアル再生デ
ータはシリアル／パラレル変換器（３８）に入力され、
チャンネルクロック入力端子（２１）より入力されたチ
ャンネルクロックＣ−ＣＬＫの立ち上がりで順次シフト
され、１０ビットパラレルデータとなりシンクＩＩ信号
検出器（４１）、シンクＩ信号検出器（４２）、復調器
（４０）に出力される。同期式２進カウンタ（４４）で
はチャンネルクロック入力端子（２１）より入力された
チャンネルクロックＣ−ＣＬＫの立ち上がりをカウント
し、２入力ＡＮＤゲート（４３）の出力が“Ｌ”、すな
わちシンクＩＩ信号が検出されたとき、あるいは２入力
ＮＡＮＤゲート４５が“Ｌ”つまり同期式２進カウンタ
（４４）のカウント値が“９”の場合のみリセットされ
、チャンネルクロックＣ−ＣＬＫの１／１０周期のシン
ボルクロックＳ−ＣＬＫを生成する。このシンボルクロ
ックＳ−ＣＬＫは復調器（４０）、第１のパリティチェ
ック回路（４６）、第２のパリティチェック回路（４７
）、同期式２進カウンタ（４８）、欲、同期式２進カウ
ンタ（５３）、同期式２進カウンタ（５４）に伝送され
、併せてシンボルクロック出力端子（５６）より出力さ
れる。
ネルクロックＣ−ＣＬＫはチャンネルクロック入力端子
（２１）からシリアル／パラレル変換器（３８）及び同
期式２進カウンタ（４４）に入力される。シリアル再生
データ入力端子（１５）より入力されたシリアル再生デ
ータはシリアル／パラレル変換器（３８）に入力され、
チャンネルクロック入力端子（２１）より入力されたチ
ャンネルクロックＣ−ＣＬＫの立ち上がりで順次シフト
され、１０ビットパラレルデータとなりシンクＩＩ信号
検出器（４１）、シンクＩ信号検出器（４２）、復調器
（４０）に出力される。同期式２進カウンタ（４４）で
はチャンネルクロック入力端子（２１）より入力された
チャンネルクロックＣ−ＣＬＫの立ち上がりをカウント
し、２入力ＡＮＤゲート（４３）の出力が“Ｌ”、すな
わちシンクＩＩ信号が検出されたとき、あるいは２入力
ＮＡＮＤゲート４５が“Ｌ”つまり同期式２進カウンタ
（４４）のカウント値が“９”の場合のみリセットされ
、チャンネルクロックＣ−ＣＬＫの１／１０周期のシン
ボルクロックＳ−ＣＬＫを生成する。このシンボルクロ
ックＳ−ＣＬＫは復調器（４０）、第１のパリティチェ
ック回路（４６）、第２のパリティチェック回路（４７
）、同期式２進カウンタ（４８）、欲、同期式２進カウ
ンタ（５３）、同期式２進カウンタ（５４）に伝送され
、併せてシンボルクロック出力端子（５６）より出力さ
れる。
【００２２】シンクＩＩ信号検出器４１では再生された
データがシンクＩＩ信号と判別された場合のみ、２入力
ＡＮＤゲート（４３）に“Ｌ”を送出し、同期式２進カ
ウンタ（４４）をリセットし、それ以外の場合には“Ｈ
”を出力する。同様に、シンクＩ信号検出器（４２）で
もシンクＩ信号を判別した場合のみ“Ｌ”を出力し、同
期式２進カウンタ（４８），（４９）をリセットし、そ
れ以外の場合は“Ｈ”を出力する。
データがシンクＩＩ信号と判別された場合のみ、２入力
ＡＮＤゲート（４３）に“Ｌ”を送出し、同期式２進カ
ウンタ（４４）をリセットし、それ以外の場合には“Ｈ
”を出力する。同様に、シンクＩ信号検出器（４２）で
もシンクＩ信号を判別した場合のみ“Ｌ”を出力し、同
期式２進カウンタ（４８），（４９）をリセットし、そ
れ以外の場合は“Ｈ”を出力する。
【００２３】第１のパリティチェック回路（４６）では
プリアンブル部（１）に記録されたブロックアドレス、
シンボルアドレス、パリティが２回連続して正しく再生
された場合のみ、“Ｌ”を出力し、同期式２進カウンタ
（４８），（４９）に８ビットラッチ（５８）を介して
シンボルアドレスを読み込む。同様に、２入力ＮＡＮＤ
ゲート（５７）を介して“Ｌ”を出力し、同期式２進カ
ウンタ（５３），（５４）に８ビットラッチ（５８）を
通じてブロックアドレスを読み込む。同様に、第２のパ
リティチェック回路（４７）ではデータ部に記録された
ブロックアドレス、ＩＤ、パリティが正しく再生された
場合のみ“Ｌ”を出力し、２入力ＮＡＮＤゲート（５７
）を介して“Ｌ”を出力し、同期式２進カウンタ（５３
），（５４）に８ビットラッチ（５８）を介してブロッ
クアドレスを読み込む。
プリアンブル部（１）に記録されたブロックアドレス、
シンボルアドレス、パリティが２回連続して正しく再生
された場合のみ、“Ｌ”を出力し、同期式２進カウンタ
（４８），（４９）に８ビットラッチ（５８）を介して
シンボルアドレスを読み込む。同様に、２入力ＮＡＮＤ
ゲート（５７）を介して“Ｌ”を出力し、同期式２進カ
ウンタ（５３），（５４）に８ビットラッチ（５８）を
通じてブロックアドレスを読み込む。同様に、第２のパ
リティチェック回路（４７）ではデータ部に記録された
ブロックアドレス、ＩＤ、パリティが正しく再生された
場合のみ“Ｌ”を出力し、２入力ＮＡＮＤゲート（５７
）を介して“Ｌ”を出力し、同期式２進カウンタ（５３
），（５４）に８ビットラッチ（５８）を介してブロッ
クアドレスを読み込む。
【００２４】同期式２進カウンタ（４８），（４９）で
は同期式２進カウンタ（４４）より出力されたシンボル
クロックＳ−ＣＬＫの立ち上がりをカウントし、カウン
ト値が“２３９”になった時に７入力ＮＡＮＤ回路（５
０）、３入力ＮＡＮＤゲート（５２）を介してリセット
する。また、第１のパリティチェック回路（４６）の出
力が“Ｌ”になる毎にシンボルアドレスを８ビットラッ
チ（５８）より入力して読み込む。
は同期式２進カウンタ（４４）より出力されたシンボル
クロックＳ−ＣＬＫの立ち上がりをカウントし、カウン
ト値が“２３９”になった時に７入力ＮＡＮＤ回路（５
０）、３入力ＮＡＮＤゲート（５２）を介してリセット
する。また、第１のパリティチェック回路（４６）の出
力が“Ｌ”になる毎にシンボルアドレスを８ビットラッ
チ（５８）より入力して読み込む。
【００２５】一方、同期式２進カウンタ（５３），（５
４）では７入力ＮＡＮＤ回路（５０）の出力をＮＯＴゲ
ート（５１）で反転した信号、すなわちブロック周期の
信号をカウントし、このカウント値が“１１９”になっ
たときに６入力ＮＡＮＤゲート（５５）を介してリセッ
トする。この時、同時に３入力ＮＡＮＤゲート（５２）
を介して同期式２進カウンタ（４８），（４９）もリセ
ットする。
４）では７入力ＮＡＮＤ回路（５０）の出力をＮＯＴゲ
ート（５１）で反転した信号、すなわちブロック周期の
信号をカウントし、このカウント値が“１１９”になっ
たときに６入力ＮＡＮＤゲート（５５）を介してリセッ
トする。この時、同時に３入力ＮＡＮＤゲート（５２）
を介して同期式２進カウンタ（４８），（４９）もリセ
ットする。
【００２６】第２実施例
なお、上記実施例では８ビットのデータを１０ビットの
符号に変換する場合を例示したが、他のビット数のデー
タであっても符号であっても同様に適用可能である。
符号に変換する場合を例示したが、他のビット数のデー
タであっても符号であっても同様に適用可能である。
【００２７】第３実施例
また、上記実施例では、記録フォーマットにおいてプリ
アンブル部にシンクＩＩ信号、ブロックアドレス、シン
ボルアドレス、パリティの４つのシンボルを繰り返し記
録し、再生時においてパリティが正しく再生された場合
のみブロックアドレスやシンボルアドレスを所定のカウ
ンタに読み込ませる構成を例示したが、記録フォーマッ
トにおいて、プリアンブル部には少なくともシンクＩＩ
信号、ブロックアドレス、シンボルアドレスまでを記録
しておき、再生時において所定の期間内にシンクＩＩ信
号が複数回検出されたことを条件としてシンボルアドレ
スを所定のカウンタに書き込ませ、次に検出されたシン
ボルアドレスが先に書き込んだシンボルアドレスと一致
していればシンボルアドレスが正しく設定されていると
判断し、再生信号からのシンボルアドレス設定を完了す
るような構成としてもよい。さらに、ブロックアドレス
について、所定期間内にシンクＩＩ信号が複数回検出さ
れたことに同期して、記録した所定のブロックアドレス
値が複数回検出された時、所定のブロックアドレスカウ
ンタにデータ部の第１ブロックのブロックアドレスの直
前のアドレスを書き込みブロックアドレスの設定を完了
するように構成してもよい。このようにすれば、パリテ
ィシンボルがなくてもデータ部の第１ブロックの同期検
出信号やブロックアドレスを確実に再現することができ
る。
アンブル部にシンクＩＩ信号、ブロックアドレス、シン
ボルアドレス、パリティの４つのシンボルを繰り返し記
録し、再生時においてパリティが正しく再生された場合
のみブロックアドレスやシンボルアドレスを所定のカウ
ンタに読み込ませる構成を例示したが、記録フォーマッ
トにおいて、プリアンブル部には少なくともシンクＩＩ
信号、ブロックアドレス、シンボルアドレスまでを記録
しておき、再生時において所定の期間内にシンクＩＩ信
号が複数回検出されたことを条件としてシンボルアドレ
スを所定のカウンタに書き込ませ、次に検出されたシン
ボルアドレスが先に書き込んだシンボルアドレスと一致
していればシンボルアドレスが正しく設定されていると
判断し、再生信号からのシンボルアドレス設定を完了す
るような構成としてもよい。さらに、ブロックアドレス
について、所定期間内にシンクＩＩ信号が複数回検出さ
れたことに同期して、記録した所定のブロックアドレス
値が複数回検出された時、所定のブロックアドレスカウ
ンタにデータ部の第１ブロックのブロックアドレスの直
前のアドレスを書き込みブロックアドレスの設定を完了
するように構成してもよい。このようにすれば、パリテ
ィシンボルがなくてもデータ部の第１ブロックの同期検
出信号やブロックアドレスを確実に再現することができ
る。
【００２８】
【発明の効果】以上説明したように、本発明にかかる磁
気記録再生装置によればプリアンブル部にデータ中には
発生しないパターンであって、かつシンボルクロックと
同期のとれる第２の同期信号、ブロックアドレス信号、
及びパリティを記録するようにしたので、確実なシンボ
ル同期信号を得ることができ、またデータ部先端の同期
検出の欠落があった場合でもプリアンブル部のパリティ
が少なくとも２回連続して正しければブロック区分を得
ることができるので特に誤りの起こりやすい先頭ブロッ
クの１ブロック誤りを大幅に低減できる効果がある。
気記録再生装置によればプリアンブル部にデータ中には
発生しないパターンであって、かつシンボルクロックと
同期のとれる第２の同期信号、ブロックアドレス信号、
及びパリティを記録するようにしたので、確実なシンボ
ル同期信号を得ることができ、またデータ部先端の同期
検出の欠落があった場合でもプリアンブル部のパリティ
が少なくとも２回連続して正しければブロック区分を得
ることができるので特に誤りの起こりやすい先頭ブロッ
クの１ブロック誤りを大幅に低減できる効果がある。
【図１】本発明の一実施例による磁気記録再生装置の記
録フォーマットを示す図である。
録フォーマットを示す図である。
【図２】本発明の一実施例による磁気記録再生装置の記
録系のブロック図である。
録系のブロック図である。
【図３】本発明の一実施例による磁気記録再生装置の再
生系のブロック図である。
生系のブロック図である。
【図４】本発明の一実施例による磁気記録再生装置の再
生系におけるシリアル／パラレル検出器、同期検出回路
、復調器のブロック図である。
生系におけるシリアル／パラレル検出器、同期検出回路
、復調器のブロック図である。
【図５】従来の磁気記録再生装置の記録フォーマットを
示す説明図である。
示す説明図である。
【図６】従来の磁気記録再生装置の記録系のブロック図
である。
である。
【図７】従来の磁気記録再生装置の再生系のブロック図
である。
である。
【図８】従来の磁気記録再生装置の記録及び再生時のデ
ータ及び各クロックのタイミングを示すタイミングチャ
ート図である。
ータ及び各クロックのタイミングを示すタイミングチャ
ート図である。
【図９】従来の磁気記録再生装置における同期検出回路
のブロック図である。
のブロック図である。
【図１０】従来の磁気記録再生装置の再生時におけるデ
ータ及びシンボルクロックのタイミングを示すタイミン
グチャート図である。
ータ及びシンボルクロックのタイミングを示すタイミン
グチャート図である。
（１） プリアンブル部
（２） データブロック部
（３） 同期検出信号部
（４） ＩＤ部
（５） ＩＤパリティ部
（６） データ部
（７） オーディオデータ入力端子
（８） 信号処理回路
（９） クロック生成回路
（１０） 変調器
（１１） プリアンブル・シンク・ＩＤ・パリティ生
成回路 （１２） エリア信号入力端子 （１３） セレクタ （１４） 記録データ出力端子 （１５） シリアル再生データ入力端子（１６）
ＰＬＬ回路 （１７） 同期検出回路 （１８） 復調器 （１９） 信号処理回路 （２０） オーディオデータ出力端子（２１） チ
ャンネルクロック入力端子（２２） 同期信号検出器 （２３） 同期式２進カウンタ （２４） ２入力ＮＡＮＤゲート （２５） ２入力ＡＮＤゲート （２６） シンボルクロック出力端子（３６） 変
調器 （３７） シンクＩ・シンクＩＩ・ブロックアドレス
・シンボルアドレス・ＩＤ・パリティ生成回路（３８）
シリアル／パラレル変換器（３９） 同期検出回
路 （４０） 復調器 （４１） シンクＩＩ信号検出器 （４２） シンクＩ信号検出器 （４３） ２入力ＡＮＤゲート （４４） 同期式２進カウンタ （４５） ２入力ＮＡＮＤゲート （４６） 第１のパリティチェック回路（４７）
第２のパリティチェック回路（４８） 同期式２進カ
ウンタ （４９） 同期式２進カウンタ （５０） ７入力ＮＡＮＤ回路 （５１） ＮＯＴゲート （５２） ３入力ＮＡＮＤゲート （５３） 同期式２進カウンタ （５４） 同期式２進カウンタ （５５） ６入力ＮＡＮＤゲート （５６） シンボルクロック出力端子（５７） ２
入力ＮＡＮＤゲート （５８） ８ビットラッチ
成回路 （１２） エリア信号入力端子 （１３） セレクタ （１４） 記録データ出力端子 （１５） シリアル再生データ入力端子（１６）
ＰＬＬ回路 （１７） 同期検出回路 （１８） 復調器 （１９） 信号処理回路 （２０） オーディオデータ出力端子（２１） チ
ャンネルクロック入力端子（２２） 同期信号検出器 （２３） 同期式２進カウンタ （２４） ２入力ＮＡＮＤゲート （２５） ２入力ＡＮＤゲート （２６） シンボルクロック出力端子（３６） 変
調器 （３７） シンクＩ・シンクＩＩ・ブロックアドレス
・シンボルアドレス・ＩＤ・パリティ生成回路（３８）
シリアル／パラレル変換器（３９） 同期検出回
路 （４０） 復調器 （４１） シンクＩＩ信号検出器 （４２） シンクＩ信号検出器 （４３） ２入力ＡＮＤゲート （４４） 同期式２進カウンタ （４５） ２入力ＮＡＮＤゲート （４６） 第１のパリティチェック回路（４７）
第２のパリティチェック回路（４８） 同期式２進カ
ウンタ （４９） 同期式２進カウンタ （５０） ７入力ＮＡＮＤ回路 （５１） ＮＯＴゲート （５２） ３入力ＮＡＮＤゲート （５３） 同期式２進カウンタ （５４） 同期式２進カウンタ （５５） ６入力ＮＡＮＤゲート （５６） シンボルクロック出力端子（５７） ２
入力ＮＡＮＤゲート （５８） ８ビットラッチ
Claims (2)
- 【請求項１】磁気記録媒体に回転ヘッドを用いてデジタ
ル信号を同期信号にて区分されるブロックとして記録す
る磁気記録再生装置であって、記録するデジタルデータ
の前部に設けられたプリアンブル部に、データ中には発
生せず、かつブロックを区分するために設けられた第１
の同期信号とは異なるパターンを有し、再生時にデータ
の情報語単位を区分するためのシンボルクロックを生成
する第２の同期信号と、前記ブロック内における情報語
の位置を得るためのシンボルアドレス信号と、プリアン
ブル部であることを示すブロックアドレス信号と、デー
タが正確に再生されていることを識別するためのパリテ
ィと、を記録する手段を備えることを特徴とする磁気記
録再生装置。 - 【請求項２】請求項１記載の磁気記録再生装置により記
録された磁気記録媒体を回転ヘッドを用いて再生する磁
気記録再生装置であって、前記第２の同期信号を検出す
る検出手段と、検出された第２の同期信号によりブロッ
ク内の情報語単位を区分するシンボルクロックを生成す
る生成手段と、前記シンボルクロックによりプリアンブ
ル部に記録されたシンボルアドレス信号、ブロックアド
レス信号、パリティを読み取る手段と、読み取ったパリ
ティより再生データの正誤を判断する判断手段と、を備
え、かつ再生データが正しいと判断されたときに前記シ
ンボルアドレス信号をブロック内の情報語の順番に対応
したカウント値を示すシンボルカウンタに読み込む手段
と、ブロックアドレスをカウントするブロックカウンタ
にブロックアドレスを読み込む手段と、を備えることを
特徴とする磁気記録再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13659291A JPH04360070A (ja) | 1991-06-07 | 1991-06-07 | 磁気記録再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13659291A JPH04360070A (ja) | 1991-06-07 | 1991-06-07 | 磁気記録再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360070A true JPH04360070A (ja) | 1992-12-14 |
Family
ID=15178899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13659291A Pending JPH04360070A (ja) | 1991-06-07 | 1991-06-07 | 磁気記録再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2226804A1 (en) * | 2000-12-26 | 2010-09-08 | Panasonic Corporation | Recording medium, recording method, reproduction method, recording apparatus and reproduction apparatus |
-
1991
- 1991-06-07 JP JP13659291A patent/JPH04360070A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2226804A1 (en) * | 2000-12-26 | 2010-09-08 | Panasonic Corporation | Recording medium, recording method, reproduction method, recording apparatus and reproduction apparatus |
| US7986597B2 (en) | 2000-12-26 | 2011-07-26 | Panasonic Corporation | PLL control device and reproduction apparatus with linking portion control |
| US8270268B2 (en) | 2000-12-26 | 2012-09-18 | Panasonic Corporation | Recording medium, recording method, reproduction method, recording apparatus and reproduction apparatus |
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