KR900007547Y1 - 시리얼 피포를 이용한 독립동기 방식 구성회로 - Google Patents

Abstract

내용 없음.

Description

시리얼 피포를 이용한 독립동기 방식 구성회로

제1도는 본 고안에 따른 회로도.

제2도는 본 고안에 따른 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 피포 20 : 카운터부

30 : 피포기입제어부 40 : 피포독출제어부

50, 60 : 제1, 2, 버퍼 70 : 독출데이터래치

본 고안은 음성과 데이터를 처리하는 시스템간의 정보송수신회로에 관한 것으로서, 특히 시리얼(Serial) 피포(FIFO : First In First Out)방식을 사용하여 독립동기망 구성을 간단히 실현할 수 있는 시리얼 피포를 이용한 독립 동기방식 구성 회로에 관한 것이다.

일반적으로 음성과 데이터를 처리하는 시스템간 정확한 정보를 송수신 하기 위해서는 양시스템간 동기화(Synchronization)가 이루어져야 한다. 왜냐하면 디지탈 방식에서는 아나로그 방식에서 고려되지 않은 동기문제가 야기되기 때문이다.

망동기란 이상적으로는 망내의 모든전송 및 교환 시스템이 동일한 클럭으로 운용되도록 제어하는 것을 의미하나 실제로 망구성시 동일한 클럭으로 운용 되기란 매우 어려운 문제점이 있다.

따라서 상기와 같은 동기 문제를 해결하는 방안으로 시리얼 피포 방식과 프레임 드롭핑(Frame Dropping)방식이 있다. 이중 독립동기 방식은 각 시스템이 충분히 안정된 클럭을 가지고 있을 경우에 매우 유리한 방법으로 알려져 있다.

그런데 클럭 타이밍 지터(Timing Jitter)또는 전송지연 및 클럭발생기 자체의 기계적, 주위환경등의 원인등으로 동일 주파수를 사용하더라도 양 시스템의 클럭소스간 주파수 안정도 차이가 발생된다. 이때 송신된 정보를 정확히 수신할 수 없게 되어 정보를 손실하거나 중복현상을 초래하는 문제점이 있다.

이러한 상기 문제점을 해결하기 위해 정보 송수신시 수신측에 특수한 완충기(Buffer)를 설치하여 시스템간 주파수 안정도의 차를 흡수하려는 목적하에 램(RAM : Random Access Memory)이나 피포(FIFO)등을 두어 상호간의 정보를 손실 및 중복현상을 막아준다.

따라서 본 고안의 목적은 신축성 있는 저장(Elastic Store)기능을 갖는 시리얼 피포방식을 이용하여 양 시스템간 주파수 안정도차를 보상하되, 시스템간의 클럭 안정도 및 전송되는 정보량과 양 시스템에서 클럭 안정도가 서로 다른 방향으로 틀리는 경우의 변수를 적용해서 이의 변수에 따라 결정된 크기를 갖는 피포에 의해 독립동기 방식으로 망동기를 구현할 수 있는 회로를 제공함에 있다.

이하 본 고안을 첨부된 도면을 참조하여 상세히 설명한다.

제1도는 본 고안에 따른 회로도로서, 피포기업제어부(30)는 프레임 패턴동기 검출부(도시하지 않았음)로 부터 프레임 패턴동기 검출 클럭을 입력하는 프레임 패턴 동기 검출클럭단(1)을 3-스테이트 버퍼(ST1)에 연결하고 프레임 패턴 동기 검출상태 신호를 입력하는 프레임 패턴 동기 검출 상태 신호단(FSD)을 상기 3-스테이트버퍼(ST1)의 게이트단에 연결하며 상기 3-스테이트버퍼(ST1)의 출력단에 인버터(N1)를 연결하고 상기 인버터(N1)의 출력단을 디플립플롭(DF1)의 클럭단(CK1)에 연결하며 상기 디플립플롭(DF1)의 출력단에 3-스테이트 버퍼(50)의 게이트를 연결하여 수신 클럭신호단(2)을 통해 1.024㎒를 입력하도록 제어하는 것으로 상기 정보의 프레임패턴 동기를 이용해서 후술하는 피포(10)에 수신데이터를 기입(WRITE)하도록 제어한다.

카운터부(20)는 상기 피포 기입제어부(30)의 프레임 패턴동기 검출상태 신호단(FSD)에 인버터(N2)를 연결하고 상기 인버터(N1)의 출력단을 카운터(CNT1)의 클럭단(CK)에 연결하고 상기 인버터(N2)의 출력단을 칩인에이블단(CEP)에 연결하며 상기 카운터(CNT1)의 출력단(QC3)을 디플립플롭(DF2)의 클럭단(CK2)에 연결하고 상기 디플립플롭(DF2)의 출력단을 앤드게이트(AN1)에 연결하며 상기 앤드게이트(AN1)의 출력단을 카운터(CNT1)의 리세트단에 연결하여 양시스템에서 클럭 안정도가 서로 다른 방향으로 틀리는 경우를 고려해서 데이터를 저장할 메모리 크기를 결정했을때 필요한 상기 메모리 크기의 반(1/2)을 제어하도록 한다.

피포 독출제어부(40)는 시스템 프레임 신호단(4)을 통해 입력되는 32㎑ 신호를 낸드게이트(NA1)에 입력하고 상기 디플립플롭(DF2)의 출력단(Q2)을 상기 낸드게이트(NA1)의 입력단에 연결되며 상기 낸드게이트(NA1)의 출력단을 디플립플롭(DF3)의 클럭단(CK3)에 연결하고 상기 디플립플롭(DF3)의 출력단을 3-스테이트 버퍼(60)의 게이트 단에 연결하여 디플립플롭(DF3)의 출력에 따라 시스템 클럭신호단(6)으로 연결하여 디플립플롭(DF3)의 출력에 따라 시스템 클럭신호단(6)으로 입력되는 1.024㎒의 신호를 상기 후술하는 피포(10)의 리드 제어단으로 입력되어 피포(10)에 저장된 데이터를 읽어내도록 제어한다.

피포(FIFO)(10)는 상기 피포기입/독출제어부(30, 40)의 3-스테이트 버퍼(50, 60)의 출력단을 리드/라이트 제어단(WR, RD)을 연결하고 수신 데이터단(3)으로 부터 데이터 입력단(DO)이 연결되어 있다.

래치(70)는 상기 시스템 클럭신호단(6)을 클럭단(CK4)에 연결하고 상기 피포(10)의 출력단(QO)을 데이터단(D)에 연결하여 상기 피포(10)의 출력단(QO)을 데이터단(D)에 연결하여 상기 피포(10)로 부터 읽어내는 데이터를 래칭에 의해 1.024Mbps로 출력하도록 되어 있다.

본 고안에서 사용한 상기 피포(10)크기는 다음과 같이 결정된 것으로서, 피포(FIFO)(10)의 크기=2(클럭안정도×데이터속도×정보 유지시간)여기서 "2"는 양시스템에서 클럭 안정도차가 서로 다른 방향으로 틀리는 경우를 고려한 것이다.

즉, 타 시스템의 클럭위상이 빨라지고 수신 시스템 클럭 위상이 상대적으로 늦은 경우 또는 타 시스템의 클럭위상이 늦어지고 수신 시스템 클럭위상이 상대적으로 빨라지는 경우를 고려한 것이다.

본 고안에서 실제로 결정한 값은 클럭 안정도를 1×10^-8, 데이터 속도를 1.024Mbps, 정보 유지시간을 24시간으로 해서 얻은 것으로 필요한 상기 피포(10) 크기는 1프레임(32비트)크기를 포함하여 약 209비트[{(1×10^-8)×(1.024×10⁺⁶)×24×3600}×2 + 32=209]가 된다.

그런데 상용 피포(10)는 집적회로로 512바이트의 MK4501이 적당하므로 본 고안에서는 512비트를 전체 크기로 하고 512의 반인 256비트를 상기 카운터(20)에서 제어하여 양 시스템의 클럭 안정도차를 보상하게 된다.

신축성 버퍼(Elastic Store=Elastic buffer 또는 FIFO)로 정보를 일시적으로 저장하는 동작을 보면, 먼저, 양 시스템이 서로 독립적으로 운용되므로 즉, 클럭소스가 서로 다르므로 동일 주파수의 소스일지라도 전술한 바와같이 클럭안정도차가 생긴다. 이를 막아주기 위해서 시리얼 피포(10)를 이용한다.

타 시스템으로 부터 클럭신호단(2)으로 수신한 클럭신호를 이용하여 수신 데이터단(3)으로 수신한 데이터를 상기 피포(10)에 기입(Write)하고 피포(10)에 입력된 데이터가 상기 피포(10) 크기의 반인 256비트가 되었을때 시스템 프레임 동기신호에 맞추어 상기 피포(10)내의 데이타를 읽어내도록 시스템 클럭 신호단(6)으로 시스템 클럭신호인 1.024㎒신호를 3-스테이트 버퍼(60)를 통해 입력한다.

이때 상기 피포(10)에 입력하는 수신 클럭신호단(2)의 클럭과 출력하는 시스템 클럭신호단(6) 클럭은 주파수는 같지만, 클럭소스는 다르다. 그래서 상기 두 클럭소스 사이에 안정도차가 생겨 상기 피포(10)에 데이터를 출력하는 것보다 빨리 입력하면 피포(10)가 풀(Full)이 될 것이고, 반대로 입력하는 것보다 빨리 출력하게 되면 상기 피포(10)가 엠티(Empty)가 된다. 이때 상기 피포(10)가 풀(Full)되거나 엠티(Empty)가 되면 다시 상기 피포(10)에 데이터가 상기 피포(10)크기의 반이 될 때까지 기다린 다음 데이터를 출력하게 되므로 이시간동안 데이터를 잃어버리게 된다.

상기와 같이 서로 다른 클럭안정도차가 생길때 전술한 바와같이 계산된 상기 피포(10)의 크기의 정보 유지시간 만큼 상기 피포(10)내에서 데이터 손실없이 정보를 올바르게 유지한다. 정보 유지시간이 초과되면 상기 피포(10)내의 데이터가 풀되거나 엠티되어 데이터 손실이 발생된다.

제2도는 본 고안에 따른 제1도의 동작 파형도로서, (2a)파형은 수신된 데이터로 부터 프레임 패턴동기 검출을 위한 클럭신호이며, 32㎑ 신호이고, (2b)파형은 수신된 1.024Mbps 데이터이며, (2c)파형은 (2a)파형과 프레임 패턴동기 검출 상태신호에 의해 래치된 것으로 수신 클럭신호(1.024㎒)를 인에이블해서 피포(10)에 데이터를 라이트(입력)하기 위한 것이고, (2d)파형은 (2c)파형에 의해서 인에이블된 피포(10)의 라이트신호이다.

이상의 파형은 피포(10)에 데이터를 입력하기 위한 파형도이다.

(2e)파형은 상기 신호제어에 의해 피포(10)에 입력된 데이터가 반이 되었는지를 나타내는 신호로서 수 비트 이전에 피포(10)가 반이 채워져 있었다고 가정한다.

(2f)파형은 시스템 동기신호로 32㎑ 주기를 갖는다.

(2g)파형은 (2e)파형과 (2f)파형을 피포(10)의 출력제어부(40)의 낸드게이트(NA1)의 출력신호이고, (2h)는 (2g)파형에 의해 래치된 디플립플롭(DF3)의 출력단의 신호를 이용해서 인에이블된 피포(10) 리드신호(1.024㎒; 시스템클럭)이며, (2i)파형은 (2h)파형으로 피포(10)의 데이터를 출력(Read)한 파형도이고, (2j)파형은 (2i)파형을 독출데이터 래치(70)으로 부터 복원한 파형도이다.

즉, 수신된 데이터를 내부 시스템으로 보내는 1.024Mbps 데이터이다.

이상 (2e)-(2j)파형도는 피포(10)로 부터 데이터를 출력하는 파형도이다.

상기 제2도에서 (A)의 (2a)-(2d)는 피포(10)의 라이트 타이밍도이고, (B)의 (2e)-(2j)는 피포(10)의 리드 타이밍도이다.

따라서 본 고안의 구체적 일실시예를 제1, 2도를 참조하여 상세히 설명하면 수신한 데이터로 부터 도면에 도시하지 않은 프레임 패턴동기 검출부에서 프레임 동기 패턴을 검출작업을 수행하고 프레임 동기가 이루어지면 프레임 패턴동기 검출 클럭단(1)으로 동기 검출 클럭신호(2a)(32㎑)와 프레임 패턴 동기 검출상태 신호단(FSD)로 입력하는 동기 검출상태 신호를 이용해서 피포(10)에 수신 데이터단(3)의 수신데이터(2b)를 입력하게 되는데, 먼저 상기 프레임 패턴 동기 검출상태 신호단(FSD)이 "0"이면 3-스테이트 버퍼(ST1)를 열고 동기 검출 상태신호("0")를 인버터(N2)에서 반전하여 카운터(CNT1) 칩 인에이블하고 프레임 패턴 동기 검출 클럭단(1)으로 입력되는(2a)파형은 3-스테이트 버퍼(ST1)를 통하고 인버터(N1)에서 반전한 신호를 카운터(CNT1)의 클럭단(CK)과 디플립플롭(DF1)의 클럭단(CK1)에 공급한다.

상기 카운터(CNT1)는 (2a)파형의 반전된 파형을 입력하여 8를 카운트한다. 즉, 파형(2a)은 32㎑ 주기를 갖기 때문에 32×8=256이 되어 피포(10)의 하프 풀(Half Full)(1/2)을 나타낸다.

카운터(CNT1)의 출력단(Qc3)로부터 출력된 하프 풀신호는 디플립플롭(DF2)의 클럭단(CK2)으로 입력되어 하프풀 상태를 래치한다.

상기 디플립플롭(DF2)에 래치된 출력단의 신호는 앤드게이트(AN1)을 통해 카운터(CNT1)를 리세트시켜 다음에 카운트할 준비를 위해 대기 상태에 있게 된다. 그리고 디플립플롭(DF2)의 출력단(Q2)의 신호는 피포 독출제어부(40)의 낸드게이트(NA1)에 입력되어 시스템 프레임 동기 신호단(4)의 32㎑의 시스템 프레임 동기신호(2f)와 낸드게이트(NA1)에서 조합하여 (2g)와 같이 디플립플롭(DF3)의 클럭단(CK3)으로 클럭신호를 공급하고 이를 래치한 디플립플롭(DF3)의 출력단의 신호로 3-스테이트 버퍼(60)의 게이트를 제어하여 피포(10)의 리드신호인 시스템 클럭신호단(6)의 시스템 클럭(1.024㎒) 신호(2h)를 피포(10)의 리드제어단으로 입력되도록 3-스테이트 버퍼(60)를 인에이블 한다.

상기 피포(10)이 라이트/리드제어단의 제어신호는 로우 인에이블 신호이다.

한편, 피포 라이트제어부(30)의 디플립플롭(DF1)의 출력단신호(2c)에 의해 피포(10)의 수신 데이터단(3)을 통해 데이터 입력단(DO)에 도달된(2b)와 같은 수신 데이터를 피포(10)에 라이트하기 위해 3-스테이트 버퍼(50)의 입력신호인 수신 클럭신호단(2)의 수신 클럭신호(1.024㎒)를 입력하도록 3-스테이트버퍼(50)를 인에이블한다.

이때 상술한 바와 같이 카운터(CNT1)도 동시에 카운트를 시작한다.

마찬가지로 피포 독출제어부(40)의 디플립플롭(DF3)의 출력단에 의해 3-스테이트버퍼(60)을 인에이블하여 시스템 클럭 신호단(6)의 (2h)와 같은 시스템 클럭신호를 피포(10)의 리드제어단으로 입력하여 피포(10)내의 데이터를 읽어낸다. 그리고 피포(10)에서 출력된 1.024Mbps 데이터는 파형(2i)와 같으며 시스템 클럭 신호단(6)으로 입력되는 피포(10)리드제어 신호인 파형(2h)의 상승에지에서 다시 상기 파형(2i)신호를 디형 플립플롭인 독출 데이터 래치(70)에서 래치한다. 여기서 출력된 데이터는 채널마다 976 nSec의 폭을 갖는 1.024Mbps가 된다. 그리고 제1도에서 초기 파워 온 리세트시 파워 온 리세트단으로 "로우"신호가 입력되면 피포(10) 및 3개의 디플립플롭(DF1-DF3) 및 앤드게이트(AN1)을 카운터(CNT1)를 리세트시킨다.

즉, 본 고안은 카운터(CNT1)가 프레임 패턴 동기 검출 클럭을 8번 카운팅하기 위해서 3-스테이트버퍼(50)를 인에이블하여 (2d) 수신 클럭신호로 피포(10)의 라이트 제어단을 제어하여 수신데이터(3)으로 입력되는 (2b)의 수신 데이터를 받아 피포(10)의 반(1/2)을 채우고, 카운터(CNT1)가 상기 프레임 패턴 동기 검출클럭을 8회 카운팅 완료했을시 앤드게이트(AN1)를 상기 카운터(CNT1)을 리세트하고 디플립플롭(DF2)의 출력과 시스템 프레임 동기 신호단(4)의 출력을(2g)와 같은 낸드게이트(AN1)의 출력에 의해 디플립플롭(DF3)이 3-스테이트버퍼(60)를 인에이블하여 시스템 클럭 신호단(6)의 (2h)신호를 피포(10)의 리드제어단으로 입력한다.

이에 따라(2i)와 같이 사이 라이트된 데이터를 독출데이터 래치(70)에서 래치하여 (2j)와 같이 1.024Mbps출력데이터를 낼 수 있도록 되어 있다.

상술한 바와 같이 시리얼 피포를 이용한 독립동기 방식에 의해 정보의 손실 및 중복을 막아주면 망동기 구성을 간단하게 실현할 수 있는 이점이 있다.

Claims (1)

1. 디지탈 교환시스템의 데이터 처리동기화 회로에 있어서, 리드/라이트 제어단및 수신데이터단(3)과 연결되어서 상기 교환시스템간의 주파수 차로 발생되는 정보의 손실을 막아주도록 여러 변수를 고려해서 결정된 신축성 데이터 버퍼로 데이터를 일시적으로 저장하는 피포(10)와, 프레임 패턴동기 검출 클럭단(1) 및 프레임 패턴동기 검출상태 신호단(FSD)의 신호에 따라 상기 피포(10)에 상기 수신데이터단(3)의 수신 데이터를 기입하도록 수신 클럭신호단(2)의 수신클럭을 상기 피포(10)의 라이트 제어단으로 공급하도록 제어하는 피포 기입제어부(30)와, 상기 프레임 패턴동기 검출상태 신호단(FSD)의 신호에 따라 인에이블되고 상기 피포 기입제어부(30)를 통한 반전된 프레임 패턴 동기 검출 클럭단(1)의 클럭을 카운트하여 양 시스템에서 클럭안정도가 서로 다른 방향으로 틀리는 경우를 고려해서 결정한 상기 피포(10)의 필요한 크기의 반(1/2)를 제어하도록 하는 카운터부(20)와, 타 시스템으로 부터 수신한 정보를 자신의 시스템으로 보내기 위해 상기 카운터부(20)의 출력과 시스템 프레임 동기 신호단(4)의 프레임 동기 신호를 받아 래치하여 시스템 클럭 신호단(6)의 클럭을 상기 피포(10)의 리드제어단으로 입력하도록 제어하여 피포(10)로 부터 저장된 데이터를 읽어내도록 제어하는 피포 독출제어부(40)와, 상기 시스템 클럭신호단(6)으로 입력되는 시스템 클럭을 이용하여 상기 피포(10)로 부터 읽어내는 데이터를 래치하는 독출데이터 버퍼(70)로 구성됨을 특징으로 하는 시리얼 피포를 이용한 독립동기 방식 구성회로.