JP2008182550A

JP2008182550A - パケットバッファｆｉｆｏメモリ装置

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Publication number: JP2008182550A
Application number: JP2007015034A
Authority: JP
Inventors: Shinsuke Kawakami; 慎輔川上
Original assignee: Oki Electric Industry Co Ltd; Oki Comtec Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Comtec Ltd
Priority date: 2007-01-25
Filing date: 2007-01-25
Publication date: 2008-08-07
Anticipated expiration: 2027-01-25
Also published as: JP4821628B2

Abstract

【課題】受信したパケットのパケットサイズが異常な値を示したときにも正常な動作をするパケットバッファ用FIFOメモリを提供する。
【解決手段】順次供給されるパケットデータについてメモリへの書き込み及びメモリからの読み出しをFIFO制御の下で行うパケットバッファFIFOメモリ装置である。書き込みパケットデータについて書き込みアドレスを指定しつつメモリへの書き込みをなす書込み手段と、読み出しアドレスを指定しつつメモリからパケットデータを順次読み出す読出し手段と、書込み手段と読出し手段についてFIFO制御をなす状態制御手段と、を含む。書込み手段は、書き込みパケットデータに対して監視フラグを挿入する監視フラグ挿入手段を含み、読出し手段は、メモリからパケットデータを読み出しつつ読み出されたパケットデータから監視フラグを抽出して当該抽出された監視フラグのビット値が期待値とは異なる場合に異常と判定する異常判定手段を含む。
【選択図】図1

Description

本発明は、パケットバッファ用メモリに関する。

パケットバッファ用FIFOメモリは、パケットを処理する装置において、速度変換、キューイングを用途として用いられている。その典型的な構成は、パケットデータを格納するメモリ、書き込みアドレス制御部、読み出しアドレス制御部、状態制御部からなる。

従来の構成では、メモリの最終アドレスから先頭アドレスへ連続して書き込みができるリング状の構成をとり、連続した書き込みと読み出しが可能な構成であり、書き込みクロックと読み出しクロックが同期した同じ周波数のクロックである。

また、このメモリは読み出しと書き込みが同時にできるデュアルポートRAMの構成をとり、データ読み出し中に次パケットのデータが書き込み可能なメモリである。

このパケットバッファ用FIFOメモリの入力条件として、パケットサイズをパケットデータの先頭に付加した書き込みデータ、書き込みアドレス生成用のクロックを含んでいる。

また、書き込む1パケットのデータ開始から終了までをアサートしてメモリへの書き込みを許可する書き込みイネーブル、読み出しアドレス生成用のクロック、メモリ出力側のデバイスをも含む。さらに、モジュールが入力（受け入れ）可能であることを通知して、呼び出しを許可する読み出しイネーブル、書き込みアドレス、読み出しアドレス値のリセットを行うRESET信号がある。

動作方法として、最初にメモリを空(EMPTY)の状態にするために、書き込みアドレスと読み出しアドレスを外部からのRESET信号によって状態制御部からそれぞれリセットし、メモリを空(EMPTY)の状態にして初期化を行う。このとき、読み出しアドレス制御部はEMPTY信号がアサートされているため読み出し動作を停止している。

次に、パケットを受信すると書き込みアドレス制御部が、メモリの空き領域がないとき(FULL状態)に状態制御部から出力されるFULL信号がネゲート状態であることを認識し、書き込み可能な状態であると判断する。つまり、メモリは空(EMPTY)の状態である。

続いて、書き込みイネーブルがアサートされている間に、書き込みクロックによってインクリメントして生成した書き込みアドレスとメモリへのメモリ書き込みイネーブル信号をメモリに出力する。この書き込みアドレスと、メモリ書き込みイネーブル信号によって、パケットサイズをパケットデータの先頭に付加した書き込みデータをメモリに格納する。

次に、状態制御部において、メモリの書き込みアドレスと読み出しアドレスを常時比較し、パケットが書き込まれたことによって生じる書き込みアドレスと読み出しアドレスの差分を検出してEMPTY信号をネゲートさせる。

読み出しアドレス制御部は、EMPTY信号がネゲートされたことで、メモリにデータの書き込みが行われたと判断する。更に、メモリの出力側デバイス、モジュール等が入力（受け入れ）可能であることを示す読み出しイネーブル信号が、アサートされていることを確認する。

読み出しイネーブル信号がアサートされていれば、先頭のアドレスにあるパケットサイズを読み出して、読み出しクロックによってパケットサイズ分だけインクリメントされた読み出しアドレスを生成する。

読み出しアドレス制御部はメモリへのメモリ読み出しイネーブル信号と、生成した読み出しアドレスと共にメモリに出力し、それにより1パケットの読み出しデータがメモリから出力される。

また、状態制御部は、メモリの残容量が一定以下になった場合、次のパケットサイズのデータを書き込む領域が不足する(FULL状態を越える)ことを、FULL信号をアサートして書き込みアドレス制御部に通知し、事前に書き込み動作を停止させることで、書き込みアドレスが読み出しアドレスを追い越すことのないようにする。

この動作によって、書き込みアドレスが読み出しアドレスを越えて書き込みを行い、未読データを上書きしてしまうことによるデータの消失を防止する。

ここで、読み出し側のパケットサイズは、書き込み時もしくは読み出し時に何らかの外因によって、パケットサイズが異常な値を示したと仮定する。

このとき、仮に正常なパケットサイズより大きい値を示した場合、読み出し制御部は、その値を利用して読み出しを行うため、正常な1パケット分を越えて読み出し動作を継続してしまうことが予想される。この動作を回避する方法として、書き込みアドレス値と読み出しアドレス値の比較を常に行い、同値になることをチェックしている。

仮に同値になったときは、状態制御部でメモリが空(EMPTY)になったと判断してEMPTY信号をアサートする。

読み出しアドレス制御部では、読み出しが完了していないにも関わらず、EMPTY信号がアサートされたため、ERROR信号を状態制御部に出力する。

状態制御部は書き込みアドレス制御部と読み出しアドレス制御部の両方にRESET信号を出力することでアドレス値を初期化し、即時にメモリの読み出し動作を停止させ、メモリが空となった状態からメモリ動作を再スタートさせる。

従来の構成をもつパケットバッファ用FIFOメモリは、読み出しアドレスが書き込みアドレスを追い越した場合に、メモリの異常動作を停止させることができた。

また、パケットバッファ用FIFOメモリに格納されるパケットデータの書き込み及び読み込みの制御技術については、例えば、下記に示す特許文献1に記載されている。
特開平9-247213号公報

しかし、書き込みと読み出しが常時行われている場合、何らかの外因によってパケットサイズが異常な値を示したときに、読み出しアドレスが書き込みアドレスを追い越さない場合は、従来の回路ではこのような異常を検出できず、状態制御部がEMPTY信号をアサートしない限り（メモリが空になるまで）読み出し動作を繰り返してしまうため、異常なデータ読み出しを続けてしまう。

上記のような動作の場合、書き込みアドレスと読み出しアドレスの整合がとれなくなってしまうため、異常なパケットを読み出す、または、読み出し続けるといった誤動作を生じる可能性があり、誤動作が生じた場合は異常を検出することが困難である。

そこで、本発明は、上記問題点を解決し、パケットサイズが異常な値を示したときにも正常な動作をするパケットバッファ用FIFOメモリを提供することを目的とする。

順次供給されるパケットデータについてメモリへの書き込み及び前記メモリからの読み出しをFIFO制御の下で行うパケットバッファFIFOメモリ装置であって、前記パケットデータについて書き込みアドレスを指定しつつ前記メモリへの書き込みをなす書込み手段と、読み出しアドレスを指定しつつ前記メモリからパケットデータを順次読み出す読出し手段と、前記書込み手段と前記読出し手段についてFIFO制御をなす状態制御手段と、を含み、前記書込み手段は、前記パケットデータに対して監視フラグを挿入する監視フラグ挿入手段を含み、前記読出し手段は、前記メモリからパケットデータを読み出しつつ読み出されたパケットデータから前記監視フラグを抽出して当該抽出された監視フラグのビット値が期待値とは異なる場合に異常と判定する異常判定手段を含むことを特徴とする。

本発明によれば、監視フラグのビット値の期待値との対比に基づいて、パケットデータの異常を検出することができ、異常を検出したときに、異常データを読み飛ばし、書き込みポインタ値によってアドレス値の整合性を取ることで、次パケットからのデータの書き込みと読み出しを正常に動作させることができる。

図1は、本発明のパケットバッファ用FIFOメモリの動作を説明するブロック図である。

本実施例におけるメモリ1は、メモリ1の最終アドレスから先頭アドレスへ連続して書き込みができるリング状の構成をもつ。このメモリ1は連続した書き込みと読み出しが可能であり、書き込みクロック2と読み出しクロック3が同期した同じ周波数のクロックである。

このメモリ1の動作は、最初にメモリ1を空(EMPTY)の状態にするために、外部からのRESET入力4によって、書き込みアドレス制御部5と読み出しアドレス制御部6に状態制御部7からRESET信号8がそれぞれ送られ、メモリ1を空(EMPTY)の状態にして初期化を行う。このとき、読み出しアドレス制御部6はEMPTY信号9がアサートされているため読み出し動作を停止している。

次に、メモリの空き領域がないとき(FULL状態)にパケットを受信すると、状態制御部7から出力されるFULL信号10がネゲート状態であることを書き込みアドレス制御部5が認識すると共にメモリ1が書き込み可能な状態であると判断する。

次に、書き込みイネーブル11がアサートされている間に、書き込みクロック2によってインクリメントして生成した書き込みアドレス12とメモリ1へのメモリ書き込みイネーブル信号13をメモリ1に出力する。

書き込みアドレス制御部5は、この書き込みアドレス12と、メモリ書き込みイネーブル信号14と、さらに先頭アドレス情報14によって、パケットデータのパケットサイズをパケットデータの先頭に付加した書き込みデータ15を生成する。

また、先頭アドレス監視/フラグ挿入部16では、パケットの先頭アドレスを示す先頭アドレス監視フラグを生成し、先頭アドレス監視フラグとパケットサイズを付加したデータをメモリ1に格納する。なお、先頭アドレス監視/フラグ挿入部16は、監視フラグ挿入手段を構成する。先頭アドレス監視フラグは、"1"で有意、"0"で無意である。

この動作によって、1パケットの先頭アドレスを判別する情報を与えることができる。

書き込みポインタ制御部17では、1パケット毎に書き込みアドレス12に1を加えた値を書き込みポインタに格納する。この動作によって、1パケットを正常に書き込んだときのアドレス値を保持することができる。

次に、状態制御部7では、メモリ1の書き込みアドレス12と読み出しアドレス18を常時比較し、パケットが書き込まれたことによって生じる書き込みアドレス12と読み出しアドレス18の差分を検出してEMPTY信号9をネゲートさせる。

読み出しアドレス制御部6は、EMPTY信号9がネゲートされたことで、メモリ1にデータの書き込みが行われたと判断する。更に、メモリ1の出力側デバイス、モジュール等（図示せず）が入力（受け入れ）可能であることを示す読み出しイネーブル信号19が、アサートされていることを確認する。

本発明の回路構成では、読み出しイネーブル信号19がアサートされていれば、先頭アドレス監視フラグ監視/パケットサイズ読み出し部20は先頭アドレスにあるパケットサイズと先頭アドレス監視フラグを読み出す。

先頭アドレス監視フラグが"1"、すなわち、期待値であれば、正常に1パケットの先頭から読み出しができると判断する。

読み出しクロック3によってパケットサイズ情報21分だけ読み出しアドレス18をインクリメントさせてアドレスを生成する。

次に、読み出しアドレス制御部6からメモリ1へのメモリ読み出しイネーブル信号22と、生成した読み出しアドレス18と共にメモリ1に出力し、メモリ1から1パケットの読み出しデータ23を出力させる。

このとき、先頭アドレス監視フラグ監視/パケットサイズ読み出し部20は先頭アドレスにある先頭アドレス監視フラグとパケットサイズを読み出す。先頭アドレス監視フラグが、1パケットの途中のアドレスであることを示す"0"を読み出した場合は、正常な読み出しが不可能と判断し、先頭アドレスエラー24を読み出しアドレス制御部6に出力する。

なお、先頭アドレス監視フラグ監視/パケットサイズ読み出し部20は、パケットデータ読み出し時の異常判定手段を構成する。

読み出しアドレス制御部6はメモリ読み出し動作を停止させ、読み出しアドレス18を書き込みポインタ制御部17に保持してあった書き込みポインタ値25と合わせる。

この動作によって、異常なデータを読み飛ばして、正常な書き込みが完了しているアドレス値である書き込みポインタ値25に読み出しアドレス18を合わせることでアドレス値の整合性を取り、次のメモリ動作から正常に動作させる機能を持つ。

図2は本発明の実施例であるメモリ1の書き込み動作を説明するフローチャートである。

まず、受信したパケットデータがメモリ1の空き領域に書き込み可能なサイズかどうか状態制御部7が判定する（ステップS1）。

不可能な場合にはメモリ1がFULL（書き込み不可能）と判断する（ステップS2）。メモリ1に書き込み可能になるまで判定を繰り返し行う。

メモリ1の書き込みが可能である場合、書き込みアドレス制御部5及び先頭アドレス監視/フラグ挿入部16が書き込むデータの先頭に先頭アドレスを示す先頭アドレス監視フラグと、1パケットのパケットサイズの情報を書き込み（ステップS3）、続いてパケットデータを書き込む（ステップS4）。

書き込みアドレス12をインクリメントし（ステップS5）、1パケットのパケットデータが書き込み完了するまで繰り返しアドレスをインクリメントさせてメモリ1にパケットデータを書き込む（ステップS6）。

書き込みが完了した場合、書き込みが完了したアドレス値+1の値を書き込みポインタ制御部17が書き込みポインタ値25として保持し（ステップS7）、メモリ書き込み動作を完了する（ステップS8）。書き込みポインタ値25は後述するメモリ1の読み出し動作時のエラー処理に使用する。

図3は本発明の実施例のパケットバッファ用FIFOメモリの読み出し動作を説明するフローチャートである。

メモリ読み出し動作を開始すると、状態制御部7が、アドレス値の差分を検出（書き込みアドレス12が読み出しアドレス18より進んでいるか）を判定する（ステップS11）。差分が検出できなかった場合（書き込みアドレス12と読み出しアドレス18が同値）は、メモリ1が空の状態(EMPTY)と判断し（ステップS12）、アドレス値の差分を検出するまで（メモリに書き込みがあるまで）判定を繰り返し行う。

アドレス値の差分を検出した場合は、先頭アドレス監視フラグ監視/パケットサイズ読み出し部20が、先頭アドレス監視フラグとパケットサイズを読み出し（ステップS13）、先頭アドレス監視フラグの判定（ステップS14）によって、アドレスの先頭から読み出しが開始できるかを判定する。

このとき、先頭アドレス監視フラグが"0"、つまり判定が"No"である場合は、先頭アドレスからの読み出しができていないと判断し、メモリ1からのデータ読み出しを停止して、読み出しアドレス18を書き込みポインタ制御部17が保持する書き込みポインタ値25（書き込みが完了したアドレス値+1）に合わせるエラー処理を行う（ステップS15）。

この動作によって、異常なデータを読み飛ばすことができ、次のパケットデータから正常に書き込み、読み出しができる。

先頭アドレス監視フラグが"1" 、つまり判定が"Yes"である場合は、先頭アドレスからの読み出しが正常にできると判断し、メモリ1からのデータ読み出しを行う。

次に、読み出しアドレス18を1インクリメントし（ステップS16）、次のアドレスのデータ読み出しを開始する。

このとき、先頭アドレス以外でも先頭アドレス監視フラグを監視し（ステップS17）、パケットサイズ分の読み出しが完了していないにもかかわらず、先頭アドレス監視フラグが"1"、つまり判定が"Yes"である場合は異常と判断し、メモリ1からのデータ読み出しを停止して、読み出しアドレス制御部6は、読み出しアドレス18を書き込みポインタ値25に合わせるエラー処理を行う（ステップS15）。

この動作によって次のパケットデータから、正常に書き込みと読み出しができる。先頭アドレス監視フラグが"0"、つまり判定が"No"である場合は、正常と判断し、次のステップに進む。

次に、読み出しアドレス制御部6は、読み出しアドレス18が書き込みポインタ値25と同値であるかの判定を行う（ステップS18）。

このとき、判定が"Yes"である場合は、パケットサイズ分のパケットデータの読み出しが完了していないことから、読み出しパケットサイズの情報が何らかの外因によって異常な値となっていると判断し、メモリ1からのデータ読み出しを停止して、読み出しアドレス18を書き込みポインタ値25に合わせるエラー処理を行う（ステップS15）。

この動作によって次のパケットデータから、正常に書き込みと読み出しができる。

また、判定が"No"である場合は、正常と判断し、メモリ1からのデータ読み出しを行う。

正常にデータを読み出した後、予め読み出しておいたパケットサイズの情報から、パケットサイズ分の読み出しが完了したか否かを判定する（ステップS19）。

このとき、判定が"No"である場合は、パケットサイズ分の読み出しが完了していないと判定し、パケットサイズ分の読み出しが完了したと判定されるまで、読み出しアドレス18を1インクリメントして読み出し動作を繰り返す。

判定が"Yes"である場合は、1パケット分のデータ読みだしが完了したと判定し、次のステップに進む。

1パケット分のデータ読み出しが完了したら、先頭アドレス監視/フラグ挿入部16は、この1パケットの先頭アドレスを示す、先頭アドレス監視フラグを消去、つまり"0"を書き込む（ステップS20）。

次に、読み出しアドレス18を次パケットの先頭アドレスに合わせるように、読み出しアドレス制御部6は、読み出しアドレスを1インクリメントして（ステップS21）、次のパケットのメモリ読み出し処理を行う。

図4は本発明のパケットバッファ用FIFOメモリのメモリ内部の動作を説明する図である。

ここで、アドレス0x0000から0xffffまでの容量を有するメモリ26があると仮定する。

メモリ26が書き込み前の空の状態（書き込みアドレス12と読み出しアドレス18が同値）とする。

次に、書き込みを開始し、先頭アドレス監視/フラグ挿入部16が、パケットの先頭アドレス毎に用意した先頭アドレス監視フラグに、先頭アドレスであることを示す"1"を書き込み、パケットサイズの情報を書き込む。また、パケットの先頭アドレス以外の先頭アドレス監視フラグには"0"を書き込む。

1パケット分の書き込みが完了したら、書き込みポインタ制御部17が書き込み終了アドレスの次のアドレス値を書き込みポインタ値25として保持する。

次に、状態制御部7が、書き込みアドレス12が読み出しアドレス18より進んだことを検出し、データが書き込まれたと判断して読み出し動作を行う。

読み出し動作時に先頭アドレス監視フラグが先頭アドレスであることを示す"1"であった場合は、読み出し開始位置（アドレス）が正常であると読み出しアドレス制御部6が判断し、先頭アドレスのデータ領域にあるパケットサイズを読み出してパケットサイズ分の読み出しを行う。

読み出しが完了したら、先頭アドレス監視/フラグ挿入部16は、先頭アドレス監視フラグを消去し("0"を書き込み)、動作終了となる。

図5は本発明の実施例による、パケットサイズが異常となった場合の動作を説明する図である。

読み出し時にパケットサイズの情報が何らかの外因により異常となり、1パケットの途中で読み出しアドレスが停止してしまった場合、通常であればメモリ26が空(EMPTY)になるまで読み出し動作を繰り返し行って異常データを出力し続けてしまう。

しかし、本発明では、先頭アドレス監視フラグが"0"であることを読み出して、異常と判断することができ、書き込みポインタ値25まで読み出しポインタをあわせることで、異常なデータを読み飛ばしてメモリのアドレス情報を正常な状態に戻し、次パケットのメモリ動作から正常に動作することができる。

以上のように、本発明の実施例によれば、パケットバッファ用FIFOメモリ装置に、先頭アドレス監視フラグを用いることによって、従来検出することができなかった読み出しアドレス18の更新が1パケットの途中で停止してしまうような異常があった場合でも、先頭アドレス監視フラグによって異常を検出することができる。

異常を検出したときに、異常データを読み飛ばし、書き込みポインタ値25によってアドレス値の整合性を取ることで、次パケットからのデータの書き込みと読み出しを正常に動作させることができる。

なお、上記の実施例では、パケットデータをメモリ1に書き込みが完了したときに、書き込みが完了したアドレス値+1の値を書き込みポインタ値25として保持するとしたが、書き込みポインタ値25として保持する値として書き込みが完了したアドレス値+N(N=1,2,3,….)としてもよい。

また、上記の実施例では、先頭アドレス監視フラグは、"1"で有意、"0"で無意としたが、場合により、"0"で有意、"1"で無意とする事もできる。

本発明のパケットバッファ用FIFOメモリの動作を説明するブロック図である。本発明の実施例であるメモリ1の書き込み動作を説明するフローチャートである。本発明の実施例のメモリの読み出し動作を説明するフローチャートである。本発明によるパケットバッファ用FIFOメモリのメモリ内部の動作を説明する図である。本発明による、パケットバッファ用FIFOメモリのパケットサイズが異常となった場合の動作を説明する図である。

符号の説明

1 メモリ
2 書き込みクロック
3 読み出しクロック
4 RESET入力
5 書き込みアドレス制御部
6 読み出しアドレス制御部
7 状態制御部
8 RESET信号
9 EMPTY信号
10 FULL信号
11 書き込みイネーブル
12 書き込みアドレス
13 メモリ書き込みイネーブル
14 先頭アドレス情報
15 書き込みデータ
16 先頭アドレス監視/フラグ挿入部
17 書き込みポインタ制御部
18 読み出しアドレス
19 読み出しイネーブル
20 先頭アドレス監視フラグ監視/パケットサイズ読み出し部
21 パケットサイズ情報
22 メモリ読み出しイネーブル
23 読み出しデータ
24 先頭アドレスエラー
25 書き込みポインタ値
26 メモリ

Claims

順次供給されるパケットデータについてメモリへの書き込み及び前記メモリからの読み出しをFIFO制御の下で行うパケットバッファFIFOメモリ装置であって、
前記パケットデータについて書き込みアドレスを指定しつつ前記メモリへの書き込みをなす書込み手段と、
読み出しアドレスを指定しつつ前記メモリからパケットデータを順次読み出す読出し手段と、
前記書込み手段と前記読出し手段についてFIFO制御をなす状態制御手段と、を含み、
前記書込み手段は、前記パケットデータに対して監視フラグを挿入する監視フラグ挿入手段を含み、
前記読出し手段は、前記メモリからパケットデータを読み出しつつ読み出されたパケットデータから前記監視フラグを抽出して当該抽出された監視フラグのビット値が期待値とは異なる場合に異常と判定する異常判定手段を含むことを特徴とするパケットバッファFIFOメモリ装置。
前記監視フラグ挿入手段は、前記監視フラグを前記パケットデータに含まれるクロックに基づいて定まる定周期毎に前記パケットデータに挿入することを特徴とする請求項１記載のパケットバッファFIFOメモリ装置。
前記監視フラグ挿入手段は、前記監視フラグのビット値を、前記監視フラグの挿入されるべき前記パケットデータのデータ構造における領域の種別に対応して定めることを特徴とする請求項１記載のパケットバッファFIFOメモリ装置。
前記監視フラグ挿入手段は、前記監視フラグの値を前記パケットデータのヘッダ領域及びデータ領域の各々に対応して定めることを特徴とする請求項３記載のパケットバッファFIFOメモリ装置。
前記書込み手段は、前記パケットデータ毎の書込み終了位置を示す書込み終了位置アドレスを保持する書込みポインタを有し、
前記読出し手段は、前記異常判定手段が異常判定をしたときには、その読出しアドレスを前記書込み終了位置アドレスと整合せしめることを特徴とする請求項１ないし４のいずれか１記載のパケットバッファFIFOメモリ装置。
前記読出し手段は、パケットデータの読み出しが正常に完了した場合、前記監視フラグを消去することを特徴とする請求項1記載のパケットバッファFIFOメモリ装置。