JP2003297098A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】 （修正有）
【課題】外部装置の負荷を減らすことのできる半導体記
憶装置を提供する。 【解決手段】本発明に係わる半導体記憶装置は、メモリ
と、前記メモリの記憶領域からデータを読み出して、そ
のデータと記憶している基準データとを比較することで
前記記憶領域の正常・不良を判定する手段とを備える。
また、他の主たる発明は、前記基準データを前記記憶領
域に書き込んだ後に前記記憶領域から前記データを読み
出し、読み出した前記データと前記基準データとを比較
することで前記記憶領域の正常・不良を判定する手段と
を備える。
憶装置を提供する。 【解決手段】本発明に係わる半導体記憶装置は、メモリ
と、前記メモリの記憶領域からデータを読み出して、そ
のデータと記憶している基準データとを比較することで
前記記憶領域の正常・不良を判定する手段とを備える。
また、他の主たる発明は、前記基準データを前記記憶領
域に書き込んだ後に前記記憶領域から前記データを読み
出し、読み出した前記データと前記基準データとを比較
することで前記記憶領域の正常・不良を判定する手段と
を備える。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性メモリ
を有する半導体記憶装置に関する。
を有する半導体記憶装置に関する。
【０００２】
【従来の技術】不揮発性メモリを有する半導体記憶装置
の一つとして、デジタルカメラの記録媒体などに用いら
れるフラッシュメモリ１１がある。一般に、フラッシュ
メモリ１１内部のメモリ１６のデータ記憶領域に記憶さ
れるデータは、メモリ１６上に区画されたブロックと、
このブロック上にさらに細かく区画されたページと呼ば
れる単位を用いて管理される。
の一つとして、デジタルカメラの記録媒体などに用いら
れるフラッシュメモリ１１がある。一般に、フラッシュ
メモリ１１内部のメモリ１６のデータ記憶領域に記憶さ
れるデータは、メモリ１６上に区画されたブロックと、
このブロック上にさらに細かく区画されたページと呼ば
れる単位を用いて管理される。
【０００３】通常、製品出荷時のフラッシュメモリ１１
のデータ記憶領域には、各記憶領域の正常・不良を示す
情報が書き込まれている。例えば、バイト表記で示す
と、正常なブロックについては「FFh」が、初期不良ブ
ロックについては「00h」が、後発不良ブロックについ
ては「F0h」が書き込まれている。
のデータ記憶領域には、各記憶領域の正常・不良を示す
情報が書き込まれている。例えば、バイト表記で示す
と、正常なブロックについては「FFh」が、初期不良ブ
ロックについては「00h」が、後発不良ブロックについ
ては「F0h」が書き込まれている。
【０００４】この情報は、フラッシュメモリ１１を利用
する外部装置１０側で利用され、例えば、図６に示すよ
うに、フラッシュメモリ１１の論理フォーマット時など
に外部装置１０に読み出される。外部装置１０は、この
情報を記憶しておき、フラッシュメモリ１１のデータ記
憶領域の正常・不良状態を把握して、データ書き込み時
などのフラッシュメモリ１１に対するアクセスに際し利
用する。
する外部装置１０側で利用され、例えば、図６に示すよ
うに、フラッシュメモリ１１の論理フォーマット時など
に外部装置１０に読み出される。外部装置１０は、この
情報を記憶しておき、フラッシュメモリ１１のデータ記
憶領域の正常・不良状態を把握して、データ書き込み時
などのフラッシュメモリ１１に対するアクセスに際し利
用する。
【０００５】
【発明が解決しようとする課題】ところで、図７は、外
部装置１０が前記情報の読み出す際のフラッシュメモリ
１１の動作を説明するタイミングチャートである。この
図に示すように、外部装置１０がフラッシュメモリ１１
から前記情報を読み出す際には、外部装置１０とフラッ
シュメモリ１１との間で何度もＩ／Ｏ処理が発生する。
つまり、各ページ(５２８バイト単位)ごとに読み出し、
バイト単位の「FFh」チェックを外部装置１０側で行う
必要があった。ここでこのＩ／Ｏ処理は、例えば、フラ
ッシュメモリ１１の論理フォーマット時間を増大させ、
そのための待ち時間等により外部装置１０側の負荷を増
大させる要因となる。
部装置１０が前記情報の読み出す際のフラッシュメモリ
１１の動作を説明するタイミングチャートである。この
図に示すように、外部装置１０がフラッシュメモリ１１
から前記情報を読み出す際には、外部装置１０とフラッ
シュメモリ１１との間で何度もＩ／Ｏ処理が発生する。
つまり、各ページ(５２８バイト単位)ごとに読み出し、
バイト単位の「FFh」チェックを外部装置１０側で行う
必要があった。ここでこのＩ／Ｏ処理は、例えば、フラ
ッシュメモリ１１の論理フォーマット時間を増大させ、
そのための待ち時間等により外部装置１０側の負荷を増
大させる要因となる。
【０００６】また、このように外部装置１０側で記憶領
域の正常・不良の情報を管理するには、そのための仕組
みを設けなければならず、前記情報についての記憶領域
の確保により外部装置１０側のリソースを消費すること
にもなる。
域の正常・不良の情報を管理するには、そのための仕組
みを設けなければならず、前記情報についての記憶領域
の確保により外部装置１０側のリソースを消費すること
にもなる。
【０００７】本発明は、このような問題を解決するもの
であり、外部装置側の負荷を減らすことのできる半導体
記憶装置を提供することを目的とする。
であり、外部装置側の負荷を減らすことのできる半導体
記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記課題を解決するため
の主たる本発明は、メモリと、前記メモリの記憶領域か
らデータを読み出して、そのデータと記憶している基準
データとを比較することで前記記憶領域の正常・不良を
判定する手段と、を備えることを特徴とする半導体記憶
装置である。
の主たる本発明は、メモリと、前記メモリの記憶領域か
らデータを読み出して、そのデータと記憶している基準
データとを比較することで前記記憶領域の正常・不良を
判定する手段と、を備えることを特徴とする半導体記憶
装置である。
【０００９】また、他の主たる本発明は、前記基準デー
タを記憶し、前記基準データを前記記憶領域に書き込ん
だ後に前記記憶領域から前記データを読み出し、読み出
した前記データと前記基準データとを比較することで前
記記憶領域の正常・不良を判定する手段と、を備えるこ
とを特徴とする半導体記憶装置である。
タを記憶し、前記基準データを前記記憶領域に書き込ん
だ後に前記記憶領域から前記データを読み出し、読み出
した前記データと前記基準データとを比較することで前
記記憶領域の正常・不良を判定する手段と、を備えるこ
とを特徴とする半導体記憶装置である。
【００１０】本発明の他の特徴については、添付図面及
び本明細書の記載により明らかにする。
び本明細書の記載により明らかにする。
【００１１】
【発明の実施の形態】本発明の実施の形態としては次の
通りとしてもよい。
通りとしてもよい。
【００１２】前記半導体記憶装置であって、前記判定結
果を記憶する手段を備えてもよい。
果を記憶する手段を備えてもよい。
【００１３】また、前記判定の対象となるメモリ上の範
囲を指定する情報を記憶し、その範囲を対象として前記
判定手段を実行してもよい。
囲を指定する情報を記憶し、その範囲を対象として前記
判定手段を実行してもよい。
【００１４】好ましくは、前記範囲情報を、外部から入
力してもよい。
力してもよい。
【００１５】また、前記記憶領域は所定の単位に区画さ
れて管理され、前記区画ごとに前記判定手段を実行し、
前記区画ごとの前記判定の結果を、前記区画ごとに付与
した識別情報に対応づけて記憶してもよい。
れて管理され、前記区画ごとに前記判定手段を実行し、
前記区画ごとの前記判定の結果を、前記区画ごとに付与
した識別情報に対応づけて記憶してもよい。
【００１６】好ましくは、前記所定の単位は、ブロック
単位としてもよい。
単位としてもよい。
【００１７】また、前記判定手段を、外部から入力され
た一つのコマンドに応じて実行するようにしてもよい。
た一つのコマンドに応じて実行するようにしてもよい。
【００１８】また、前記基準データを生成する手段を備
えてもよい。
えてもよい。
【００１９】好ましくは、前記基準データは、前記半導
体記憶装置内部において、ページ単位で生成してもよい
し、外部から入力されることとしてもよい。
体記憶装置内部において、ページ単位で生成してもよい
し、外部から入力されることとしてもよい。
【００２０】また、前記判定手段を、当該半導体記憶装
置の基準動作クロックの入力が開始された場合に自動的
に実行することとしてもよい。
置の基準動作クロックの入力が開始された場合に自動的
に実行することとしてもよい。
【００２１】また、前記メモリは不揮発性メモリとして
もよいし、前記半導体記憶装置をフラッシュメモリとし
てもよい。
もよいし、前記半導体記憶装置をフラッシュメモリとし
てもよい。
【００２２】なお、本発明の他の特徴については、添付
図面及び本明細書の記載により明らかにする。
図面及び本明細書の記載により明らかにする。
【００２３】つぎに、本発明の主な適用対象であるフラ
ッシュメモリについて説明する。
ッシュメモリについて説明する。
【００２４】図１にフラッシュメモリ１１のブロック構
成を示す。フラッシュメモリ１１は、内部ロジック１
３、制御回路１２、レディ/ビジー判定回路１４、判定
処理回路１５、外部から入力されるデータの記憶領域を
提供する不揮発性の記憶素子で構成されるメモリ１６、
メモリ１６の一部もしくはメモリ１６とは別体の素子で
構成される判定結果記憶部２１などを有する。
成を示す。フラッシュメモリ１１は、内部ロジック１
３、制御回路１２、レディ/ビジー判定回路１４、判定
処理回路１５、外部から入力されるデータの記憶領域を
提供する不揮発性の記憶素子で構成されるメモリ１６、
メモリ１６の一部もしくはメモリ１６とは別体の素子で
構成される判定結果記憶部２１などを有する。
【００２５】内部ロジック１３は、外部装置１０から入
力されたコマンドやアドレス、データなどを記憶するレ
ジスタ１７、ブロックアドレスやページアドレスをカウ
ントアップするカウンタ１８、基準データ生成回路２２
などを有する。制御回路１２は、メモリ１６に対するア
クセスや他の回路の制御などを行う。レディ／ビジー判
定回路１４は、フラッシュメモリ１１内部の動作状態を
判定し、レディ／ビジー信号を出力する。判定処理回路
１５は、メモリ１６からデータを読み出す読み出し回路
１９、読み出し回路１９によりラッチされたデータと基
準データとを比較して、その結果を示すデータを判定結
果記憶部２１に記憶する比較回路２０を備える。なお、
基準データとは、例えば、正常ブロックであることを示
すステータスである「FFh」などである。基準データ
は、内部ロジック１３などにより自動的に生成されるよ
うにしてもよい。また、基準データはブロック単位やペ
ージ単位で生成するようにしてもよい。また、基準デー
タを外部装置１０などの外部からフラッシュメモリ１１
に入力するようにしてもよい。
力されたコマンドやアドレス、データなどを記憶するレ
ジスタ１７、ブロックアドレスやページアドレスをカウ
ントアップするカウンタ１８、基準データ生成回路２２
などを有する。制御回路１２は、メモリ１６に対するア
クセスや他の回路の制御などを行う。レディ／ビジー判
定回路１４は、フラッシュメモリ１１内部の動作状態を
判定し、レディ／ビジー信号を出力する。判定処理回路
１５は、メモリ１６からデータを読み出す読み出し回路
１９、読み出し回路１９によりラッチされたデータと基
準データとを比較して、その結果を示すデータを判定結
果記憶部２１に記憶する比較回路２０を備える。なお、
基準データとは、例えば、正常ブロックであることを示
すステータスである「FFh」などである。基準データ
は、内部ロジック１３などにより自動的に生成されるよ
うにしてもよい。また、基準データはブロック単位やペ
ージ単位で生成するようにしてもよい。また、基準デー
タを外部装置１０などの外部からフラッシュメモリ１１
に入力するようにしてもよい。
【００２６】本実施例のフラッシュメモリ１１は、メモ
リ１６上からデータを読み出して、そのデータと記憶し
ている基準データとを比較することで前記記憶領域の正
常・不良を判定し、その判定結果を、判定結果記憶部２
１に記憶する一連の処理を自動的に行う判定手段を備え
ている。この判定手段にかかる処理は、例えば、外部か
ら所定のコマンド（以下、「テスト開始コマンド」と称
する）が入力されたタイミングで起動する。また、フラ
ッシュメモリ１１に対する基準動作クロックの入力が開
始されたタイミングで自動的に実行するようにしてもよ
い。なお、この処理で判定結果記憶部２１に記憶された
判定結果は、例えば、適宜なタイミングで外部装置１０
に読み出されて利用される。
リ１６上からデータを読み出して、そのデータと記憶し
ている基準データとを比較することで前記記憶領域の正
常・不良を判定し、その判定結果を、判定結果記憶部２
１に記憶する一連の処理を自動的に行う判定手段を備え
ている。この判定手段にかかる処理は、例えば、外部か
ら所定のコマンド（以下、「テスト開始コマンド」と称
する）が入力されたタイミングで起動する。また、フラ
ッシュメモリ１１に対する基準動作クロックの入力が開
始されたタイミングで自動的に実行するようにしてもよ
い。なお、この処理で判定結果記憶部２１に記憶された
判定結果は、例えば、適宜なタイミングで外部装置１０
に読み出されて利用される。
【００２７】外部からテスト開始コマンドが入力された
場合のフラッシュメモリ１１の動作を、図２のタイミン
グチャート及び図３のフローチャートとともに説明す
る。なお、テスト開始コマンドの入力時において、レデ
ィ／ビジー信号（以下、R/XBと称する）はレディ状態
に、カウンタ１８内でセットされるページアドレスは
「０」に設定されているものとする（S301）。
場合のフラッシュメモリ１１の動作を、図２のタイミン
グチャート及び図３のフローチャートとともに説明す
る。なお、テスト開始コマンドの入力時において、レデ
ィ／ビジー信号（以下、R/XBと称する）はレディ状態
に、カウンタ１８内でセットされるページアドレスは
「０」に設定されているものとする（S301）。
【００２８】まず、Ｉ／Ｏポートにテスト開始コマンド
とブロックアドレスA0〜A25が入力されると（S302〜S30
3）、フラッシュメモリ１１は、テスト開始コマンドを
内部ロジック１３のコマンド・レジスタ１７に、また、
ブロックアドレスをアドレス・レジスタ１７にそれぞれ
セットする。つぎに、制御回路１２は、内部ロジック１
３のアドレス・レジスタ１７に格納されたブロックアド
レスとカウンタ１８にセットされたページアドレスとを
参照し、指定されたメモリ１６内のブロックに対し、そ
のブロック内の先頭ページからアクセスを開始する。な
お、このアクセスとは、そのページのデータ５１２バイ
ト分が、メモリ１６内のメモリセル２４から内部バッフ
ァ２５に読み出される処理を示しており、この間、R/XB
はビジー状態となる（S304）。
とブロックアドレスA0〜A25が入力されると（S302〜S30
3）、フラッシュメモリ１１は、テスト開始コマンドを
内部ロジック１３のコマンド・レジスタ１７に、また、
ブロックアドレスをアドレス・レジスタ１７にそれぞれ
セットする。つぎに、制御回路１２は、内部ロジック１
３のアドレス・レジスタ１７に格納されたブロックアド
レスとカウンタ１８にセットされたページアドレスとを
参照し、指定されたメモリ１６内のブロックに対し、そ
のブロック内の先頭ページからアクセスを開始する。な
お、このアクセスとは、そのページのデータ５１２バイ
ト分が、メモリ１６内のメモリセル２４から内部バッフ
ァ２５に読み出される処理を示しており、この間、R/XB
はビジー状態となる（S304）。
【００２９】つぎに、先頭ページへのアクセスが完了す
ると、レディ／ビジー判定回路１４により、R/XBをレデ
ィ状態に復帰する（S305）。なお、判定処理回路１５
は、R/XBがビジー状態の場合には動作せず、R/XBがレデ
ィ状態に復帰すると動作可能状態となる。
ると、レディ／ビジー判定回路１４により、R/XBをレデ
ィ状態に復帰する（S305）。なお、判定処理回路１５
は、R/XBがビジー状態の場合には動作せず、R/XBがレデ
ィ状態に復帰すると動作可能状態となる。
【００３０】つぎに、クロックが入力されるごとに、前
記メモリ１６の内部バッファ２５から１バイト単位でデ
ータを読み出し、読み出し回路１９へラッチし、比較回
路２０はラッチしたデータを１バイト単位で基準データ
と比較する（S306〜S307）。ここで前記データと基準デ
ータとが不一致の場合には、フラッシュメモリ１１は、
当該ブロックを初期不良ブロックと判定する（S308）。
また、基準データと一致する場合には、カウンタ１８の
ページアドレスを更新し、次ページのアクセスを開始す
る（S309〜S310）。以上の処理は前記ブロック内の全ペ
ージに対して行なわれる。この処理によれば、一つでも
基準データと一致しないデータが存在すれば、そのブロ
ックは不良ブロックと判定される。判定結果は、判定の
対象となったブロックのアドレスと対応づけて判定結果
記憶部２１に記憶される（Ｓ311）。
記メモリ１６の内部バッファ２５から１バイト単位でデ
ータを読み出し、読み出し回路１９へラッチし、比較回
路２０はラッチしたデータを１バイト単位で基準データ
と比較する（S306〜S307）。ここで前記データと基準デ
ータとが不一致の場合には、フラッシュメモリ１１は、
当該ブロックを初期不良ブロックと判定する（S308）。
また、基準データと一致する場合には、カウンタ１８の
ページアドレスを更新し、次ページのアクセスを開始す
る（S309〜S310）。以上の処理は前記ブロック内の全ペ
ージに対して行なわれる。この処理によれば、一つでも
基準データと一致しないデータが存在すれば、そのブロ
ックは不良ブロックと判定される。判定結果は、判定の
対象となったブロックのアドレスと対応づけて判定結果
記憶部２１に記憶される（Ｓ311）。
【００３１】なお、以上の処理は、１つのブロックを対
象としているが、例えば、内部ロジック１３において複
数のブロックのアドレスを生成することで、メモリ１６
上の複数ブロックを対象とすることもできる。
象としているが、例えば、内部ロジック１３において複
数のブロックのアドレスを生成することで、メモリ１６
上の複数ブロックを対象とすることもできる。
【００３２】以上の仕組みによれば、外部装置１０から
はテスト開始コマンドをフラッシュメモリ１１に与える
だけで、フラッシュメモリ１１自らがメモリからデータ
を読み出してデータ記憶領域の正常・不良を判定し、そ
の結果が判定結果記憶部２１に記憶される。そして、外
部装置１０はこの判定結果を、例えば、一回のＩ／Ｏ処
理でフラッシュメモリ１１から読み出すことができる。
従って、従来に比べ、Ｉ／Ｏ処理の回数が大幅に削減さ
れ、外部装置１０に与える負荷を減らすことができる。
また、外部装置１０は自ら判定処理を行わずに済むとい
う点でも外部装置１０の処理負荷が軽減される。
はテスト開始コマンドをフラッシュメモリ１１に与える
だけで、フラッシュメモリ１１自らがメモリからデータ
を読み出してデータ記憶領域の正常・不良を判定し、そ
の結果が判定結果記憶部２１に記憶される。そして、外
部装置１０はこの判定結果を、例えば、一回のＩ／Ｏ処
理でフラッシュメモリ１１から読み出すことができる。
従って、従来に比べ、Ｉ／Ｏ処理の回数が大幅に削減さ
れ、外部装置１０に与える負荷を減らすことができる。
また、外部装置１０は自ら判定処理を行わずに済むとい
う点でも外部装置１０の処理負荷が軽減される。
【００３３】なお、以上の実施例では、初期不良ブロッ
クかどうかの判定結果をフラッシュメモリ１１内部の判
定結果記憶部２１に記憶するようにしているが、判定結
果をフラッシュメモリ１１外部の記憶素子へ出力するよ
うにしてもよい。
クかどうかの判定結果をフラッシュメモリ１１内部の判
定結果記憶部２１に記憶するようにしているが、判定結
果をフラッシュメモリ１１外部の記憶素子へ出力するよ
うにしてもよい。
【００３４】ところで、フラッシュメモリ１１の不良ブ
ロックは、製品出荷時だけでなく、出荷後に後発的に発
生する場合もある。そこで、本実施例のフラッシュメモ
リ１１は、以下に説明する仕組みを備えている。
ロックは、製品出荷時だけでなく、出荷後に後発的に発
生する場合もある。そこで、本実施例のフラッシュメモ
リ１１は、以下に説明する仕組みを備えている。
【００３５】この仕組みは、外部装置１０から所定のコ
マンドが入力された場合に起動される。この時のフラッ
シュメモリ１１の動作を、図４のタイミングチャート及
び図５のフローチャートとともに説明する。
マンドが入力された場合に起動される。この時のフラッ
シュメモリ１１の動作を、図４のタイミングチャート及
び図５のフローチャートとともに説明する。
【００３６】前記コマンドの入力時において、R/XBはレ
ディ状態に、カウンタ１８内でセットされるページアド
レスは「０」に、ステータスレジスタ１７内は「０」
に、それぞれ設定されている（S501）。
ディ状態に、カウンタ１８内でセットされるページアド
レスは「０」に、ステータスレジスタ１７内は「０」
に、それぞれ設定されている（S501）。
【００３７】外部装置１０から前記コマンドが入力され
ると、このコマンドが内部ロジック１３のコマンドレジ
スタ１７に、また、これに付帯して入力されるブロック
アドレスがアドレスレジスタ１７にセットされる（S502
〜S503）。
ると、このコマンドが内部ロジック１３のコマンドレジ
スタ１７に、また、これに付帯して入力されるブロック
アドレスがアドレスレジスタ１７にセットされる（S502
〜S503）。
【００３８】つぎに、基準データ生成回路２２は、基準
データを生成し（S504）、メモリ１６内の内部バッファ
２５に記憶し（S505）、その後、この基準データをメモ
リセル２４のアドレスレジスタ１７で指定されるブロッ
クの先頭ページに書き込む（S506）。
データを生成し（S504）、メモリ１６内の内部バッファ
２５に記憶し（S505）、その後、この基準データをメモ
リセル２４のアドレスレジスタ１７で指定されるブロッ
クの先頭ページに書き込む（S506）。
【００３９】つぎに、メモリ１６内で、前記先頭ページ
に書き込まれたデータを読み出してこれを基準データと
を比較して、両者が一致しない場合には、ステータスレ
ジスタ１７に「１」がセットされる（S507〜S509）。こ
の間、R/XBはビジー状態となる。
に書き込まれたデータを読み出してこれを基準データと
を比較して、両者が一致しない場合には、ステータスレ
ジスタ１７に「１」がセットされる（S507〜S509）。こ
の間、R/XBはビジー状態となる。
【００４０】つぎに、判定処理回路１５は、ステータス
レジスタ１７内にセットされたステータスを読み出す
（S510）。ステータスの読み出しは、図４に示されるよ
うに、R/XBがレディになった直後に入力されるクロック
によってラッチすることが、可能な構成となっている。
ここで判定処理回路は１５、読み出されたステータスに
基づいて、ブロックアドレスが指定するブロックの先頭
ページの正常・不良を判定し、判定結果記憶部２１に対
して先頭ページの正常・不良の判定結果をそのページア
ドレスと対応づけて記憶する（S511〜S513）。
レジスタ１７内にセットされたステータスを読み出す
（S510）。ステータスの読み出しは、図４に示されるよ
うに、R/XBがレディになった直後に入力されるクロック
によってラッチすることが、可能な構成となっている。
ここで判定処理回路は１５、読み出されたステータスに
基づいて、ブロックアドレスが指定するブロックの先頭
ページの正常・不良を判定し、判定結果記憶部２１に対
して先頭ページの正常・不良の判定結果をそのページア
ドレスと対応づけて記憶する（S511〜S513）。
【００４１】以上のようにして先頭ページについての判
定処理が終了する。そして、カウンタ１８内のページア
ドレスを更新し、先頭ページに引き続くページについて
も、以上の先頭ページに対して行った（S504）〜（S51
3）までの処理を繰り返し実行する(S514〜S515)。これ
により指定されたブロック内の全ページに対して、正常
・不良の判定が行われる。
定処理が終了する。そして、カウンタ１８内のページア
ドレスを更新し、先頭ページに引き続くページについて
も、以上の先頭ページに対して行った（S504）〜（S51
3）までの処理を繰り返し実行する(S514〜S515)。これ
により指定されたブロック内の全ページに対して、正常
・不良の判定が行われる。
【００４２】ところで、従来は、以上に説明した処理を
行うに際し、図８に示すように、１ページの書き込み動
作チェックをするだけでも、データ入力コマンド、プロ
グラムコマンド、ステータスリードコマンド、などの複
数のコマンドを入力する必要があり、これにより外部装
置１０とフラッシュメモリ１１との間で何度もＩ／Ｏ処
理が発生していたが、本実施例では、所定のコマンドを
入力するだけで、フラッシュメモリ１１自身が自動的に
判定処理を実行する。このため、従来と比較してＩ／Ｏ
処理回数が大幅に減り、判定処理に要する時間が短縮さ
れ、外部装置１０側の負荷を軽減することができる。
行うに際し、図８に示すように、１ページの書き込み動
作チェックをするだけでも、データ入力コマンド、プロ
グラムコマンド、ステータスリードコマンド、などの複
数のコマンドを入力する必要があり、これにより外部装
置１０とフラッシュメモリ１１との間で何度もＩ／Ｏ処
理が発生していたが、本実施例では、所定のコマンドを
入力するだけで、フラッシュメモリ１１自身が自動的に
判定処理を実行する。このため、従来と比較してＩ／Ｏ
処理回数が大幅に減り、判定処理に要する時間が短縮さ
れ、外部装置１０側の負荷を軽減することができる。
【００４３】なお、以上に説明した、半導体記憶装置に
おける内部ロジック１３や制御回路１２などの構成は、
CQ出版社発行の雑誌「Interface」1999年12月号10頁の図3
に示されるような周知のハードウェア構成を用いて実現
される。
おける内部ロジック１３や制御回路１２などの構成は、
CQ出版社発行の雑誌「Interface」1999年12月号10頁の図3
に示されるような周知のハードウェア構成を用いて実現
される。
【００４４】また、本実施形態は、半導体記憶装置とし
てフラッシュメモリ１１を採りあげているが、本発明
は、他の種類の半導体記憶装置にも適用可能である。
てフラッシュメモリ１１を採りあげているが、本発明
は、他の種類の半導体記憶装置にも適用可能である。
【図１】 本発明の一実施例によるフラッシュメモリの
動作を説明するブロック図である。
動作を説明するブロック図である。
【図２】 本発明の一実施例によるフラッシュメモリの
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図３】 本発明の一実施例によるフラッシュメモリの
動作を説明するフローチャートである。
動作を説明するフローチャートである。
【図４】 本発明の一実施例によるフラッシュメモリの
動作を説明するタイミングチャートである。フローチャ
ートである。
動作を説明するタイミングチャートである。フローチャ
ートである。
【図５】 本発明の一実施例によるフラッシュメモリ１
１の動作を説明するフローチャートである。
１の動作を説明するフローチャートである。
【図６】 従来のフラッシュメモリの動作を説明するブ
ロック図である。
ロック図である。
【図７】 従来のフラッシュメモリ１１の動作を説明す
るタイミングチャートである。
るタイミングチャートである。
【図８】 従来のフラッシュメモリ１１の動作を説明す
るタイミングチャートである。
るタイミングチャートである。
１０ 外部装置
１１ フラッシュメモリ
１２ 制御回路
１３ 内部ロジック
１４ レディ／ビジー判定回路
１５ 判定処理回路
１６ メモリ
１７ レジスタ
１８ カウンタ
１９ 読み出し回路
２０ 比較回路
２１ 判定結果記憶部
２２ 基準データ生成回路
２３ ＲＡＭ
２４ メモリセル
２５ 内部バッファ
Claims (15)
- 【請求項１】 メモリと、前記メモリの記憶領域からデ
ータを読み出して、そのデータと記憶している基準デー
タとを比較することで前記記憶領域の正常・不良を判定
する手段と、を備えることを特徴とする半導体記憶装
置。 - 【請求項２】 前記基準データを記憶し、前記基準デー
タを前記記憶領域に書き込んだ後に前記記憶領域から前
記データを読み出し、読み出した前記データと前記基準
データとを比較することで前記記憶領域の正常・不良を
判定する手段を備えることを特徴とする半導体記憶装
置。 - 【請求項３】 前記判定結果を記憶する手段を備えるこ
とを特徴とする請求項１または２に記載の半導体記憶装
置。 - 【請求項４】 前記判定の対象となるメモリ上の範囲を
指定する情報を記憶し、その範囲を対象として前記判定
手段を実行することを特徴とする請求項１乃至３のいず
れかに記載の半導体記憶装置。 - 【請求項５】 前記範囲情報は、外部から入力されるこ
とを特徴とする請求項４に記載の半導体記憶装置。 - 【請求項６】 前記記憶領域は所定の単位に区画されて
管理され、前記区画ごとに前記判定手段を実行し、前記
区画ごとの前記判定の結果を、前記区画ごとに付与した
識別情報に対応づけて記憶することを特徴とする請求項
１乃至５のいずれかに記載の半導体記憶装置。 - 【請求項７】 前記所定の単位は、ブロックであること
を特徴とする請求項６に記載の半導体記憶装置。 - 【請求項８】 前記判定手段を、外部から入力された一
つのコマンドに応じて実行することを特徴とする請求項
１乃至７のいずれかに記載の半導体記憶装置。 - 【請求項９】 前記基準データを生成する手段を備える
ことを特徴とする請求項１乃至８のいずれかに記載の半
導体記憶装置。 - 【請求項１０】 前記基準データを、ページ単位で生成
することを特徴とする請求項９に記載の半導体記憶装
置。 - 【請求項１１】 前記基準データは外部から入力される
ことを特徴とする請求項１乃至８のいずれかに記載の半
導体記憶装置。 - 【請求項１２】 前記判定結果を外部に出力する手段を
備えることを特徴とする請求項１乃至１１のいずれかに
記載の半導体記憶装置。 - 【請求項１３】 前記判定手段を、当該半導体記憶装置
の基準動作クロックの入力が開始された場合に自動的に
実行することを特徴とする請求項１乃至１２のいずれか
に記載の半導体記憶装置。 - 【請求項１４】 前記メモリは不揮発性メモリであるこ
とを特徴とする請求項１乃至１３のいずれかに記載の半
導体記憶装置。 - 【請求項１５】 前記半導体記憶装置はフラッシュメモ
リであることを特徴とする請求項１乃至１４のいずれか
に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002093149A JP2003297098A (ja) | 2002-03-28 | 2002-03-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002093149A JP2003297098A (ja) | 2002-03-28 | 2002-03-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003297098A true JP2003297098A (ja) | 2003-10-17 |
| JP2003297098A5 JP2003297098A5 (ja) | 2005-06-23 |
Family
ID=29386725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002093149A Pending JP2003297098A (ja) | 2002-03-28 | 2002-03-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003297098A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8279904B2 (en) | 2006-06-23 | 2012-10-02 | Samsung Electronics Co., Ltd. | Semiconductor light-emitting device |
-
2002
- 2002-03-28 JP JP2002093149A patent/JP2003297098A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8279904B2 (en) | 2006-06-23 | 2012-10-02 | Samsung Electronics Co., Ltd. | Semiconductor light-emitting device |
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