JPS62233870A - 順次通信制御装置 - Google Patents

順次通信制御装置

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JPS62233870A
JPS62233870A JP62033134A JP3313487A JPS62233870A JP S62233870 A JPS62233870 A JP S62233870A JP 62033134 A JP62033134 A JP 62033134A JP 3313487 A JP3313487 A JP 3313487A JP S62233870 A JPS62233870 A JP S62233870A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １更：へ杜豆九死 本発明は、入来データワードの順次フレームを受信しそ
れらのデータワードを直接メモリアクセスで記憶装置に
転送する、データ通信システムにおける制御回路装置に
関する。ここでそれらのワードデータは８ビツトバイト
でもよく、或はシステムにより定義される曲の情報ｒｉ
ｉ位でもよい。
胸股皮厘へ炎乳 本発明が適用される典型的なデータ処理システムは第１
図に例示されている。中央処理装置（ＣＰＬＩ＞１２は
、アドレスバス、データバス及び制御バス１．Ｇ、＋８
及び２０を介して主記憶装置１４と通信する。キーボー
ド、ＣＲＴディスプレイ、プリンタのような池の周辺装
置も同様にそれらの３つのバスに供給され得る。別々に
示されてはいるけれども、中−−バスは３つの機能に関
する時分割多重操イｔにおいて共用される。ＣＰＵはし
ばしば他のシステムと通信するが、その目的のために入
出力（丁、／′Ｏ）制御装置２２が設けられている。そ
のＩ１０制御装置に転送され及びそのＩ１０制御装置か
ら転送されたデータは単一バスにわたって１頃次形式に
なっており、Ｉ１０制御装置の機能の一つは、））１σ
次データ形式と、データ処理システム内で使用されてい
る並列形式と、の間の変換をすることであり、これによ
り多重ビットが数バイトとして並列に転送される。
従来は、多重バイトの大きなフレームはシステムに転送
され記憶装置１４において順次的記憶位置に書込まなけ
ればならない。逆に、データの大きなフレームは順次的
記憶位置からアクセスされＩ１０制御装置２２を介して
データ処理装置から転送される。どちらの場かにおいて
も、ＣＰＵによる記憶場所の順次アドレス指定ははなは
だしく時間を消費するものであり、ＣＰＵは情報がシス
テ１１に、又はシステムから伝送され得るビット伝送速
度を著しく制限する。その問題を解消するために、直接
メモリアクセス（ＤＭＡ）制御装置が提供されている。
多重パイ１〜のフレームを記憶し又は検索するため記憶
装置が層数的記憶位置をアクセスされなければならない
ときには、ＣＰＵはＤ　Ｍ　Ａ　ＤＩ御装置にプログラ
ムを供給し、次にアドレス、データ及び制御バスをこの
制御装置に渡す。その制御装置はさらに、プログラムさ
れた記憶アドレスのブロックなｌ１ｌｌ￥序に並べるが
、データはアドレス指定された記千壱位置へ、又はその
記憶位置から直接転送される。
ＣＰＵは、データ、又はデータが検索されるべきメモリ
ブロックを記憶するためにＤＭＡ制御装置に利用され得
る記憶装置１４のブロックを指示するようにＤＭＡ制御
装置に対してプログラムを作成する。データがＩ／７０
制御装置２２に受取られ、又はＩ　／　Ｏｆｆ１ｌ＋御
装置から転送されるときに、工／○制御装置はＤＭＡ制
御装置にＤＭＡ要求を供給する。次にＤＭＡ制御装置は
渫留信号によってＣＰＬＩ割込を要求する。ＣＰ　Ｕは
ここで保留肯定応答信号をＤＭＡ制御装置に１ノ（給し
、バスをその制御装置に渡す。バスは、データの１ブロ
ツクを完全に転送することによって、又は、例えば一定
時間間隔ごとに単一バイトが転送されるサイクル・ステ
ィール処理によって渡され得る。
本発明に従う順次通ｆ３装置は、ザイログ社（Ｚ　ｉｌ
ｏｇＩ　ｎｃ、　）により販売されているＺ　８５３０
であり、ザイログＺ　８０３０／　Ｚ　８５３０　Ｓ　
ＣＣｌｌｌｔ次通信制御装置技術マニュアル（Ｚ　１ｌ
ｏＨＺ８０３０／　Ｚ８５３０非常に多種多様な順次通
信プロトコルに関する多機能のサポートを提供し得る。
例えば、ＳＤＬＣ／’Ｉ［ＤＬＣプロトコルに関して、
システム（ま、自動的零挿入及び削除、メツセージ間の
自動的フラッグ挿入、アドレス・フィールド認識、■フ
ィールド剰余ハンドリング及び巡回冗長検査（ＣＲ，Ｃ
）発成及び検出の機能を提供できる。
ＳＤＬＣ（同期データリンク制（卸）メツセージ形式が
第２図に示されている。２つのフラグ・バイトＦは各Ｓ
　Ｄ　Ｌ　Ｃフレームを詳しく表している。
ＳＤＬＣのフラグ・バイトは、１６進の７　Ｅ　（６１
［Ｎの零によって隔てられた２個の１）である。フラグ
２８のような単一フラグ・バイトは２つのデータ・フレ
ームを分離し得る、即ち個々のフラグ３０及び３２は別
々のデータ・フレームを終了させ開始させ得る。このフ
ラグ３０及び３２は他のフラグによって分離され得る。
任意の数のデータバイトＤが各フレームに供給され得る
。
入来データの各フレームに対して、１つの状況ワードが
Ｚ８５３０■／′Ｏ制御装置によって生成される。その
状況ワードはフレーム・ビットの終わり、ＣＲＣ／フレ
ーノ、指示ピッ１〜、Ｉ１０制御装置先入れ先出しくＦ
ＩＦＯ）レジスタからのオーバランエラー、パリティ−
・エラー・ビット、ＳＤＬＣモードにおけるＩフィール
ドの長さを指示するレジデュ＝（「ｅｓｉｄｕｅ）コー
ド及び同期モードで使用される全送信ビットを−含み得
る。一旦、データのフレームがＩ１０制御装置を介して
システムに転送されると、状況ワードはＣＰＵによって
読み取られなければならない、そのために、フレームの
終わりでＣＰ　Ｕが割込みルーチンにサービスしている
間に、丁１０制御装置の出力はロックされ、これにより
状況ワードが呼込まれＤ　Ｍ　Ａ　ｆｔｔｌｌ　１ｉＩ
ｔ装置に関してプログラムが作成し直され、Ｉ１０制御
装置はリセットされる。しかし、その間、データの次の
フレームはＩ１０制御装置に転送され得る。
Ｚ８５３０ＳＣＣは、ｃｐｕが割込みルーチンを処理し
ている間に継続してデータを受取ることが可能なように
ＦＩＦＯを備えている。２つのフレーム間に単一フラグ
のみが置かれ転送が６４キロボー（ｋ　ｉ　Ｉｏｌ＋ａ
ｕｄ）の場合、設けられた３レベルＦＩＦ○にはわずか
３７５マイクロ秒（ＣＭＳ）Ｌが余裕がない、その長さ
の時間では多くのＣＰＵが割込みをサービスするには不
十分である。フレーム間に付加的時間を設けるために、
付加的フラグが挿入され得る。しかし、それは、受取る
処理装置が転送装置に制限を加えることを要求する。も
う一つの方法はＦＩＦＯのサイズを増大することであろ
うが、より遅いＣＰＵを満足させるために要求されるで
あろうＦＩＦＯのサイズは不確定であり禁止されるよう
なものとなろう。
元画ｍ 本発明に従う回路は、各フレームに関し、ＣＰＵに転送
されるべき、ＳＤＬＣプロトコルにおける状況ワードの
ような補充データを生成する手段を含む。各フレームに
おけるワード数を計数し、補充データ及び関連するワー
ドのカウントを記憶する手段も設けられる。その補充デ
ータ及びワードカラン１〜はＣＰＵで使用でき、次のデ
ータフレームがＤＭＡ制御下で記憶装置に割込なしで直
ちに転送され得る。即ち、１ブロツク又はサイクル・ス
ティールＤＭＡ転送は次のフレームに継続し得る。ワー
ドのカウントは各フレームの長さを規定し、ＣＰＵはそ
の結果外フレームが割当てられた記憶ｙＡ置のブロック
及び対応する状況ワードに注意し得る。
好適な実施例のシステムにおいては、補充データ及びワ
ードのカラン１−はＦＩＦＯに記憶される。
そのＦＩＦＯは各フレーノ、の終わりで増分され、補充
ワードが制御装置から読み取られろときに減分される、
好適には、制御回路は単一チップ上にλ（■立てられた
ＩＩＩ’！次通信制御装置である。
本発明の上記及びその池の目的、特徴及び利益は、却下
において添ｆ［図面に示されるような本発明グ〉好適な
実施例のより詳細な説明から明らかとなるであろう。ま
たその添付図面において同じ参照符号は、異なる図にお
ける同一部分を９照する。
図面は必ずしも一定の縮尺でｆヤられてはおらず、それ
よりも本発明の詳細な説明することに重きをおいている
。
適ｔ−Ｆ許　の至；明 ５ＬＤＣ形式のデータを受はするのに用いられるＺ８５
３０ＳＣＣの部分の単純化された略図が第３図の左側に
示されている。順次データは線３６から受信シフトレジ
スタに向けられる。そのレジスタでシフトされたデータ
ビットは次に線３８に並行して読取られる。制御ロジッ
ク４０はフラグが受信された時及びフラグの次に制御装
置のアドレスが続いた時を決定する。その後、データバ
イトは受信ＦＩＦＯ４２に入れられる。シフトレジスタ
からのデータも、ＣＲＣエラー信号を線４６に生成させ
るためＣＲＣ検査装置４４に加えられる。状況バイトゼ
ネレータ４８は、そのエラービット、及びＦＩＦ０４２
に入れられたデータパイ１〜に対応する状況バイトを生
成するための線３８上のデータバイトに（衣存する。状
況バイトは並列のＰＩＦＯ５０に入れられる。
データバイトが受信されるとき、それらはＦＩＦＯ４２
に向けられ、ＤＭＡ制御装置２６の制御下で記憶装置に
転送されるために読取レジスタＲＲ８で使用され得る。
フレーノ、内では、ＰＩＦＯ５０からの状況バイトは無
視される。それは、フレームのｌ１ｔｆ＆のデータバイ
トが受信されたときに有効なだけである。Ｚ　８５３０
において、フレームの終わりが検出されると、データＦ
ＩＦ○４２の出力及び状況バイトＦＩＦ○５０はロック
される。これにより、ＣＰＵＩ２に対して、受信された
ばかりのフレームの状況バイトを読取り次のフレームの
適切な記憶のためにＤＭＡ制御装置にプログラムを供給
するための時間が与えられる。ここでＣＰＵは次のフレ
ームの受信のため■／○制御装置をリセットする。ジフ
トレジスタ３４並びにＦＩＦＯ４２及び５０のみが、そ
れらＦＩＦＯがロックされて一杯になる前に追加の３つ
のデータバイトを受信できる。２バイトが受信可能な時
間はＣＰＵ割込ルーチンの処理には不十分であった。既
に注意したように、問題は送信機によって全フレームの
間に追加のフラグバイトを挿入させることにより克服可
能であり、その結果ＦＩＦｏによって失なわれるであろ
うバイトは情報の損失とはならないであろう。あるいは
又、ＦＩＦＯ４２及び５０は著しく大きくされ得るであ
ろう。既に注意したように、それらの方法はどちらも満
足できないものであった。
本発明に従えば、ＦＩＦＯ４２及び５０はフレームの終
わりでロックされない。そのかわり、追加のフレームが
ＣＰＵによる状況バイトの読出しに先立って受信される
ならば、状況バイトがＦＩＦＯ５２に記憶される。この
ように状況バイトは失なわれず、ＣＰＵによって後で読
取られる。しかし、状況ワードの単なる記憶は十分では
ない。このときＣＰＵが、受信されたフレームの長さを
知らないであろうからである。ＤＭＡ制御装置２６が記
憶装置１４の順次アドレスにデータバイトを記憶し続け
るなら、１つのフレームが終わり次のフレームの始まる
アドレスを識別する手段は不要であろう。
その間圧を克服するため、各フレーム内のバイトはカウ
ンタ５４によって計数され、状況バイトがＦＴＰＯ５２
に記憶された各フレームに関してバイトカウントはＦＴ
ＰＯ５６に記憶される。このようにして、一旦ＣＰＵが
５読取レジスタＲＲＩから状況パイ１〜を読み出すと、
レジスタＲＲ６及びＲＲ７のパイ１−カウントから対応
するフレームの長さを読み取ることも可能である。
バイトカウンタ５４は、システムがＳＤＬＣ／ＨＤＬＣ
モードにあるとき制御ロジック４０からの制御ピントに
よってイネーブルされる。イネーブルされたとき、バイ
トカウンタは、制御ロジック４０によって各データバイ
トの検出で増分され、各７ラグバイトの検出てリセット
される。ＦＩＦＯ５２及び５６り）増分及び減分に対し
て、ＦＩＦＯ５２及び５６のヘッドポインタは制御ロジ
ックにより生成されたフレーノ、の終わり信号によって
増分され、ティルボインタは読取レジスタＲｎ１が読ま
れる度ごとに増分される。２つのポインタは、コンパレ
ータ６２によって比鮫され、データが状況ＦＩＦＯにお
いて使用可能か否かについて線６４に指示を供給し、Ｆ
ＩＦＯがオーバーフローしたか否かについて線６６に指
示を供給する。
線６４上の指示は、制御ロジック４０からのＦＴＦＯイ
ネーブル信号と供給されマルチプレクサ６８への入力を
還択する。データフレーノ、間にＦＴＦ○への記憶なし
に状況バイトの読取を可能にする十分な時間がある場合
、状況バイトはマルチプレクサ６８を介して読取レジス
タＲＲ１に直接読取可能である。しかし、一旦データが
ＦＩＦＯ５２及び５６において使用可能となれば、マル
チプレクサ６８はＦＴＦＯ５２からのデータをその入力
として）π択する。状況バイトのフレームビットの終わ
りは、ＦＩＦＯからデータが読まれる時点にセットされ
る。
ＡＬＬ　　５ＥＮＴビツト及びパリティビットはＳＤＬ
Ｃ通信においては記憶されなくともよく、従って線７０
上のＦＩＦＯ及びマルチプレクサをバイパスする。
ＦＩＦＯ５２及び５６は、１０レベルを有するように示
されている。あるシステムにおいては、入来データにお
ける切れ間（Ｃｌａｌｌ）の前にたった１０フレ−ムし
か受信されないこともある。その場合、全ての状況パイ
１〜及びハイドカウントは、データとしての切れ間がレ
ジスタＲＲ８を介して記憶装置１４／＼転送されるまて
屯にＦＩＦＯに記憶され得る。
しかし、もし１−分な切れ間が確実になければ、ＤＭ　
Ａ　１ｆｉｉ　ＩＩ　装置かサイクル・スティールベー
スで転送するときＣＰＵは状況バイト及びバイトカウン
トを読取る。
状況バイト及びバイトカウントＦＩＦＯは、入来データ
の各フレームごとに１バイトを記憶しさえすればよいの
で、わずか１０レベルのＦＩＦＯでも実費的なバッファ
を供給することになる。データＦＩＦ○４２によるバッ
ファの同じ星が、ちっと大きなデータＩ”ｌＦＯを必要
とするであろう。それがフレーム単（立ではなくバイト
単ｆ立でバッファに入れなければならないからである。
マルチプレクサ６８により、２８５３０制ｉｎ装置にお
いて状況ワード分供給するために使用される同じレジス
タＲＲ１は、修正変更された通信制御装置において使用
され得る。さらに、読取レジスタＲ６及びＲ７はＺ　８
５３０においては使用されず５このようにＺ　８５３０
とビン互換な修正変更された制御装置において使用可能
である。従って、修正変更された制御装置チップはＺ　
８５３０のピン互換な置換として使用でき、本発明の追
加機能を供給する。制御れ装置チップ自体におけるこれ
らの追加機能を供給することにより装置２上の余分なチ
ップが不要になるだけでなく、チップ自体の中でのみ使
用される制御信号が都合良く利用可能となる。
本発明は好適な実施例に関して特に図示され説明されて
きたが、形態及び訂細において種々の変更が、特許請求
の範囲に規定される本発明の精神及び範囲から逸脱する
ことなく可能であることが当業者によって理解されるで
あろう。例えば、本発明はディスク記憶装置のような記
憶装置からの補充的コードとともにデータ・セクターの
転送のようなデータを転送する池の形懇にも適用可能で
ある。
【図面の簡単な説明】
第１図は本発明の展開されるデータ処理システムのブロ
ック線図であり、 第２図は、Ｓ　Ｌ　Ｄ　Ｃメツセージ形式の図解であり
、 第３１１Ｚは、本発明に従って（１０制御装置の修正変
更を説明するブロック線図である。 尚、図面において １２・・・ＣＰＩＪ　　　　　　１４・・・記憶装置２
２・・・ｒ／／○制御装置　２６・・・Ｄ　Ｍ　Ａ　ｍ
制御装置３４・・・受信シフトしジスタ ４０・・・制御ロジック ４２・・・受信データｌ？ＴＦ。 ・喜４・　・ＣＲＣ検′ｒｉ装置 ４８・・・状況パイ１〜ゼネレータ ５０・・・状況バイトＦＴＦＯ５２・・・ＦＩＦ０５４
・・・バイトカウンタ　　　　５６・・・ＦＩＦＯ５８
・・・ヘッドボインク　６０・・・ティルボインタ６２
・・・コンパレータ （外５名）

Claims (1)

  1. 【特許請求の範囲】 １）入来データワードの順次フレームを受信し記憶装置
    へ前記データワードを転送するデータ通信システムの入
    出力制御回路であつて、 入来データの各フレームに関し前記回路から読まれるべ
    き補充データを生成する手段と、 ワードカウントを供給するために各フレーム内のワード
    数を計数する手段と、 前記補充データ及び前記関連するワードカウントを記憶
    してデータの順次フレームの継続転送を可能にし、引続
    いて前記制御装置から前記補充データ及びワードカウン
    トを読みとる手段と、を備えることを特徴とする前記制
    御回路。 ２）前記記憶手段は先入れ先出しレジスタから成る特許
    請求の範囲第１項に記載の制御回路。 ３）前記先入れ先出しレジスタはフレームの終わりに増
    分され補充データの各ワードがＣＰＵによって読まれる
    ときに減分される 特許請求の範囲第２項に記載の制御回路。 ４）単一チップ上に組立てられた順次通信制御装置であ
    る 特許請求の範囲第１項に記載の制御回路。 ５）前記補充データはＳＤＬＣ／ＨＤＬＣプロトコルに
    おける状況ワードである 特許請求の範囲第１項に記載の制御回路。 ６）前記記憶手段は先入れ先出しレジスタである 特許請求の範囲第５項に記載の制御回路。 ７）前記先入れ先出しレジスタは各フレームの終わりに
    増分され、補充データの各ワードがＣＰＵによって読ま
    れるときに減分される 特許請求の範囲第６項に記載の制御回路。 ８）単一のチップ上に組立てられた順次通信制御装置で
    ある 特許請求の範囲第５項に記載の制御回路。 ９）入来データワードの順次フレームを受信し、直接メ
    モリアクセスで記憶装置に前記データワードを転送する
    データ通信システムの制御回路であつて、 入来データの各フレームごとにＣＰＵに より読まれる補充データを供給する手段と、ワードカウ
    ントを供給するために各フレーム間でワード数をカウン
    トする手段と、 データの順次フレームの継続転送を可能にするため前記
    補充データ及び関連するワードカウントを記憶し、引続
    き前記補充データ及びワードカウントをＣＰＵにより読
    み取る手段と、 を備えることを特徴とする前記制御回路。 １０）前記記憶手段は先入れ先出しレジスタから成る 特許請求の範囲第９項に記載の制御回路。 １１）前記先入れ先出しレジスタは各フレームの終わり
    で増分され補充データの各ワードが前記ＣＰＵにより読
    まれるときに減分される 特許請求の範囲第１０項に記載の制御回路。 １２）単一チップ上に組立てられた順次通信制御装置で
    ある 特許請求の範囲第９項に記載の制御回路。 １３）前記補充データはＳＤＬＣ／ＨＤＬＣプロトコル
    における状況ワードであり得る 特許請求の範囲第９項に記載の制御回路。 １４）前記記憶手段は先入れ先出しレジスタから成る 特許請求の範囲第１３項に記載の制御回路。 １５）前記先入れ先出しレジスタは各フレームの終わり
    で増分され補充データの各ワードが前記ＣＰＵにより読
    まれるときに減分される 特許請求の範囲第１４項に記載の制御回路。 １６）単一チップ上に組立てられた順次通信制御装置で
    ある 特許請求の範囲第１３項に記載の制御回路。 １７）ＣＰＵと、 主記憶装置と、 順次データを受信し、前記主記憶装置に記憶するために
    順次データを並列ビットデータに変換する順次通信制御
    装置と、 該順次通信制御装置からのデータ転送を制御する直接メ
    モリアクセス制御装置と、を備え、前記順次通信制御装
    置は、入来順次データの各フレームに関し前記ＣＰＵに
    転送されるべき状況データを生成する手段と、 ワードカウントを供給するために各フレームにおいてワ
    ード数を計数する手段と、 前記直接メモリアクセス制御装置の制御下でデータの順
    次フレームを継続転送可能にし、引き続き前記ＣＰＵに
    より前記状況データ及びワードカウントを読み取ること
    を可能にするため前記状況データ及び前記関連ワードカ
    ウントを記憶する手段を有していることを特徴とするデ
    ータ処理システム。 １８）前記記憶手段は先入れ先出しレジスタから成る 特許請求の範囲第１７項に記載のデータ処理システム。 １９）前記順次通信制御装置は単一チップ上に組立てら
    れている 特許請求の範囲第１７項に記載のデータ処理システム。 ２０）入来データの順次フレームを通信制御装置から記
    憶装置へ直接メモリアクセスで転送する方法であつて、 入来ワードの各フレームに関しＣＰＵにおいて読まれる
    べき、前記通信制御装置における補充データを生成する
    段階と、 ワードカウントを供給するため各フレーム内でワード数
    を計数する段階と、 直接メモリアクセス制御下で記憶装置にデータを継続転
    送する間、前記補充データ及び前記関連ワードカウント
    を記憶する段階と、 データの前記順次フレームが記憶される記憶位置を確定
    し前記対応する補充データを確定するために引続いて前
    記補充データ及びワードカウントを前記ＣＰＵにより読
    み取る段階と、 を有することを特徴とする前記方法。
JP62033134A 1986-03-31 1987-02-16 順次通信制御装置 Expired - Fee Related JPH07107676B2 (ja)

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Application Number Priority Date Filing Date Title
US846337 1986-03-31
US06/846,337 US4942515A (en) 1986-03-31 1986-03-31 Serial communications controller with FIFO register for storing supplemental data and counter for counting number of words within each transferred frame

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EP (1) EP0239937B1 (ja)
JP (1) JPH07107676B2 (ja)
AU (1) AU593315B2 (ja)
CA (1) CA1281434C (ja)
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