CN1150309A - 存储管理电路再同步的方法及电路结构 - Google Patents

Abstract

一种存储管理电路再同步的方法及电路结构，通过每一输入同步信号时刻下管理当前读写指针或标记当前写数据来防止FIFO(先进先出)存储器的内容被再同步清除和实现根据每个同步存储块内部调整写指针和读指针的位置，这样就解决了由于不能外部访问FIFO存储器的读写指针而在其出现错误增址的情况下无法从外部对其确定和校正的问题。

Description

存储管理电路再同步的 方法及电路结构

本发明涉及存储管理电路再同步的一种方法和一种电路结构，具体地讲，该方法和电路结构应用于FIFO(先进先出)存储器。

FIFO存储器是通过存储寄存器和一特定寻址逻辑电路实现的，该寻址逻辑电路实质上包含一写指针和一读指针。这些指针随每次写和/或读访问而增址。在循环FIFO存储器的情况下，这两种指针还受每个增址后的模运算的影响。

FIFO存储器通常是作为独立(autonomous)系统实现的，其中写指针和读指针不能被外部访问，只有施加复位信号的一种可能性。在这种存储器中，若这两种指针中的一个错误地增址，从外部既不能确定也不能校正该错误。

本发明的目的是规定串行存储器再同步的一种方法，所述串行存储器具体地指FIFO存储器，其在保持全部FIFO存储容量的同时，对输入数据的时间顺序没有特别的要求并且具有高容错率。

本发明的另一个目的是规定采用本发明的方法的一种电路结构。

尽管通过定期地复位写指针和读指针确实能限制出错持续时间，但是，由于指针复位后FIFO存储器的内容不再可用并且即使FIFO存储器上的内容仍存在，它也要被清除，所以这种方法仅对具有足够大间隙的输入数据流的结构适用。然而，常常却不可能或不希望采用这样一种数据结构。

本发明的存储管理电路(其中数据是串行存储的)的再同步方法是在出现同步信号的时刻标记数据或保存数据地址，在以后进行再同步的时刻使用这些经标记的数据或被保存的数据的地址。

此种情况下，一个或一个以上的写指针或读指针有利地表示写访问或读访问的数据地址，而一个或多个写指针被保存，并在以后时刻用作读指针。

在此情况下，数据被优先存储在同步存储块，并且每当要读出一新同步存储块时，就将先前保存的写指针的值赋给该读指针。

在将被保存的写指针的值赋给读指针之后，暂时标记该写指针为无效指针。

在无一被保存的写指针的情况下，也暂时等待下一个同步信号并且暂时忽略存储的数据。

把字宽增加一位或一位以上，其特别有利之处是可以用这些位，根据写入相关数据的过程中是否有过同步信号来标记这些相关数据并作一记录。

本发明的存储管理电路的再同步电路结构中有一串行存储器，它有用于数据存储的存储寄存器，还有一第一存储区、一第二存储区，第一存储区用于存储当前写访问的地址，第二存储区用于存储当前读访问的地址，每一次写访问和读访问分别会增加地址，其特征是在第一同步信号出现的时刻在第三存储区标记数据或保存数据地址、而在再同步的第二同步信号时刻使用这些经标记的数据或被保存的数据地址。

在另一项改进中，一逻辑模块确保在有第一同步信号情况下将当前写访问的地址缓存在第三存储区中而在有第二同步信号的情况下将该地址读至第二存储区。

缓存这些地址的第三存储区也应优先为串行存储器。

同样特别有利的是把该串行存储器的字宽增加一位或一位以上，以便根据写入相关数据的过程中是否有过同步信号来标记该相关数据并且将用于记录的附加寄存器规定为数据存储的存储寄存器。

发明的实施例说明将参照附图，其中：

图1示出了具有缓冲存储器的本发明电路的框图；

图2示出了与图1相应的电路结构的框图，缓冲存储器被设计为FIFO存储器；

图3示出了具有一为标记数据而增加存储器字宽的本发明电路结构的框图。

图1说明了存储管理电路再同步的本发明电路结构的框图，其中数据是串行存储的。要缓存的数据经过字宽为n的输入端ID被读至由N个存储寄存器SR组成的串行数据存储器DS，因此存储容量为N×n。数据在以后由输出端OD从数据存储器DS中再被读出。另外，寄存器WP和BP分别保存当前写访问和读访问的地址。此种情况下，写指针WP在每次写访问过程中经连接端WS而被增址；连接端RS同样在每次读访问的过程中使读指针RP增址。若在输入端IS上出现有一输入同步信号，则一同步逻辑单元L对保存在另外一寄存器SP中对写指针内容的缓存进行初始化。当同步存储块中的数据被从存储寄存器DS中读出时，通过一输出同步信号OS通知FIFO存储器已完全读完当前的同步存储块和现在应读出下一个同步存储块。保存读指针的寄存器RP被装入缓存于寄存器SP中的写指针的值，以保证再同步。先前被保存的写指针然后可被标记为无效指针直至有下一个输入同步信号为止。再有，若还没有一有效的被保存的写指针，将等待下一个输入同步信号，并可以忽略所有存储在FIFO存储器中的数据。

关于这一方面描述的电路结构可用于，具体地说，同步存储块中的数据量大于FIFO存储器存储深度N的任何一种场合。另一方面，若FIFO存储器存储深度超过同步存储块长度，则必须缓存多个写指针。

为了这一意图，正如图2所示，缓冲存储器SP也可被设计为一FIFO存储器。此时在存储寄存器SR2中存储写指针。每出现一输入同步信号就保存一次，同时缓冲存储器SP的写指针WP2也被增址。然后，当出现一输出同步信号时，被缓冲存储器的读指针RP2标记的写指针被读出，接着写指针RP2增址。

除了用另一FIFO缓存写指针外，也可以把字宽增加一个或更多个附加位来在数据存储器DS中标记数据。

在图3中说明了这样的一个实施例。数据由输入端ID读入，输入同步信号由输入端IS读入。此种场合下，数据宽度为n位，并且在此场合下单个的一位就足以用于输入同步信号的输入。这两个信号在单元BC中合成，从而在每种场合下，都能够将n+1个位并行地读人数据存储器DS。其结果是，对每一个数据存储器SR中的输入，根据写该输入的过程中是否有过一输入同步信号，可以在各自被分配的附加寄存器SY中作一记录。若其后数据从数据存储器DS中读出，则该n个数据位和该同步位将在另一单元BD中被相互分离。然后由输出端OD读出n个数据位并且同步位被馈至寻址逻辑单元L以保证再同步。

除了上述描述的本发明实施例中该方法的硬件实施之外，当然也可以采用部分或全部软件的方案来实施本方法。

本发明可广泛应用在数字传输技术的应用领域，特别是译码器中。例如：

·工作于不同比特率下数字系统的匹配，即所谓异步接口，

·延时电路，

·队列

Claims (10)

1、一种存储管理电路再同步的方法，其中数据(DS)是串行存储的，其特征在于：在出现同步信号(IS)的时刻下标记数据(SY)或保存数据的地址(SP)并且在其后再同步的时刻下使用这些经标记的数据或被保存的数据地址。

2、如权利要求1所述的方法，其中一个或一个以上的写指针(WP)和读指针(RP)指示写访问和读访问的数据地址，该一个或几个写指针被保存(SP)并且在其后一时刻作为读指针使用。

3、如权利要求2所述的方法，其中在同步存储块中安排数据并且每当要读出一新同步块时，就把先前被保存的写指针的值装入读指针。

4、如权利要求2或3所述的方法，其中在给读指针装入被保存的写指针的值之后，将该写指针标记为无效指针。

5、如权利要求2至4之一所述的方法，其中在没有被保存的写指针的情况下，等待下一个同步信号并且忽略已存储的数据。

6、如权利要求1所述的方法，其中把字宽增加1位或一位以上以便根据在写数据的过程中是否有过一同步信号来在这些位中标记数据和作一记录。

7、如权利要求1至6之一所述的用于存储管理电路再同步的电路结构，该结构具有一串行存储器(DS)、第一存储区(WP)和第二存储区(RP)，该串行存储器含有用于数据存储的存储寄存器(SR)，该第一存储区用于存储当前写访问的地址，该第二存储区用于存储当前读访问的地址，在写访问和读访问的过程中地址被增址(WS，RS)，其特征是在一第一同步信号(IS)的时刻下在一第三存储区(SP)中标记数据或保存数据的地址而在用于再同步的第二同步信号(OS)的时刻下使用这些经标记的数据或被保存的数据的地址。

8、如权利要求7所述的电路结构，其中一逻辑模块确保在有第一同步信号(IS)的情况下，在第三存储区(SP)中缓存当前写访问的地址并且在有第二同步信号(OS)的情况下，将该地址读至第二存储区。

9、如权利要求7或8其中任一项要求所述的电路结构，其中用于缓存地址的第三存储区(SP)也是串行存储器。

10、如权利要求7至9中的一项要求所述的电路结构，其中把串行存储器(DS)的字宽增加1位或1位以上以便根据写相关数据过程中是否有过一第一同步信号(IS)来标记该相关数据和给与所述存储数据的存储寄存器(SR)一附加寄存器(SY)来在其中作一记录。

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