JPH031775A - 磁気記録再生装置のスーパーインポーズ装置 - Google Patents
磁気記録再生装置のスーパーインポーズ装置Info
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- JPH031775A JPH031775A JP13678689A JP13678689A JPH031775A JP H031775 A JPH031775 A JP H031775A JP 13678689 A JP13678689 A JP 13678689A JP 13678689 A JP13678689 A JP 13678689A JP H031775 A JPH031775 A JP H031775A
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- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、磁気記録再生装置のスーパーインポーズ画面
にタイトル文字やイラスト(絵)などのデータをスーパ
ーインポーズするものに関するもので、さらに詳しくは
、カメラ一体型の磁気記録再生装置のスーパーインポー
ズ装置に関するものである。
にタイトル文字やイラスト(絵)などのデータをスーパ
ーインポーズするものに関するもので、さらに詳しくは
、カメラ一体型の磁気記録再生装置のスーパーインポー
ズ装置に関するものである。
記録された映像信号の画面表示データは、記憶手段から
読み出されて画面に表示される。記録された画面表示デ
ータの内容に、タイトル文字やイラスト(絵)などに関
するデータをスーパーインポーズする場合、カメラ一体
型の磁気記録再生装置によっておこなわれている。この
場合、アドレスバスおよびデータバスをその期間中、た
とえばスーパーインポーズ用のアドレスカウンタおよび
データレジスタへそれぞれ切り換えてスーパーインポー
ズするデータを記憶手段に記憶しているのが現状である
。
読み出されて画面に表示される。記録された画面表示デ
ータの内容に、タイトル文字やイラスト(絵)などに関
するデータをスーパーインポーズする場合、カメラ一体
型の磁気記録再生装置によっておこなわれている。この
場合、アドレスバスおよびデータバスをその期間中、た
とえばスーパーインポーズ用のアドレスカウンタおよび
データレジスタへそれぞれ切り換えてスーパーインポー
ズするデータを記憶手段に記憶しているのが現状である
。
たとえば、イラストの記録された画面に、タイトル文字
の画面を追加するような複数の画面表示データを合成す
る場合には、イラストの画面表示データの記憶されてい
るアドレスに、タイトル文字の画面表示データが書き込
まれている。
の画面を追加するような複数の画面表示データを合成す
る場合には、イラストの画面表示データの記憶されてい
るアドレスに、タイトル文字の画面表示データが書き込
まれている。
上記従来の技術では、イラストの記録された画面に、タ
イトル文字の画面を追加する場合には、イラストの画面
表示データが、タイトル文字の画面表示データによって
消去される場合もある。したがって、イラストの画面表
示データのうちで残しておきたい部分も消去される場合
もあるので、複数の画面表示データを合成することが難
しいなどの問題点を有している。
イトル文字の画面を追加する場合には、イラストの画面
表示データが、タイトル文字の画面表示データによって
消去される場合もある。したがって、イラストの画面表
示データのうちで残しておきたい部分も消去される場合
もあるので、複数の画面表示データを合成することが難
しいなどの問題点を有している。
本発明に係る磁気記録再生装置のスーパーインポーズ装
置は、上記課題を解決するために、画面表示データにス
ーパーインポーズをおこなうマイクロコンピュータを備
えた磁気記録再生装置において、読み出し時に、アドレ
スレジスタで指定されるアドレスに記1.αされた第3
画面表示データを論理演算回路へ出力するよともに、書
き込み時に、第1データレジスタに記憶された第1画面
表示データをアドレスレジスタで指定されるアドレスに
記憶する記憶手段と、スーパーインポーズする第2画面
表示データを一時記憶し、それを論理演算回路へ出力す
る第2データレジスタと、第1画面表示データを記憶す
る記憶手段のアドレスのアドレス信号を一時記憶し、そ
れを記憶手段へ出力するアドレスレジスタと、第2画面
表示データと第3画面表示データとの排他的論理和の論
理演算をおこない、その演算結果である第1画面表示デ
ータを第1データレジスタへ出力する論理演算回路と、
第1画面表示データを一時記憶するとともに、記憶手段
の書き込み時に、そのデータを記憶手段へ出力する第1
データレジスタとを備えていることを特徴としている。
置は、上記課題を解決するために、画面表示データにス
ーパーインポーズをおこなうマイクロコンピュータを備
えた磁気記録再生装置において、読み出し時に、アドレ
スレジスタで指定されるアドレスに記1.αされた第3
画面表示データを論理演算回路へ出力するよともに、書
き込み時に、第1データレジスタに記憶された第1画面
表示データをアドレスレジスタで指定されるアドレスに
記憶する記憶手段と、スーパーインポーズする第2画面
表示データを一時記憶し、それを論理演算回路へ出力す
る第2データレジスタと、第1画面表示データを記憶す
る記憶手段のアドレスのアドレス信号を一時記憶し、そ
れを記憶手段へ出力するアドレスレジスタと、第2画面
表示データと第3画面表示データとの排他的論理和の論
理演算をおこない、その演算結果である第1画面表示デ
ータを第1データレジスタへ出力する論理演算回路と、
第1画面表示データを一時記憶するとともに、記憶手段
の書き込み時に、そのデータを記憶手段へ出力する第1
データレジスタとを備えていることを特徴としている。
上記の構成によれば、マイクロコンピュータの制御下で
、スーパーインポーズがおこなわれる。
、スーパーインポーズがおこなわれる。
この際、第2画面表示データが記憶されるアドレスのア
ドレス信号は、マイクロコンピュータからアドレスレジ
スタへ出力される。また、第2画面表示データは、マイ
クロコンピュータから第2データレジスタへ出力される
。さらに、第2画面表示データは、論理演算回路へ出力
される。
ドレス信号は、マイクロコンピュータからアドレスレジ
スタへ出力される。また、第2画面表示データは、マイ
クロコンピュータから第2データレジスタへ出力される
。さらに、第2画面表示データは、論理演算回路へ出力
される。
アドレスレジスタで指定される記憶手段のアドレスに予
め記憶されている第3画面表示データが、記憶手段から
読み出される。第3画面表示データは、論理演算回路へ
出力される。
め記憶されている第3画面表示データが、記憶手段から
読み出される。第3画面表示データは、論理演算回路へ
出力される。
論理演算回路では、第2画面表示データと第3画面表示
データとの排他的論理和の論理演算がおこなわれる。論
理演算の結果は、第1画面表示データとして、第1デー
タレジスタへ出力される。
データとの排他的論理和の論理演算がおこなわれる。論
理演算の結果は、第1画面表示データとして、第1デー
タレジスタへ出力される。
そして、第1画面表示データは、アドレスレジスタで指
定されるアドレス、すなわち、第3画面表示データが記
憶されていた記憶手段のアドレスに記憶される。
定されるアドレス、すなわち、第3画面表示データが記
憶されていた記憶手段のアドレスに記憶される。
以上の動作は、表示画面において第2画面表示データが
記憶されるべき記↑、Q手段のアドレス領域でおこなわ
れる。なお、第2画面表示データが記憶されないアドレ
ス領域については、もとの画面表示データである第3画
面表示データがそのまま残る。
記憶されるべき記↑、Q手段のアドレス領域でおこなわ
れる。なお、第2画面表示データが記憶されないアドレ
ス領域については、もとの画面表示データである第3画
面表示データがそのまま残る。
〔実施例〕
本発明の一実施例を第1図ないし第4図に基づいて説明
すれば、以下のとおりである。
すれば、以下のとおりである。
本発明に係る磁気記録再生装置のスーパーインポーズ装
置は、第1図に示すように、主として、アドレスレジス
タI、第2データレジスタ2、記憶手段としてのRAM
3、論理演算回路4および第1データレジスタ5から成
っている。
置は、第1図に示すように、主として、アドレスレジス
タI、第2データレジスタ2、記憶手段としてのRAM
3、論理演算回路4および第1データレジスタ5から成
っている。
アドレスレジスタ1の入力は、図示しないマイクロコン
ピュータのアドレスバスに接続されている。アドレスレ
ジスタ1の出力は、後述するRAM3の図示しないアド
レス端子に接続されている。アドレスレジスタ1は、第
1画面表示データを記憶する記憶手段のアドレスのアド
レス信号を一時記憶している。アドレスレジスタ1で指
定されるアドレスは、第3画面表示データが予め記憶さ
れているアドレスと同一のものである。
ピュータのアドレスバスに接続されている。アドレスレ
ジスタ1の出力は、後述するRAM3の図示しないアド
レス端子に接続されている。アドレスレジスタ1は、第
1画面表示データを記憶する記憶手段のアドレスのアド
レス信号を一時記憶している。アドレスレジスタ1で指
定されるアドレスは、第3画面表示データが予め記憶さ
れているアドレスと同一のものである。
なお、第3画面表示データは、スーパーインポーズする
以前にRAM3に記憶された映像信号であり、たとえば
、イラストの画面表示データやタイトル文字の画面表示
データを含むものでもよいし、これらが合成されたもの
でもよい。また、タイトル文字の画面表示データやイラ
ストの画面表示データがないものでもよい。
以前にRAM3に記憶された映像信号であり、たとえば
、イラストの画面表示データやタイトル文字の画面表示
データを含むものでもよいし、これらが合成されたもの
でもよい。また、タイトル文字の画面表示データやイラ
ストの画面表示データがないものでもよい。
第2データレジスタ2は、図示しないマイクロコンピュ
ータのデータバスに接続されている。第2データレジス
タ2の出力は、後述する論理演算回路4の一方の人力に
接続されている。第2データレジスタ2は、第2画面表
示データを一時記憶している。なお、第2画面表示デー
タは、たとえば、タイトル文字の画面表示データでもよ
いし、イラストの画面表示データでもよい。
ータのデータバスに接続されている。第2データレジス
タ2の出力は、後述する論理演算回路4の一方の人力に
接続されている。第2データレジスタ2は、第2画面表
示データを一時記憶している。なお、第2画面表示デー
タは、たとえば、タイトル文字の画面表示データでもよ
いし、イラストの画面表示データでもよい。
論理演算回路4の他方の入力には、RAM3の読み出し
時に、RAM3から第3画面表示データが入力される。
時に、RAM3から第3画面表示データが入力される。
論理演算回路4の出力は、後述する第1データレジスタ
5の入力に接続されている。論理演算回路4では、第2
画面表示データと第3画面表示データとの排他的論理和
の論理演算がおこなわれる。この論理演算の結果は、第
1画面表示データとして第1データレジスク5へ出力さ
れる。上記の排他的論理和の論理演算を第2図ないし第
4図に基づいて説明すると以下のとおりである。
5の入力に接続されている。論理演算回路4では、第2
画面表示データと第3画面表示データとの排他的論理和
の論理演算がおこなわれる。この論理演算の結果は、第
1画面表示データとして第1データレジスク5へ出力さ
れる。上記の排他的論理和の論理演算を第2図ないし第
4図に基づいて説明すると以下のとおりである。
第2図は、第3画面表示データから成る画面を示し、第
3図は、第2画面表示データから成る画面を示すものと
する。論理演算回路4で、排他的論理和の論理演算がお
こなわれるのは、画面において第2画面表示データが記
憶されるべきRAM3のアドレス領域だけである。すな
わち、第2画面表示データが記憶されないアドレス領域
については、第3画面表示データがそのまま残る。この
論理演算の結果、第2画面表示データと第3画面表示デ
ータとの共通部分が消去され、第4図に示すように、上
記ふたつの画面が合成された第1画面表示データを示す
画面が生成される。
3図は、第2画面表示データから成る画面を示すものと
する。論理演算回路4で、排他的論理和の論理演算がお
こなわれるのは、画面において第2画面表示データが記
憶されるべきRAM3のアドレス領域だけである。すな
わち、第2画面表示データが記憶されないアドレス領域
については、第3画面表示データがそのまま残る。この
論理演算の結果、第2画面表示データと第3画面表示デ
ータとの共通部分が消去され、第4図に示すように、上
記ふたつの画面が合成された第1画面表示データを示す
画面が生成される。
第1データレジスタ5は、論理演算回路4からの第1画
面表示データを一時記憶しており、RAM3の書き込み
時に、それをRAM3へ出力している。
面表示データを一時記憶しており、RAM3の書き込み
時に、それをRAM3へ出力している。
なお、上記のRAM3は、その読み出し時に、アドレス
レジスタ1で指定されるアドレスに記憶された第3画面
表示データを論理演算回路へ出力する。一方、RAM3
は、その書き込み時に、第1データレジスタ5に記憶さ
れた第1画面表示データをアドレスレジスタ1で指定さ
れるアドレスに記憶する。
レジスタ1で指定されるアドレスに記憶された第3画面
表示データを論理演算回路へ出力する。一方、RAM3
は、その書き込み時に、第1データレジスタ5に記憶さ
れた第1画面表示データをアドレスレジスタ1で指定さ
れるアドレスに記憶する。
上記の構成において、図示しないマイクロコンピュータ
の制御下で、スーパーインポーズがおこなわれる。この
際、マイクロコンピュータによって、スーパーインポー
ズすべき第2画面表示データと、それが記憶されるべき
RAM3のアドレスを指定するアドレス信号が、第2デ
ータレジスタ2およびアドレスレジスタ1へそれぞれ出
力される。さらに、第2画面表示データは、論理演算回
路4へ出力される。
の制御下で、スーパーインポーズがおこなわれる。この
際、マイクロコンピュータによって、スーパーインポー
ズすべき第2画面表示データと、それが記憶されるべき
RAM3のアドレスを指定するアドレス信号が、第2デ
ータレジスタ2およびアドレスレジスタ1へそれぞれ出
力される。さらに、第2画面表示データは、論理演算回
路4へ出力される。
アドレスレジスタ1で指定されるRAM3のアドレスに
予め記憶されている第3画面表示データが、RAM3か
ら読み出される。第3画面表示データは、論理演算回路
4へ出力される。
予め記憶されている第3画面表示データが、RAM3か
ら読み出される。第3画面表示データは、論理演算回路
4へ出力される。
論理演算回路4では、第2画面表示データと第3画面表
示データとの排他的論理和の論理演算がおこなわれる。
示データとの排他的論理和の論理演算がおこなわれる。
論理演算の結果、第2画面表示データと第3画面表示デ
ータとが合成されて第1画面表示データとして、第1デ
ータレジスタ5へ出力される。そして、第1画面表示デ
ータは、アドレスレジスタ1で指定されるアドレス、す
なわち、第3画面表示データが記憶されていたRAM3
のアドレスに記憶される。
ータとが合成されて第1画面表示データとして、第1デ
ータレジスタ5へ出力される。そして、第1画面表示デ
ータは、アドレスレジスタ1で指定されるアドレス、す
なわち、第3画面表示データが記憶されていたRAM3
のアドレスに記憶される。
以上の動作は、表示画面において第2画面表示データが
記憶されるべきRAM3のアドレス領域でおこなわれる
。すなわち、第2画面表示データが記憶されないアドレ
ス領域については、もとの画面表示データである第3画
面表示データがそのまま残る。
記憶されるべきRAM3のアドレス領域でおこなわれる
。すなわち、第2画面表示データが記憶されないアドレ
ス領域については、もとの画面表示データである第3画
面表示データがそのまま残る。
本発明に係る磁気記録再生装置のスーパーインポーズ装
置は、以上のように、画面表示データにスーパーインポ
ーズをおこなうマイクロコンピュータを備えた磁気記録
再生装置において、読み出し時に、アドレスレジスタで
指定されるアドレスに記憶された第3画面表示データを
論理演算回路へ出力するとともに、書き込み時に、第1
データレジスタに記憶された第1画面表示データをアド
レスレジスタで指定されるアドレスに記憶する記憶手段
と、スーパーインポーズする第2画面表示データを一時
記憶し、それを論理演算回路へ出力する第2データレジ
スタと、第1画面表示データを記憶する記憶手段のアド
レスのアドレス信号を一時記1.υ−それを記憶手段へ
出力するアドレスレジスタと、第2画面表示データと第
3画面表示データとの排他的論理和の論理演算をおこな
い、その演算結果である第1画面表示データを第1デー
タレジスタへ出力する論理演算回路と、第1画面表示デ
ータを一時記憶するとともに、記1.α手段の書き込み
時に、そのデータを記憶手段へ出力する第1データレジ
スタとを備えている構成である。
置は、以上のように、画面表示データにスーパーインポ
ーズをおこなうマイクロコンピュータを備えた磁気記録
再生装置において、読み出し時に、アドレスレジスタで
指定されるアドレスに記憶された第3画面表示データを
論理演算回路へ出力するとともに、書き込み時に、第1
データレジスタに記憶された第1画面表示データをアド
レスレジスタで指定されるアドレスに記憶する記憶手段
と、スーパーインポーズする第2画面表示データを一時
記憶し、それを論理演算回路へ出力する第2データレジ
スタと、第1画面表示データを記憶する記憶手段のアド
レスのアドレス信号を一時記1.υ−それを記憶手段へ
出力するアドレスレジスタと、第2画面表示データと第
3画面表示データとの排他的論理和の論理演算をおこな
い、その演算結果である第1画面表示データを第1デー
タレジスタへ出力する論理演算回路と、第1画面表示デ
ータを一時記憶するとともに、記1.α手段の書き込み
時に、そのデータを記憶手段へ出力する第1データレジ
スタとを備えている構成である。
これにより、イラストの記録された画面に、タイトル文
字を追加する場合には、イラストの画面表示データが、
タイトル文字の画面表示データによって消去される部分
を最小限に抑えることができる。
字を追加する場合には、イラストの画面表示データが、
タイトル文字の画面表示データによって消去される部分
を最小限に抑えることができる。
また、複数の画面表示データを合成してバラエティに富
んだタイトルが画面へ挿入できる等の効果を併せて奏す
る。
んだタイトルが画面へ挿入できる等の効果を併せて奏す
る。
第1図ないし第4図は本発明の一実施例を示すものであ
る。 第1図は、本発明に係る磁気記録再生装置のスーパーイ
ンポーズ装置の構成を示すブロック図である。 第2図ないし第4図は、論理演算回路において排他的論
理和の論理演算がおこなわれる前後の画面の関係を示す
図である。 ■はアドレスレジスタ、2は第2データレジスタ、3は
RAM (記憶手段)、4は論理演算回路5は第1デー
タレジスクである。 第1図
る。 第1図は、本発明に係る磁気記録再生装置のスーパーイ
ンポーズ装置の構成を示すブロック図である。 第2図ないし第4図は、論理演算回路において排他的論
理和の論理演算がおこなわれる前後の画面の関係を示す
図である。 ■はアドレスレジスタ、2は第2データレジスタ、3は
RAM (記憶手段)、4は論理演算回路5は第1デー
タレジスクである。 第1図
Claims (1)
- 【特許請求の範囲】 1、画面表示データにスーパーインポーズをおこなうマ
イクロコンピュータを備えた磁気記録再生装置において
、 読み出し時に、アドレスレジスタで指定されるアドレス
に記憶された第3画面表示データを論理演算回路へ出力
するとともに、書き込み時に、第1データレジスタに記
憶された第1画面表示データをアドレスレジスタで指定
されるアドレスに記憶する記憶手段と、 スーパーインポーズする第2画面表示データを一時記憶
し、それを論理演算回路へ出力する第2データレジスタ
と、 第1画面表示データを記憶する記憶手段のアドレスのア
ドレス信号を一時記憶し、それを記憶手段へ出力するア
ドレスレジスタと、 第2画面表示データと第3画面表示データとの排他的論
理和の論理演算をおこない、その演算結果である第1画
面表示データを第1データレジスタへ出力する論理演算
回路と、 第1画面表示データを一時記憶するとともに、記憶手段
の書き込み時に、そのデータを記憶手段へ出力する第1
データレジスタとを備えていることを特徴とする磁気記
録再生装置のスーパーインポーズ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13678689A JPH031775A (ja) | 1989-05-30 | 1989-05-30 | 磁気記録再生装置のスーパーインポーズ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13678689A JPH031775A (ja) | 1989-05-30 | 1989-05-30 | 磁気記録再生装置のスーパーインポーズ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH031775A true JPH031775A (ja) | 1991-01-08 |
Family
ID=15183487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13678689A Pending JPH031775A (ja) | 1989-05-30 | 1989-05-30 | 磁気記録再生装置のスーパーインポーズ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH031775A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007160489A (ja) * | 2005-12-16 | 2007-06-28 | Max Co Ltd | ステープラ |
-
1989
- 1989-05-30 JP JP13678689A patent/JPH031775A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007160489A (ja) * | 2005-12-16 | 2007-06-28 | Max Co Ltd | ステープラ |
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