JPS61219081A - ビツトマツプメモリ操作回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 表示画面の移動に際し、ビットマツプメモリに格納され
ているパターンデータの読出し／書込み動作をワード単
位に行うと移動先のアドレスによっては書込み回数が異
なることがあり、予め書込み回数を検出して書込操作を
行っている。

本発明では書込みパターンデータ長に移動先先頭アドレ
スのワード内アドレスを加算することにより水平方向の
書込み回数を検出するもので、簡易なメモリ操作回路を
提供することができる。

〔産業上の利用分野〕

本発明はビットマツプメモリ操作回路に係わり、特に書
込み回数検出方法の改良に関する。

表示装置等において、表示画面の一部（矩形領域）を指
定表示領域に移動する際、画面のパターンデータに対応
するメモリ　（ビットマツプメモリ）の読出し／書込み
操作が行われる。

上記読出し／書込み操作をワード単位で行うと、書込み
パターンデータが同一であっても移動先のワード内アド
レスにより書込み回数が異なる場合があり、そのため書
込み回数を予め検出して読出し／書込み操作を行ってい
る。

表示装置等では、上記表示領域の移動等ビットマツプメ
モリを操作する回路を内蔵しており、簡易なメモリ操作
回路が要望されている。

〔従来の技術〕

従来の技術を以下説明する。

第２図（ａ）は画面移動を説明する図、第２図（ｂ）は
書込み回数を検出する方法を説明する図、第２図（Ｃ）
はメモリ操作回路例である。

第２図（ａ）において、ｌは表示画面であり、同時に表
示画面のパターンデータを格納するビットマツプメモリ
と対応せしめている。

ビットマツプメモリに格納されたパターンデータは図示
のごとくワード単位に表示走査方式に従って繰り返し読
出され、直列変換されてＣＲＴ等に表示される。

パターンデータの移動は矩形領域で行われ、例えば移動
元の矩形領域２はビットマツプメモリの先頭アドレスＡ
およびパターンデータ長ＬＸ、Ｌｙ、移動先矩形領域３
はその先頭アドレスＢによって指定される。

移動操作は領域２の先頭アドレスＡより水平方向にワー
ド単位で順次読出されて対応する領域３に書込まれ、順
次垂直方向に歩進する。

以下第２図（ｂ）によってその詳細に述べる。

第２図（ｂｌは水平方向の領域２ａを領域３ａまたは３
ａｔに移動する場合を示したものである。

即ち、領域２ａより領域３ａ（３ａ’）への移動は、ま
ず領域２ａの２ワード〔読取■■〕のパターンデータを
読取り、シフト操作して領域３ａ（３８’）の先頭ワー
ド〔書込■〕のワード内アドレスに一致せしめ、書込■
のワードアドレスに書込む。続いて読取■■をシフトし
て書込■に書込む。

以上の操作を水平方向の領域について行った後垂直方向
に歩進して繰り返すが、第２図（ｂ）の例では水平方向
光たり領域３ａは左シフトで３回の書込み操作、領域３
　ａ　ｔは右シフトで４回の書込み操作が必要なことを
示している。

上記のごとく水平方向の書込み回数はパターンデータ長
、移動先アドレスにより異なる場合があるため、予め書
込み回数を検出し読出し／書込み操作を行っている。

そのため従来はパターンデータ長Ｌｘより移動先領域の
先頭ワード〔書込■〕に占めるパターン長（以下オフセ
ットと称する）ＯＸを減算し、残りのパターンデータ長
Ｌｘｇを求め、下位４ビツトを除いて書込■以降のワー
ド数を求める方式を採用している。

第２図（Ｃ）は従来のメモリ操作回路例であり、４゜５
．６は４ビツトフルアダー（Ｆｕｌｌ　Ａｄｄｅｒ）　
、９はオフセット補数作成部、７．８は４ビツトカウン
タである。

即ち最大移動パターンデータ長のフルアダーを設け〔第
２図（Ｃ）では１２ビツトのフルアダー〕、パターンデ
ータ長ＬｘとオフセットＯｘの補数を加算し、４ビット
カウンタ５，６に上位８ビツトをセットしている。

オフセットＯｘの補数は移動先の領域３ａの先頭アドレ
スＢの下位４ビツトより求め、さらに上位８ビツトには
総て“１″が入力される。そのため加算の結果は書込■
以下の書込み回数（ワード数）が得られる。

４ビツトカウンタ７．８にセットされた後は、書込■以
下の書込信号１６０によりカウントダウンされ、上記セ
ット（直示０の時出力される終了信号１０１により水平
方向の書込みを終了し、Ｙ方向に歩進して読出し／書込
み動作を継続する。

〔発明が解決しようとする問題点〕

上記説明した従来のビットマツプメモリ操作回路におけ
る書込み回数検出には水平方向の移動パターンデータ長
のフルアダーが必要であり、コストアップとなる問題点
があった。

〔問題点を解決するための手段〕

上記従来の問題点は、水平方向のパターンデータ長に移
動先の先頭アドレスの下位４ビツトを加算する手段によ
り書込み回数を検出する本発明のメモリ操作回路により
解決することができる。

〔作用〕

即ち、第１図（ａ）に示すように移動先の領域３ａの先
頭アドレスＢの下位４ビツトは先頭ワードのワード内ア
ドレスを表しており゛、パターンデータ長Ｌｘを加算す
ると書込のを含む書込み回数（ワード数）を求めること
が出来る。従って４ビツトのフルアダーで簡易なメモリ
操作回路が構成できる。

〔実施例〕

第１図（ｂ）は本発明のビットマツプメモリ操作回路例
である。図中、７’、８’は４ビツトカウンタであって
パターンデータ長ＬＸの下位４ビツトを除いたワード数
がセットされるもの、６″は４ビツトフルアダーであっ
て、パターンデータ長ＬＸと移動先の先頭アドレスＢの
それぞれ下位４ビツトを加算するとともにキャリーを上
記４ビツトカウンタ８１に入力している。

本回路によると （パターンデータ長Ｌｘ） ＋（移動先先頭アドレスＢのワード内アドレス）が求め
られ、この値の下位４ビツトを除く上位ビット数が移動
先の占有ワード数として４ビットカウンタ７’、８’に
セットされる。

上記４ピントカウンタ７“、８１にセットされた値は水
平方向の全書込み回数であり、書込み制御を行う書込信
号１００’により減算され、その値が００とき出力され
る終了信号１０１はＹ方向に歩進する制御信号として用
いられる。

〔発明の効果〕

以上説明したように、本発明によれば、書込みパターン
データ長と移動先先頭アドレスのそれぞれの下位４ビツ
トを加算し、加算結果のキャリーをパターンデータ長の
ワードアドレス長に加算することにより水平書込み回数
が求められ、従来の最大パターンデータ長のフルアダー
を備えた回路と比較し、大幅に簡易化されたメモリ操作
回路を提供することができる。

【図面の簡単な説明】

第１図（ａ）は本発明の原理説明図、 第１図中）は本発明の実施例のピントマツプメモリ操作
回路図、 第２図（ａ）は表示画面の移動動作を説明する図、第２
”開山）はビットマツプメモリ操作を説明する図、 第２図（Ｃ１ば従来のビットマツプメモリ操作回路例を
示す図、 である。図中、 ４．５．６．６’は４ピントフルアダー、９はオフセッ
ト補数作成部、 ７．７’、８．８’は４ビツトカウンタ、１００．１０
０”は書込信号、 １０１は終了信号、 である。 堀５　２　　幻　（ｂ〕

Claims (1)

【特許請求の範囲】
1. 水平方向のワード単位にパターンデータの読出し、書込
   みを行うビットマップメモリ操作回路であって、水平方
   向の書込みパターンデータ長に書込み先先頭アドレスの
   ワード内アドレスを加算する手段により水平方向の書込
   み回数を検出してなることを特徴とするビットマップメ
   モリ操作回路。