JPH042959B2 - - Google Patents
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- JPH042959B2 JPH042959B2 JP60059834A JP5983485A JPH042959B2 JP H042959 B2 JPH042959 B2 JP H042959B2 JP 60059834 A JP60059834 A JP 60059834A JP 5983485 A JP5983485 A JP 5983485A JP H042959 B2 JPH042959 B2 JP H042959B2
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- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Controls And Circuits For Display Device (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
〔概要〕
表示画面の移動に際し、ビツトマツプメモリに
格納されているパターンデータの読出し／書込み
動作をワード単位に行うと移動先のアドレスによ
つては書込み回数が異なることがあり、予め書込
み回数を検出して書込操作を行つている。
格納されているパターンデータの読出し／書込み
動作をワード単位に行うと移動先のアドレスによ
つては書込み回数が異なることがあり、予め書込
み回数を検出して書込操作を行つている。
本発明では書込みパターンデータ長に移動先先
頭アドレスのワード内アドレスを加算することに
より水平方向の書込み回数を検出するもので、簡
易なメモリ操作回路を提供することができる。
頭アドレスのワード内アドレスを加算することに
より水平方向の書込み回数を検出するもので、簡
易なメモリ操作回路を提供することができる。
本発明はビツトマツプメモリ操作回路に係わ
り、特に書込み回数検出方法の改良に関する。
り、特に書込み回数検出方法の改良に関する。
表示装置等において、表示画面の一部（矩形領
域）を指定表示領域に移動する際、画面のパター
ンデータに対応するメモリ（ビツトマツプメモ
リ）の読出し／書込み操作が行われる。
域）を指定表示領域に移動する際、画面のパター
ンデータに対応するメモリ（ビツトマツプメモ
リ）の読出し／書込み操作が行われる。
上記読出し／書込み操作をワード単位で行う
と、書込みパターンデータが同一であつても移動
先のワード内アドレスにより書込み回数が異なる
場合があり、そのため書込み回数を予め検出して
読出し／書込み操作を行つている。
と、書込みパターンデータが同一であつても移動
先のワード内アドレスにより書込み回数が異なる
場合があり、そのため書込み回数を予め検出して
読出し／書込み操作を行つている。
表示装置等では、上記表示領域の移動等ビツト
マツプメモリを操作する回路を内蔵しており、簡
易なメモリ操作回路が要望されている。
マツプメモリを操作する回路を内蔵しており、簡
易なメモリ操作回路が要望されている。
従来の技術を以下説明する。
第２図ａは画面移動を説明する図、第２図ｂは
書込み回数を検出する方法を説明する図、第２図
ｃはメモリ操作回路例である。
書込み回数を検出する方法を説明する図、第２図
ｃはメモリ操作回路例である。
第２図ａにおいて、１は表示画面であり、同時
に表示画面のパターンデータを格納するビツトマ
ツプメモリと対応せしめている。ここでビツトマ
ツプメモリは16ビツトを１ワードとして記憶す
る。
に表示画面のパターンデータを格納するビツトマ
ツプメモリと対応せしめている。ここでビツトマ
ツプメモリは16ビツトを１ワードとして記憶す
る。
ビツトマツプメモリに格納されたパターンデー
タは図示のごとくワード単位に表示操作方式に従
つて繰り返し読み出され、直列変換されてCRT
等に表示される。
タは図示のごとくワード単位に表示操作方式に従
つて繰り返し読み出され、直列変換されてCRT
等に表示される。
パターンデータの移動は矩形領域で行われ、例
えば移動元の矩形領域２はビツトマツプメモリの
先頭アドレスＡおよびパターンデータ長Lx，
Ly、移動先矩形領域３はその先頭アドレスＢに
よつて指定される。
えば移動元の矩形領域２はビツトマツプメモリの
先頭アドレスＡおよびパターンデータ長Lx，
Ly、移動先矩形領域３はその先頭アドレスＢに
よつて指定される。
移動操作は領域２の先頭アドレスＡより水平方
向にワード単位で順次読み出されて対応する領域
３に書き込まれ、順次垂直方向に歩進する。
向にワード単位で順次読み出されて対応する領域
３に書き込まれ、順次垂直方向に歩進する。
以下第２図ｂによつてその詳細な動作を説明す
る。
る。
第２図ｂは水平方向の領域２ａを領域３ａまた
は３a′に移動する場合を示したものである。
は３a′に移動する場合を示したものである。
即ち、領域２ａにより領域３ａ（３a′）への移
動は、まず領域２ａの２ワード（読取）のパ
ターンデータを読み取り、シフト操作して領域３
ａ（３a′）の先頭ワード〔書込〕のワード内ア
ドレスに一致せしめ、書込のワードアドレスに
書き込む。続いて読取をシフトして書込に
書き込む。
動は、まず領域２ａの２ワード（読取）のパ
ターンデータを読み取り、シフト操作して領域３
ａ（３a′）の先頭ワード〔書込〕のワード内ア
ドレスに一致せしめ、書込のワードアドレスに
書き込む。続いて読取をシフトして書込に
書き込む。
以上の操作を水平方向の領域について行つた後
垂直方向に歩進して繰り返すが、第２図ｂの例で
は水平方向当たり領域３ａは３回の書込み操作、
領域３a′は４回の書込み操作が必要なことを示し
ている。
垂直方向に歩進して繰り返すが、第２図ｂの例で
は水平方向当たり領域３ａは３回の書込み操作、
領域３a′は４回の書込み操作が必要なことを示し
ている。
上記のごとく水平方向の書込み回数はパターン
データ長、移動先アドレスにより異なる場合があ
るため、予め書込み回数を検出し読出し／書込み
操作を行つている。
データ長、移動先アドレスにより異なる場合があ
るため、予め書込み回数を検出し読出し／書込み
操作を行つている。
そのため従来はパターンデータ長Lxより移動
先領域の先頭ワード〔書込〕に占めるパターン
長（以下オフセツトと称する）Oxを減算し、残
りのパターンデータ長Lx′を求め、下位４ビツト
を除いて書込以降のワード数を求める方式を採
用している。
先領域の先頭ワード〔書込〕に占めるパターン
長（以下オフセツトと称する）Oxを減算し、残
りのパターンデータ長Lx′を求め、下位４ビツト
を除いて書込以降のワード数を求める方式を採
用している。
第２図ｃは従来のメモリ操作回路例であり、
４，５，６は４ビツトフルアダー（Full
Adder）、９はオフセツト補数作成部、７，８は
４ビツトカウンタである。
４，５，６は４ビツトフルアダー（Full
Adder）、９はオフセツト補数作成部、７，８は
４ビツトカウンタである。
即ち最大移動パターンデータ長のフルアダーを
設け（第２図ｃでは12ビツトのフルアダー）、パ
ターンデータ長LxとオフセツトOxの補数を加算
し、４ビツトカウンタ５，６に上位８ビツトをセ
ツトしている。
設け（第２図ｃでは12ビツトのフルアダー）、パ
ターンデータ長LxとオフセツトOxの補数を加算
し、４ビツトカウンタ５，６に上位８ビツトをセ
ツトしている。
オフセツトOxの補数は移動先の領域３ａの先
頭アドレスＢの下位４ビツトより求め、さらに上
位８ビツトには総て“１”が入力される。そのた
め加算の結果は書込以降の書込み回数（ワード
数）が得られる。
頭アドレスＢの下位４ビツトより求め、さらに上
位８ビツトには総て“１”が入力される。そのた
め加算の結果は書込以降の書込み回数（ワード
数）が得られる。
４ビツトカウンタ７，８にセツトされた後は、
書込以降の書込信号１００によりカウントダウ
ンされ、上記セツト値が０の時出力される終了信
号１０１により水平方向の書込みを終了し、垂直
方向に歩進して読出し／書込み動作を継続する。
書込以降の書込信号１００によりカウントダウ
ンされ、上記セツト値が０の時出力される終了信
号１０１により水平方向の書込みを終了し、垂直
方向に歩進して読出し／書込み動作を継続する。
上記説明した従来のビツトマツプメモリ操作カ
ウントにおける書込み回数検出には水平方向の移
動パターンデータ長のフルアダーが必要であり、
コストアツプとなる問題点があつた。
ウントにおける書込み回数検出には水平方向の移
動パターンデータ長のフルアダーが必要であり、
コストアツプとなる問題点があつた。
上記の課題は下記の如くに構成されたビツトマ
ツプメモリ操作回路によつて解決される。
ツプメモリ操作回路によつて解決される。
水平方向のワード単位にパターンデータの読出
し、書込みを行うビツトマツプメモリ操作回路で
あつて、水平方向の書込みパターンデータ長に書
込み先先頭アドレスのワード内アドレスを加算し
て該ワードを構成するビツト数で除算する手段に
より水平方向の書込み回数を検出するように構成
する。
し、書込みを行うビツトマツプメモリ操作回路で
あつて、水平方向の書込みパターンデータ長に書
込み先先頭アドレスのワード内アドレスを加算し
て該ワードを構成するビツト数で除算する手段に
より水平方向の書込み回数を検出するように構成
する。
即ち、第１図ａに示すように移動先の領域３ａ
の先頭アドレスＢのワード内アドレスにパターン
データ長Lxを加算してワードを構成するビツト
数で除算すると書込み回数（ワード数）を求める
ことが出来る。従つてワード内アドレスを表現す
るに足りるビツト数のフルアダーを用いることに
よつて簡易なメモリ操作回路が構成できる。
の先頭アドレスＢのワード内アドレスにパターン
データ長Lxを加算してワードを構成するビツト
数で除算すると書込み回数（ワード数）を求める
ことが出来る。従つてワード内アドレスを表現す
るに足りるビツト数のフルアダーを用いることに
よつて簡易なメモリ操作回路が構成できる。
第１図ｂは本発明のビツトマツプメモリ操作回
路である。図において、７′，８′は４ビツトカウ
ンタであつてパターンデータ長Lxの下位４ビツ
トを除いたワード数がセツトされるもの、６′は
４ビツトフルアダーであつて、パターンデータ長
Lxと移動先の先頭アドレスＢのそれぞれ下位４
ビツトを加算するとともにキヤリーを上記４ビツ
トカウンタ８′に入力している。又、ビツトマツ
プメモリは16ビツトを１ワードとして記憶する。
ワード内アドレスは４ビツトで表現される。
路である。図において、７′，８′は４ビツトカウ
ンタであつてパターンデータ長Lxの下位４ビツ
トを除いたワード数がセツトされるもの、６′は
４ビツトフルアダーであつて、パターンデータ長
Lxと移動先の先頭アドレスＢのそれぞれ下位４
ビツトを加算するとともにキヤリーを上記４ビツ
トカウンタ８′に入力している。又、ビツトマツ
プメモリは16ビツトを１ワードとして記憶する。
ワード内アドレスは４ビツトで表現される。
本回路によると
（パターンデータ長Lx）
＋（移動先先頭アドレスＢのワード内アドレス）
が求められ、この値の下位４ビツトを除く上位ビ
ツト数が移動先の占有ワード数として４ビツトカ
ウンタ７′，８′にセツトされる。即ちワードを構
成するビツト数で除算することになる。
ツト数が移動先の占有ワード数として４ビツトカ
ウンタ７′，８′にセツトされる。即ちワードを構
成するビツト数で除算することになる。
上記４ビツトカウンタ７′，８′にセツトされた
値は水平方向の全書込み回数であり、書込み制御
を行う書込み信号１００′により減算され、その
値が０のとき出力される終了信号１０１は垂直方
向に歩進する制御信号として用いられる。
値は水平方向の全書込み回数であり、書込み制御
を行う書込み信号１００′により減算され、その
値が０のとき出力される終了信号１０１は垂直方
向に歩進する制御信号として用いられる。
以上説明したように、本発明によれば、水平方
向の書込みパターンデータ長に書込み先先頭アド
レスのワード内アドレスを加算して、加算結果の
キヤリーをパターンデータ長のワードアドレス長
に加算することにより水平書込み回数が求めら
れ、従来の最大パターンデータ長のフルアダーを
備えた回路と比較し、大幅に簡易化されたメモリ
操作回路を提供することができるという工業的効
果がある。
向の書込みパターンデータ長に書込み先先頭アド
レスのワード内アドレスを加算して、加算結果の
キヤリーをパターンデータ長のワードアドレス長
に加算することにより水平書込み回数が求めら
れ、従来の最大パターンデータ長のフルアダーを
備えた回路と比較し、大幅に簡易化されたメモリ
操作回路を提供することができるという工業的効
果がある。
第１図ａは本発明の原理説明図、第１図ｂは本
発明の実施例のビツトマツプメモリ操作回路図、
第２図ａは表示画面の移動操作を説明する図、第
２図ｂはビツトマツプメモリ操作を説明する図、
第２図ｃは従来のビツトマツプメモリ操作回路例
を示す図、である。 図において、４，５，６，６′は４ビツトフル
アダー、９はオフセツト補数作成部、７，７′，
８，８′は４ビツトカウンタ、１００，１００′は
書込信号、１０１は終了信号、である。
発明の実施例のビツトマツプメモリ操作回路図、
第２図ａは表示画面の移動操作を説明する図、第
２図ｂはビツトマツプメモリ操作を説明する図、
第２図ｃは従来のビツトマツプメモリ操作回路例
を示す図、である。 図において、４，５，６，６′は４ビツトフル
アダー、９はオフセツト補数作成部、７，７′，
８，８′は４ビツトカウンタ、１００，１００′は
書込信号、１０１は終了信号、である。
Claims (1)
- １ 水平方向のワード単位にパターンデータの読
出し、書込みを行うビツトマツプメモリ操作回路
であつて、水平方向の書込みパターンデータ長に
書込み先先頭アドレスのワード内アドレスを加算
して該ワードを構成するビツト数で除算する手段
により水平方向の書込み回数を検出してなること
を特徴とするビツトマツプメモリ操作回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059834A JPS61219081A (ja) | 1985-03-25 | 1985-03-25 | ビツトマツプメモリ操作回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059834A JPS61219081A (ja) | 1985-03-25 | 1985-03-25 | ビツトマツプメモリ操作回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61219081A JPS61219081A (ja) | 1986-09-29 |
| JPH042959B2 true JPH042959B2 (ja) | 1992-01-21 |
Family
ID=13124649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60059834A Granted JPS61219081A (ja) | 1985-03-25 | 1985-03-25 | ビツトマツプメモリ操作回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61219081A (ja) |
-
1985
- 1985-03-25 JP JP60059834A patent/JPS61219081A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61219081A (ja) | 1986-09-29 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |