JPS5922136A - デ−タ処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「発明の技術分野」 本発明はデジタルデータ全中央処理装置（ＣＰＵ）の処
理により、メモリに書き込むに際して、同一のアドレス
バスを用いるにも拘らず、アドレスデータの読出しデー
タを対応する画像を再生している期間にデータの書き込
みをさせかつデータの転送時間を軽減したデータ処理回
路に関する。

「発明の技術的背景」 ＣＰ　Ｕの処理によって、メモリにデータを書き込み、
この書き込オわたデータを処理するシステムとして、例
えば文字多重放送があげらねる０ 字文多重放送は、テレビ映像信号の垂直帰線期間にデジ
タル信号を多重して伝送し、受Ｍ轡に文字や図形からな
る画像情報を表示する放送システムである。

この文字多重放送では、垂直す（ｉ線期間に伝送された
画像データをＣＰＵを介して画像メモリに書き込み、こ
ｉ″Ｉを画面表示期間に読み出し再生画像を得る。

上記伝送された画像データは、従来、再生画面上に伝送
データに応じた画像が再生さＪｌていない所謂、非表示
期間に行なわれる。そして、画像の表示期間には、上記
画像メモリから画像データが読み出さね画像データが再
生表示される。

この場合において、画像がカラー画像である場合には、
輝度信号に対応する画像データの他に色信号情報が伝送
される。

ところで、再生画面の１頁分は通常、ブロック及びサブ
ブロックと呼ぶ表示区画で分割してあり、着色はこれら
を単位として行なわｉする０なお、再生画素は例えば横
２４８　　縦２０４の数に分割されており、上記、着色
の単位領域となるザブブロックは画素数８（横）　ｘ　
１２＠）の領域となっている。

このサブブロック毎に色を指定することによって再生画
像中の該当部分の着色指定がなさねる０ このように再生画像を着色表示するには、輝度信号に対
応する画像データ全保持する画像メモリ、上記サブブロ
ック領域に対する着色データを保持する色メモリを有（
７、こねらのメモリのデータ１ｃＰＵによってアクセス
することにより再生画像を得る。

この場合、メモリにデータ全１き込むには、画像データ
を映出しない非表示間開に行々わわるｎ このため、画像データ、着色データの処理にあたっては
、非表示期間９表示＄４．ｌｉｔ間の判別、及びアクセ
スのタイミンーグを規定することが必要となり、データ
の読み出し及び■き込みの転送効率が悪くならざるを得
ない。

「背景技術の問題点」 即ち、従来、文字多重放送などの伝送画像データを再生
表示する際、ＣＰＵから画像メモリ。

色メモリにデータを転送するには、そのアクセスを垂直
帰線期間等の非表示期間を用いて行なっていた。

このため、ＣＩ）　Ｕは非表示期間であることを検出し
なけｔｌばなもず、この為の検出手段が必要となるとと
もに、非表示期間にしかデータの転送が行なえないため
、データの転送法Ｊ、！、：が遅くならざるを得ないと
いう問題がある・、−また、画像メモリ、色メモリとし
てＩ）　、１１．　、Ａ、　Ｍ（ダイナミックラム）を
用いた場合にｉＣｔ、ロウアドレス（Ｒ，Ａｓ）、　　
コラムアドレス（ＣＡＳ）の２つにアドレスを分割して
アドレス（６号のアクセスを行なうが、この際ロウアド
レス、コラムアドレスをラッチするＲＡＳ、ＣＡＳ制町
が必要となり、ＣＰＵとＩ）　Ｉｔ、　Ａ　Ｍ　ｉ直結
することは困難である。

このため、アドレス信号を別のレジスタ等に格納［７、
）１．Ａｓ、ＣＡＳの判別制御信号と一緒にメモリに与
えるのが一般である。１ この場合において、データをメモリに書き込んだり、メ
モリからデータを読み出すたびにアドレス用レジスタに
アドレスを転送しなけわばならない。

この結果、非表示時間にのみデータの転送が行なわわる
ことに加え、アドレスの転送効率が悪いことが重なり、
データのアクセス時間が違いという難点が従来問題とさ
１１ていｒｌ、この従来の問題点を文字多重放送の場合
を例にして示すと、第１図に示すように、表示期間信号
（第１図ａ）ｉｃＰＵによって検出し、この間８　／　
５　ｆ８ｃ　（ｆｓｃ色副搬送波の周波数）の周波数の
クロック信号（第１図ｂ）の４クロツク毎に着色データ
用ゲート信号（第１ＦＱＩｃ）。

こわとは逆位相の画像データゲート係号（第１図ｄ）を
発生する。

こわにより、表示期間（第１図ａ）のみ１画像メモリ、
及び色メモリから夫々画像データ。

着色データを読み出すアクセス全行い画面表示を行なう
。

いいかえると、表示期間（第１図８）の間には、データ
の読み出しのみしか行えず、画像データ、着色データの
いすわもメモリに書き込む動作は行なわわない。

データの書き込みは、ＣＰＵが非表示期間を検出（−７
た時にのみ々さＪ７る。

このようなデータのアクセスでＣま、データの書き込み
が非表示即問にのみ限ら力るりで、データのアクセスに
時間を要する問題がイ５る。

「発明の目的１ この発明は上記の難点に対処すべくなさ力だもので１文
字子重放迭等の画像データ等のデータを処理するにあた
り、データの）封き込みを画像の非表示期間に限ること
なく、表示期間にもデータの古き込みを可能とし、こｉ
ｌによりデータ転送時間を短縮することを目的とする。

更にこの発明は、上位アドレス、下位アドレスの切換制
御をデータ毎に制御することなく、アドレスの自動イン
クリメント動作を行ない。

アドレス指定のためのアクセス時間を短かくし、データ
の処理に関するデータの転送効率を向上することを目的
とする。

「発明の概要」 そこで、この発明では、画像の表示期間に着色データゲ
ート期間０画像データゲート期間の以外にデータアクセ
ス用ゲート期間を設け、表示期間であるにも拘らず、上
記アクセス用ゲート期間にメモリに着色データ、画像デ
ータの１き込み等のアクセスを可能とする。

こねにより、表示期間にデータの読み出し以外のデータ
アクセス＝ｉＣＰＵとメモリとの間で可能とし、データ
のアクセス時間を短縮する。

洩り、アドレスの指定は先頭値アドレス指定カえわはデ
ータを転送するたびにアドレスが自動的にインクリメン
トされる構成とし、データのアクセス時間を極力短縮す
る。

「発明の実施例」 以下、図面を参照し、この発明を文字多重放送の受信機
に適用した場合の実施例を次に説明する。

一般に文字多重放送の表示両面は第２図に示すように構
成されている。

即ち、同図に示すように両面の横方向には０〜３１（バ
ッファ分も含む。）のＸアドレスが付され、縦方向には
Ｏ〜２１５（バッファ分も含む。）のＸアドレスが伺さ
ｈている。

ここに示すＸアドレスは１ライン旬のアドレスであって
、画像データの縦方向の単位画素に対するアドレスであ
る。

オた、横方向には３１　Ｘ　８　＝　２４８に細分され
るので、画像データの単位表示画素は、４７へ方向には
１２４７分を２４８等分、縦方向にｌｌ″ｊ１ラインの
太さの大きさとなる。

一方、着色データは第２図中の斜線部で示す領域（サブ
ブロック）が単位着色領域となる。

従って、着色データのＸアドレスは、画像データのＸア
ドレスに対して１２ラインを１単位とする。

ところで、第２図に示すような形態で再生画像を構成す
ると、一画面分のデータは約８にバイトのデータで構成
さｉする。

この場合、アドレスとしては１３ビット必俊となろ。

ここでは、画像データ、着色データを蓄積するメモリの
１６ビツトのアドレスは８ビツトずつを時分割して行な
う。

」二記したように１画面分のアドレスを指定するには１
３　ｂｉｔで済むが、この実施例で６′ｉロウアドレス
（几Ａｓ）伝送するときに５ビツトのアドレス信号にダ
ミーとして３　ｂｉｔ付加した８ビツトのデータを転送
し、残る８ビツトのアドレス信号全カラムアドレス（Ｃ
ＡＳ’）として転送を行なう。

上記した５ビツトの几Ａ、　Ｓ信号は第２図に示す構成
画面の横方向のＸアドレス（０〜３１）に対応し、８ビ
ツトのＣＡ　８信号は縦方向のＸアドレス（０〜２１５
）に対応する。

こわらの構成画面に対するＸアドレス、Ｘアドレスの指
定、即ちＲＡＳ信号、ＣＡＳ情号の転送は第３図に示す
タイミングで行なわｈ、着色信号に対するアクセスを行
なう着色データゲート信号、こねに引き続き発生する画
像データゲート信号の発生の後にアクセス用ゲート（＋
４号奮発生させ、この間にもデータのアクセス全可能と
することをこの発明の大きな特徴とする。

上記第３図を用いてこの発明の詳細な説明するに、い１
、表示期間（第３図８）にあって。

メモリよりデータ′ｆｉ′：読み出し画像を表示してい
るものとする。

このとき８　／　５　ｆｓｃ　（ｆｓｃ　：色副搬送波
周波数）の周波数のクロック（第３図ｂ）の３クロツク
の間（ＴＩ、）に、５ビツトのＲＡＳと８ビツトのＣＡ
　Ｓ　信号としてのＸアドレスの転送。

及び該当するアドレスから着色データが読み出さｉする
（第３図Ｃ）。

また、第３図ＣのＴ２１で示す期間には、上記着色デー
タと同様にＲ・Ａ８．ＣＡＳ信号により上位と下位のア
ドレスが指定された後に画像データが読、み出される（
第３図ｄ）。

このように、上記第３図ａに示す表示期間中の１バイト
期間＋　８７５　ｆｓｃの８クロツク分）の６ビツト（
６クロツク分）期間で着色データ。

画像データの読、み出しを完了する。この発明では、デ
ータの１バイト期中（８／　５　ｆｅｃの８クロツク分
）の着色データ　両生データ貌、み出し終了の２ビット
分（８／　５　ｆｅｃの２クロツク分）及び次の１バイ
トＰＪＩ間の開始後２ビツトの４ビツト（８／　５　ｆ
ｅｃの４クロツク分）のｔｉｌ１間にアクセス用ゲート
信号（第３図ｅ）を設ける。

この表示Ｎ１間（′第３図ａ）の２バイト期間中（８１
５ｆｅｃの１６クロツク分）に４ビツトの期間を設け、
この期間に本来のデータ読み出し以外に画像の重畳等の
為に行なうデータの読み出し、或ｒＪメモリへのデータ
のｐＡ込みを可能とする。

即ち、この発明では画像の非表示１表示期間の区別をす
ることなくデータの男き込み脣たは必要に応じて牌、み
出しを行なえろことをその大きな！Ｉｆ！ｉ徴とする。

第４図は、ＣＰＵとメモリとの間で、画像表示期間であ
るか否かにかかわらずアクセスを可能にするこの発明に
係るデータ処理回路を示す。

図中１００で示す部分は、アドレスの制御部分であり、
（２００）で示す部分はデータのアクセスに関係する部
分である。

また（１００）で示すアドレス指定部分中（１０１）は
データの書き込み時のアドレスを制御する部分であり、
（１０２）はアドレスの値を自動インクリメントする制
御を行なう。

こねを同様データの読、み出し時のアドレスは（１０３
）の部分で指定され、アドレス値の自１１＋インクリメ
ントの制御ｉ　（１０４）の部分で行なう。

第４図に示した回路によると、第３図ｅで示すアクセス
用ゲート期間に着色データ、画像データの書き込み、読
み出しのいす力のアクセス舎もなし得ろ。

そして、アクセスすべきアドレスの値が自動的にインク
リメントすることにより、アドレスを変更するのに要す
る時間をも短縮し得る。

即ち、データの書き込み或は読み出し毎にアドレスの値
が＋１、または→−３２ずつインクリメントさ第１るア
ドレス値自動インクリメント動作を行なう機能を有する
。

このように第４図に示す回路は、第３図θに示すアクセ
ス用ゲート期間に、（１）データの書き込み、（２）デ
ータの読み出し、（３）アドレス値の自動インクリメン
トの機能を有する。

こｔｌらの夫々の動作につき次に説明する。

（１）データの書き込み 第４図に示した回路において、ＣＰＵがらメモリへのデ
ータの転送、即ちデータの書き込み動作について説、明
する。

先ず、データを書き込むＯＵＴ命令の実行により、デー
タを書き込むべきアドレスの先頭値が、アドレスバスＡ
Ｄ（（介して書き込み用アドレスレジスタ（１）及び（
２）に転送される。

この場合、８にバイトの１画面を構成する１３ビツトの
アドレスのうち、上述したように表示画面の横方向に対
応するＸアドレスは（１）のレジスタに転送され、表示
画面の縦方向に対応するＹアドレスは（２）のレジスタ
に転送される。

即ち、レジスタ（１）に転送された８ビツト（５ピツト
）のアドレスは第２図に示したように構成画面の横方向
のアドレス（０〜３１）に対応し、レジスタ（２）に転
送された８ビツトのラインアドレスは縦方向のアドレス
（０〜１２５）に対応する。

そして、画１象メモリに書き込むべきデータは上記アド
レスバスＡ　Ｄ　（７ドレス・データバス）を介して■
き込み用データレジスタ（３）に転送される。

この際、書き込み用データを転送したこと街示すパルス
が書き込み用データアクセスゲートフラッグ回路（４）
に送られ、フラッグをセットする。

この書き込み用データアクセスフラッグ回路（４）で、
フラッグがセットされると、第３図ｆに示す約２．８　
ｔｔ　ｅ毎の信号Ａ　Ｇ　Ｆ　（Ａｃｃｅｓ８Ｇａｔｅ
Ｆｒｏｎｔ　）を用いて、書き込み用データアクセスゲ
ート発生回路（５）に１き込み用データアクセスゲート
信号を得る。

このように書き込み用データレジスタ（３）に転送され
たデータは、償初に到来したＡＧＦ信号（第３図ｆ＋Ｔ
４１）より得た豐き込み用データアクセス期間に指定ア
ドレスに応じて画像メモリに格納される。

そして、この格納さねたデータは上記書き込み用データ
アクセスゲートフラッグ回路（４）、書き込み用データ
アクセスゲート発生回路（５）によって定めら釣る。

このようにしてＣＰＵと画像メモリとのアクセス期間（
第３図ｆでＩｌｌ　３．に示す期間）に画像メモリに書
き適寸わる。

面、第３図中でＧで示す信号ＩＰはアドレス値を制御す
る信号であり、Ｉ（で示す信号は書き込み用データアク
セスゲート発生回路（５）ラリセットする信号である。

ここで、上記アクセス期間（第３図ｅ）ｆ！：規定する
のに関与する信号であるＡＧＦ信号（第３図ｆ）及びリ
セツ）（Ｍ号（第３図ｈ）について説明する。

第４図に示した回路では、画像の表示期間、非表示期間
の区別に拘らず、８１５ｆθＣのクロック信号の１６ク
ロツクの間に第３図Ｏに示す１アクセス期間（データの
２バイトにつき１アクセス期間）′ｆ！−設けろ。

このアクセス期間は、第４図の宵き込み用データアクセ
スゲート発生回路（５）に印加され１ＡＧＦ信号とリセ
ットパルスに同期して発生する。

前述の劉き込み用データアクセスフラッグ回路（４）及
び雫（き込み用データアクセスゲート発生回路（５）は
第５図に示すように夫々１）型フリップフロップで構成
されている。

上記Ｉ）型フリップフロップ（４０）、　（５（＋）の
夫々のＤ端子は一定電位に保たわており、Ｄ形フリップ
フロップ４０の出力Ｑ６ツアンド回路５１を介してＤ型
フリップフロップ５０のクロック端子ｃ　Ｋ　Ｋ接続さ
ｉする。

Ｄ型フリップフロップ（４０）ｌｄ、ＣＩ）　Ｕからの
書き込み用データ転送パルスをクロック信号、その出力
と次段のＤ型フリップフロップ（５０）の出力とのナン
ド演算をナンド回路（４１）によつて行なった結果によ
ってリセットさノする。

一方、Ｄ型フリップフロップ５０は前段のＤ型フリップ
フロップの出力とＡ　Ｇ　１”信号とのアンド演算をア
ンド回路（５１）によって行なった結果をクロックパル
スとする。

い１、データを書き込むべき画像メモリのアドレスが、
ＣＰＵよりＯＵＴ命令で第４図に示す書き込み用アドレ
スレジスタ（１）、　（２）に転送されると、この際上
記レジスタ（１）、　（２）のボート番号がアドレスデ
コーダによりデコードさね、ＣＰＵの書き込み許可信号
に相当するパルスが指定したレジスタに与えられ、アド
レスレジスタ（１）、　（２）に取り込まれる。

この後、画像メモリに書き込むべきデータが書き込み用
データレジスタ（３）に転送される。

この際、アドレスデコーダ（図示せず。）から■き込み
用データレジスタにデータ取込みのための書き込み用デ
ータ転送パルス（第６図ａ）が第５図中の端子Ｄ１に送
らｈる。

第５図の端子り、に書き込み用データ転送パルスが印加
されると、Ｄ型フリップフロップ４０の出力端Ｑｌｊ、
ｔｒ　Ｈｒｒレベルになる。

この端子Ｑのレベルｒｔ　１．Ｉ　ｔｒレベルの期間（
第６図ｂ）に、ＡＧＦ信号（第６図Ｃ）がアンド回路５
１に加えられると、Ｄ型フリップフロップ５０の出力端
Ｑのレベルｔまｒｒ　ｌ、　ｔｔレベルからｎ　Ｈｒｒ
レベルに変化する（第６図伐）。

このＤ型フリップ７０ツブ５０の出力のレベルは、第６
図ｅに示すアドレスのインクリメントに関与する信号Ｉ
Ｐ（第６図ｅ）から得たリセットパルス（第６図ｆ）が
、Ｄ型フリップフロップ５０のリセット５０のリセット
端子に加わる寸でＩＩ　１．Ｉ　ＩＴレベＡを維持する
。

■）型フリップフロップ５０のリセット端子にリセット
パルスが加わるとその出力は“１４″レベルからｒｒ　
Ｌ　＃／レベルに変化する。

この結果　書き込み用データアクセスゲート発生回路５
を構成するＤ型フリップフロップ５０の出力端子にデー
タの書き込みアクセス期間を規定する書き込み用アクセ
スゲート信号（第６図ｄ）’（４発生する。（尚、この
書き込み用アクセスゲート信号（第６図ｄ）は第３図ｅ
に示す信号と対応する。） ＡＧＦ信号１個号ＩＰをもとにして得るリセットパルス
をもとに１）型フリップフロップ（５０）で発生させり
書き込み用アクセスゲートのパルス幅は約７００　Ｐｓ
ｅｃ−で、この書き込み用アクセスゲート期間中に１き
込み用アドレスレジスタ（１）、　（２）からＭ　Ａバ
スを介してアドレスが画像メモリに転送されるとともに
、データがＭＤババス介して転送さ１１、データの朋き
込みが行なわｆ］る。

（２）データの読み出し 次に、表示期間に本来の表示のため以外にデータ１ｃＰ
Ｕから読み出す動作について説明する。メモリからのデ
ータの読み出しも、書き込み動作と略同様の動作全行な
うが、読み出し動作はアドレスが転送されわば　読み出
してよい点が書き込み動作とは異なる。

先ず、書き込み動作の場合と同様に、読み出すべき画像
メモリのアドレスは、ＯＵＴ命令により、ＣＰＵ′ｆ！
：介して読み出し用バイトアドレスシフトレジスタ（７
）、及び読み出し用ラインアドレスシフトレジスタ（８
）にアドレスバスＡ　Ｄ　を介して転送さｉｌろ。

データ書き込みの場合と異なり、アドレスが転送さｉ１
ワばその直後にデータの読み出しは可能となる。データ
の読み出し時のアクセスゲート信号（第３図ｅ）を発生
する読み出し用アクセスゲートフラッグ回路（９）、読
み出し用データアクセスゲート発生回路（１０）は、第
５図に示したデータ書き込みの場合のものと同様に構成
されている。

い寸、端子Ｒ，にＣＰ　Ｕから読み出し用ラインアドレ
ス転送パルスが印加さねると、このパルスの後縁で読み
出し用アクセスゲートフラッグ回路（９）を構成するＤ
型フリップフロップの出力Ｑの出力がｒｒ　Ｉ（ｒｒレ
ベルとなり、画像メモリからのデータの睨み出しが許可
される状態になる。・ このように、読み出し用アクセスゲートフラッグ回路（
９）の出力が■Ｉ″にセットさｉｌろと、ｖｌき込み時
と同様、前述のＡＧＩｉ’、ｔＰ信号（第６図参照。）
を用いて形成したリセットパルスが読み出し用アクセス
ゲート発生回路（１０）に加えらｔｌ（］。

こｉｌにより、上記ｐＭ、み出し用アクセスゲート発生
回路（１０）の出力に読み出し用のアクセスゲート信号
を発生する。

このようにして得たアクセスゲート期間にアドレスバス
にアドレスが供給され、詩、み出し用データレジスタ（
Ｊｌ）に画像メモリより読み出すべへデータがデータバ
スを通じて転送さｈる０ぞして、ＣＰＵのＩＮ命令によ
り、データがＡ　Ｉ）バスを介してＣＰＵＫ読、み適寸
ワろという動作を行なう。

この場合のＩＮ命令は、第４ド１中の端子几。

に印加される読み出し用データ転送パルスに相当する。

このようにしてＣＰＵにデータが研、み込まｔｌれば、
次のデータを画像メモリより上１１．読み出し用データ
レジスタ（ＩＪ）に読み出すため、上記端子Ｒ７に読み
串し用データ転送パルスが印加されて読１み出し用アク
セスゲートフラッグ回路（９）の出力が再びＩ■“レベ
ルとなり１次のデータの読み出しが可卵となりデータの
読み出し。

を継続する。

（３）アドレスの自重１１インクリメント上述のように
、第３図ｅに示すアクセスゲート期間に、データの書き
込み、或は読み出しが行なわわろが、このアクセス毎の
アドレスの変更はデータの転送効率を良くするため、こ
の実施例ではアドレス値を自動的にインクリメントする
。

このようなアドレスの自重１１インクリメントは第２図
に示した構成画面の細分に応じてなさｈるＯ 第２図に示されるように、この実施例でけＸアドレス方
向には３２バイト分の画素に細分しであるので、Ｘアド
レスの値を固定し、Ｘアドレス（縦方向）の値を＋１ず
つ増すと縦方向（Ｙ方向）に対応するアドレスの匁゛更
が行なわわろ〇 一方Ｙアドレスを固定し横方向であるＸアドレス（バイ
トアドレス）の値を＋１ずつ増すと、横方向に対応する
アドレスの変更が行なわれる。

即ち、第２図に示し７た構成画面で相方向にアクセスす
るデータを選択するにばＸアドレスを固定しＸアドレス
を＋１ずつ増加すわばよい。

捷た、縦方向にデータを選択するに−、Ｘアドレスを固
定しＸアドレスを＋１ずつ増加させねばよい。

尚、Ｘアドレスを＋１ずつ」９加することは。

Ｘ方向に画素を３２に一分割しているので、アドレス全
体としてみわばその値は＋３２ずつインクリメントする
ことに対応する。

このようなアドレス値の像、更に従がい、アクセスされ
るデータが変化するが、Ｘアドレスのアドレス値を変化
させる貫き込み用バイトアドレスシフトレジスタ（１）
、読み出し用バイトアドレスシフトレジスタ（７）に（
ｌ″ｉ８ｉ８ビツトトレジスタを用いている。

このためＸアドレスのアドレス値’ｔ　＊’　更するに
は、パルスが８個必要となる。

即ち、Ｘ方向のアドレスの値を変更するには８個のパル
ス列を要する。

このパルス列は、上記アクセスゲート信号（第３図θ）
の後縁部を規定する書き込み用アクセスゲート発生回路
（５）、読み出し用アクセスゲート発生回路（１０）を
リセットするリセット信号（第３図ｈ）の直後に必要と
なる。

いいかえると、第３図に示したアクセス信号期間（第３
図ｅ）に所定のアクセスが終了した後、次にアクセスす
るデータのアドレスのアドレス値を設定できるように一
十記リセットパルス（第３図ｈ）の到来とともにＸアド
レスを変更するための上記パルス列を発生させる。この
ことはデータの書き込み、データの読み出しのいずれの
場合でも同様である。

このようにアドレス値を変更するには、（１）　　アク
セスゲ−１・信号の発生を検知し、Ｘアドレスの変更に
必要な上記８　、／　５　ｆｓｃの周波数を有するパル
ス列の発生。

（２）　　アドレス値を変えるためのパルス（ＩＰ）の
発生。

の２つの動作が必要とさｉする。

こわらの動作を行なうのが、第４図中に示したパルス列
発生回路６であり、このパルス列発生回路６の詳細を第
７図に示すとともに第８図にそのタイミングチャートラ
示し、その説明を行なう。

先ず、アクセスゲート信号の期間の規定するに供するリ
セットパルス（第３図ｈ）を発生させるものとパルスＩ
ＰＵ、８　／　５　ｆｅｃの周波数で発振する発振器（
図示せず。）の出力からＩＰパルス発生回路３０によっ
て発生し、パルス列発生回路（６）の端子（Ｐ、）に加
えられる。

上記ＩＰパルス発生回路３０では、８１５ｆｓｃのクロ
ック（第８図ａ）の最初のパルスから１６ビツト毎に発
生する（第８図ｂ）、この信号ＩＰは、−にき込み用ア
クセスゲート発生回路（５）、　Ｍみ出し用アクセスゲ
ート発生回路（１０）で発生し２て夫り端子ＣＰ２）、
ＣＰ、）を介して、第７図に示すパルス列発生回路（６
）に加えらｔまたアクセスゲート信号の信号期間の後縁
部を規定するリセットパルス（第８図Ｃ）を発生するの
に用いらｉｌろ。

即ち、第７図に示すシフトレジスタ（２９）の入力端（
８１）には、上記端子（Ｐ２）、（Ｐｓ）に印加された
アクセスゲート信号（第８図ｅ。

ｄ）と上記信号ＩＰ（第８図ｂ）とのアンド回路（２０
）による論理績の結果（第８図ｆ）が印加さねる。

上記シフトレジスタ（２９ンのりａツク端子＜　ＣＫ　
）には端子ＣＰ、）ｉ介して８　／　５　ｆｅｃ　ツク
ロック（第８図ａ）が加えらねており、このため上記シ
フトレジスタ、（２９）の初段の出力端子（Ｑ、）側の
端子（Ｐｓ）には、上記書き込み用アクセスゲート発生
回路（５）、読み出し用アクセスゲート発生回路（１０
）　’ｅリセットするりセットパルス（第５１ＺＩ　ｆ
　、第８図ｅ）を発生する。

こｈによりアクセスゲート期間（第８図ｄ。

θ）の後縁部が決めらｉｌ、アクセスゲート期間が定ま
る。

このように第７図に示すパルス列発生回路（６）はリセ
ットパルスを発生してデータの書き込み、読み出しのア
クセス期間を定める以外に、次にアクセスするデータに
対するアドレスを自動的にインクリメントするためのパ
ルス列を発生する機能を有する。

このパルス列は、上記書き込み用アクセスゲート（第８
図ｄ）、読み出し用アクセスゲート（第８図ｅ）に対応
（第８図ｇｌ　　ｈ）して発生させる必要がある。

先ず１画像データの読み出し時におけるアドレス変更の
ためのパルス列発生について述べる。

読み出し用アクセスゲート（第８図ｅ）が発生し、こわ
と信号ＩＰ、（第８図ｂ）との論理積演算を行なうアン
ド回路（２０）の出力（第８図ｆ）は、Ｉ）型フリップ
フロップ（２１）のデータ端子（Ｄ）に加えられる。

このＤ型フリップフロップ（２１）のクロック端子（Ｃ
Ｋ）には、上記８　／　５　ｆｓｃのクロック（第８図
ａ）の位相を反転したものが加えらｔ］ているので、そ
の出力端子０にはパルスＩＰ。

を８　／　５　ｆｅＣの半クロツク分遅延した（ｉ号を
得る０ そしてこの信号（第８図１）は端子（Ｐ２）に加えられ
る読み出し用アクセスゲート信号（第８図ゐ）とアンド
回路２２で論理積波ａ、さｈ、上記アンド回路（２２）
の出力（＠８図ｊ）はＲ。

Ｓフリップフロップ（２３）のセット信号として用いら
ｆする。

また上記シフトレジスタ（２９，）　ｆｄ　８ビツト構
成で、その最終段出力（Ｑ８）はアンド回路（２８）の
一方入力端に接続され、上記アンド回路（２８）の他方
入力端には上記８　／　５　ｆｅｃのクロックが印加さ
れている。

このため上記アンド回路（２８）の１１１力やよ、第８
図にのようになり、この信号は上記Ｉ（Ｓフリツブフロ
ップ（２３）のリセット信号として用いらｔする。

従って上記ＲＳフリップフロップ（２３）は第８図ｊに
示すアンド回路（２２）の出力信号でセットさね、第８
図ｋに示すアンド回路（２８）の出力信号でリセットさ
れる。

こわにより、上記ＲＩ８フリップフロップ（２３）の出
力には第８図１に示すようなゲート信号を得る。このゲ
ート信号（第８図１）はアンド回路（２４）の一方入力
端に加えられ、その他方入力端には上記８／　５　ｆｓ
ｃのクロックが加えられている。

この結果、上記アンド回路（２４）の出力（端子Ｐ６　
）には、読み出し用アクセスゲート期間の直後に８　／
　５　ｆｓｃのクロック金８クロック分だけ発生する。

この端子Ｐ６に得たパルス列は第４図に示す１ビツト全
加算器（１２）とクロック切換え回路（１４）に加わる
。

また、１ビツト全加算器（１２）には上記信号１Ｐが加
えられており、加算される被加算データは被加算データ
切換え回路（１４）によって制御される。

即ち、第２図に示した構成図面で、アドレス値を＋３２
インクリメントしてＹ方向のアドレスを変更する場合に
は、８ビツト構成の読み出し用ラインアドレスシフトレ
ジスタ（８）の値を変更する必要がある。

いま、パルス列発生回路（６）の端子（Ｐ６　）に第８
図ｇに示したパルス列を得ると、こｆｌを読み出し用ラ
インアドレスシフトレジスタ（８）に加える制御をクロ
ック切換え回路（１３）で制御するｎ 上記読出し用シフトレジスタ（８）にパルス列（第８図
ｇ）が加わると、上記読み１１３シ用ラインアドレスレ
ジスタ（８）の値は＋１だけ増加する。

この増加は、被加算データ切換え回路（１４）の作用に
より上位アドレスのみが増加し、上位アドレスのアドレ
ス値が１だけ増加されるが。

全体としては＋３２だけアドレス値がインクリメントさ
れる。

このように上記パルス列が読１み出し用ラインアドレス
シフトレジスタ（８）に加わると、以前のＹアドレスに
上記１ビツト全加算器（１２）で＋１加えられ、読み出
し用ラインアドレスシフトレジスタ（８）のアドレス値
が１次にアクセスすべきデータのアドレス値に設定さね
ろ。

このようにしで、縦方向に順次、新たにアクセスすべき
データのアドレス値を設定する。

次に、Ｘ方向のアドレス全変更する場合について述べる
と、この場合は、上記パルス列（第８図ｈ）は、クロッ
ク切換回路（１３）内で９制御により、読み出し用バイ
トアドレスシフトレジスタ（７）にのみ印加される。こ
のため読み出し用バイトアドレスシフトレジスタ（７）
の出力は＋１だけ増加する。

こわによって＋１だけインクリメントしたアドレス値が
上記読み出し用バイトアドレスシフトレジスタ（７）に
セットする。

こｉｌにより、Ｘ方向のアドレスがインクリメントする
。このようにＸ、Ｙいずわの方向にもＣＰＵ１介するこ
となく、アドレス値を変更することができ、データの転
送効率が向上される。

読み出し時のアドレスのインクリメントにつき上述した
が、データの書き込み時においても同様にアドレスの変
更は、第７図中のアンド回路（２７）の出力のゲート期
間（第８図ｍ）にパルス列発生回路（６）の端子（Ｐ７
）に得ら力るパルス列（第８図ｈ）によって行なわわる
。

即ち、全加勢器＋１５）　、　クロック切換回路（１６
）、神加獅、データ切換回路（１７）により、読み出し
時における場合と同様、Ｘ方向、Ｙ方向のアドレスがイ
ンクリメントさね、次にギ１き込むべきデータのアドレ
スが設定さｉｌろ。

このようにして変更したアドレスは、メモリアドレスバ
スを介してメモリに転され、当該データはメモリのデー
タバスを介しアクセスされる０ 尚、上記したアドレスの変更は、＋１．或は＋３２ずつ
インクリメントであり、Ｘ方向、又はＹ方向に順次アド
レスを変更するが、いすわのモードでアドレス値のイン
クリメントを行なうかは、加算モードレジスタ（１，８
）、　（１９）によって制御する。

「発明の他の一実施例」 第９図は、この発明に係るデータ処理回路の他の一実施
例を示す回路図であり、第４図に示した実施例の対応部
分には同一符号を付しである。

子連の第４図に示した実施例でのアドレス値の指定はデ
ータの書き込み時を例にとわけ、下位アドレスに対応す
る書き込み用バイトアドレスシフトレジスタ（１）、上
位アドレスに対応する書キ込み用ラインアドレスシフト
レジスタ（２）が夫々８ビツトの独立したシフトレジス
タで構成され、こわらのいすわのシフトレジスタにパル
ス列発生回路（６）で発生した８クロック分のパルス列
を加えるかをクロック切換回路（１６）で制御する。

そして、このクロック切換回路（１６）による制御によ
って、上記宵き込み用バイトアドレスシフトレジスタ（
１）にパルス列が加えらノまたときにはＸ方向のアドレ
スが＋１増加し、書き込み用ラインアドレスシフトレジ
スタ（２）にパルス列が加えらねた場合はＹ方向のアド
レス値が＋１増加し、全体としてアドレスは＋３２増加
する。

この場合、Ｘ方向のアドレスを増加するか、Ｙ方向のア
ドレスを増加させるかは加算モードレジスタ（１８）に
よって、上記レジスタ（１）、　（２）のいずわに上記
パルス列を印加するかの制御。

及び全加算器（１５）で、加幻値（パルスＩ　Ｐ　＞が
加勢、される被加算アドレスデータを上記レジスタ（す
、（２）のうちいずれかを選択する制御作用による。こ
わはデータの読み出し時においても同様である。

即ち、第４図に示した実施例では、アドレス値の自動イ
ンクリメントにクロック切換回路（１３）、　（１，６
）、被加算データ切換回路（１４）。

（１７）を必要とし、こｉｌらの回路全加算モードレジ
スタ（１８）、　（１９）により制御するこ七でアドレ
スがインクリメントさｉする。

こハに対して、この実施例では、アドレス値を指定する
レジスタ全５ビツトの下位アドレスシフトレジスタ（１
）、　（７）、　８ビツトの上位アドレスシフトレジス
タ（２）、　（８）で構成し、十位と下位のレジスタを
連間させたことが第４図に示す実施例とは異なり、また
、こｈらのシフトレジスタを１３ビツトのパルス列で駆
ルＪ１する点を異にする。

従って、１■９図に示した実施例では、パルス列発生回
路（６ｏ）ｒｒｖ、１３クロツクのパルス列を発生する
ように構成しである。

即ち、第９図に示すこの実施例で姓［、データの書き込
みの場合を例に説、明すると、５ピツトの書き込み用下
位アドレスシフトレジスタ（１）。

８ビツトの書き込み用上位アドレスシフトレジスタ（２
）ヲ連聞させた１３ビツトの一つのシフトレジスタとし
て構成させる。この１３ピツト構成のシフトレジスタに
は、パルス列発生回路（６０）の端子（Ｐ７）に発生し
た１３クロツクのパルス列によって駆動さｉｌ、１３ビ
ツトのアドレスデータがシフトする。

この場合において上記パルス列発生回路（６０）では、
上記Ｉ：３クロックのパルス列の５ビツト目に相当す４
）パルス（３２Ｐ）　＊端子（Ｐ８）に発生し７、この
パルス（３２Ｐ）は加算値切換回路（１７０）に供給さ
れる。

寸た、この加算値切換回路（１７０）には、上ｈ（′！
１３クロックのパルス列の１ビツト目に相当するパルス
（ＩＰ）が、１Ｐパルス発生回Ｍｉｓ（３０）の出力と
して加えられている。

そして、上記加τフ５値切換回路（１７０）は、上記１
３クロツクのパルス列の１ビツト目に相当するパルス（
ＩＦ）、５ビツト目に相当するパルス（３２Ｐ）のいす
力かを全加算器（１５）に出力する。

この場合、パルス（１１’　）、　　（３２Ｐ）のいず
ｉｌを加算値ξＩＪ　Ｊｑｃ回Ｉｉ′δ（１７０）が出
力するかは、加算モードレジスタ（１８）によって制御
される。

い捷、上記加算モードレジスタ（１８）の制御により、
上記加算値切換回路（１７０）の出力に上記パルス（］
Ｐ）が出力さり、ｆｃとする。このとき全加算器（１５
）で、癲゛き込み用下位アドレスシフトレジスタ（１）
のアドレスレジスタの下位１ビツトに＋１加算さｉｌ、
アドレスデータの値が＋１インクリメントする。

このインクリメントさワタアドレスデータは書き込み用
上位アドレスレジスタ（２）に戻さね、次に上記パルス
列発生回路（６０）の端子（Ｐ７）に１３クロツクのパ
ルス列が供給されると、上述したインクリメントさり、
ｆｔアドレス値データが上記全加算器（１５）での被加
算値となる。

このようにして、アドレス値がインクリメントされる。

一方、上記加算モードレジスタ（１８）の制御により、
上記加算値切換回路（１７０）の出力に上記パルス（３
２Ｐ）が出力さｔ＋ｆｃ場合、上記書き込み用下位アド
レスレジスタ（１）の出力に現わねる１３ビツトのアド
レスデータの５ビツト目に。

上記パルス（３２Ｐ）に応じて全加算器（１５）で＋１
加わる。

このためアドレスデータは＋３２され、この結果、Ｙ方
向のアドレスが＋１インクリメントする。

そして、次に上記パルス列発生回路（６０）の端子（Ｐ
７）に１３クロツクのパルス列が発生すると、上記全加
算器（１５）での被加算アドレスデータは、Ｙ方向のア
ドレスが＋１だけインクリメントした前回の全加算器（
１５）の値に設定さねご上記全加算器（」５）での加算
動作によりアドレス値がインクリメントする。

このように、この実施例では　５ピツトの書き込み用下
位アドレスシフトレジスタ（１）、　　８ビツトの引き
込み用上位アドレスシフトレジスタ（２）　ｅ　、第４
図に示した実施例とは異なり、両レジスタで循還レジス
タを構成する。

そして、Ｘ方向のアドレス、Ｙ方向のアドレスのいすわ
の方向のアドレスをインクリメントさせるかは、加算モ
ードレジスタ（１８）の制御による。

従って、この実施例では、アドレスレジスタを１３ビツ
トの循還型レジスタを構成するので、被加算データを切
匣える被加算データ切換回路（１７）　、　　クロック
切換回路（１，６１に不要とする。

尚、上述の説明ではデータの宵き込み時を例に説明した
が、データの読み出し時も同様である。

即ち、読み出し用下位アドレスシフトレジスタ（７）、
読み出し用上位アドレスシフトレジスタ（８）は循還型
シフトレジスタを構成し、この１３ビツトの循還型シフ
トレジスタの出力は被加算アドレスデータとして全加算
器（１２）に加わり、この全加算器（１２）には、加算
値として加算値切換回路（１３０）の出力が加わる。

この加算値切換回路（１３（１）に＋（１、上記、＜ル
ス列発生回路（６０）の端子（Ｐ８）が、ＩＰノくルス
発生回路（３０）からパルス（ＩＰ）が加えらＪｌてお
り、いずねのパルスを出力するかは加算モードレジスタ
（１９）の制御による。

そして、書き込み時と同様、加算値切換回路（１３０）
の出力にパルス（ＩＰ）が出力さｆするとＸ方向のアド
レス値が＋１インクリメントさｉｌ、パルス（３２Ｐ）
が出力さｔするとＹ方向のアドレスが＋１インクリメン
トさｉする。

尚、画像データの表示の為のデータの読み出し期間中に
おける表示以外を目的とするデータの読み出しは、上記
パルス列発生回路の端子（Ｐ、）に発生する読み出し７
用デ一タアクセスゲート信号期間に行なわわ、寸たデー
タの書き込みは端子（Ｐ、）に発生する貴き込み用デー
タアクセスゲート信号期間に行なわわろ。

このように、第９図に示した実姉例は、第４図に示した
実施例とアドレス値のインクリメントの手段が異なり、
アクセスゲート４８号の発生については同様である。

アドレス値のインクリメントハ、この実施例では、上述
しｆ（ように、１３ビツトのｆｒＲ型シフトレジスタを
用いるため、こね全循還させろために１３ビツトのパル
ス列を発生させろ必要がある。

この１３ビツトのパルス列を発生するのがパルス列発生
回路（６０）である。

第１Ｏ図は、第９図中のパルス列発生回路（６０）の構
成を示す回路図である。この回路動作を第１１図に示す
波形図を用いて説明する。

第１０図に示すパルス列発生回路（６０）は、その端子
（Ｐ４）には、８　／　５　ｆｓｃのクロック（第１１
図ａ）が加えらｈ、端子（Ｐｌ）には上記１３ビツトの
シフトレジスタの最下位ビットに加算され、Ｘ方向のア
ドレスを＋１クリメントするに供するパルスＩＰ（第１
１図ｂ）がＩＰパルス発生回路（３０）から端子（Ｐ、
）ｆｃ介して加わる。

また端子（Ｐ、）には書き込み用アクセスゲート発生回
路（５）、読み出し用アクセスゲート発生回路（１０）
’（ｒ、！］上セツトるパルス（第１１図Ｃ）を発生す
る。

また、上記パルス列発生回路（６０）の端子（Ｐ、　）
、　（Ｐ３）には夫々書き込み用アクセスゲート信号、
読み出し用アクセスゲート信号（第１１図ｄ、ｅ）が加
えもね、こｈらの信号の後縁部にＸ方向のアドレスを１
だけ加える信号（第１１図ｆ）を、第１０図に示すアン
ド回路（３１）の出力に発生する。

このアンド回路（３１）の出力（第１１図ｆ）は、１３
ビツトの循還レジスタを構成するレジスタ（３２）、　
（３３）の前段のレジスタ（３１）の入力端（ＳＩ）に
は上記アンド回路（３１）の出力が加えられ、後段のシ
フトレジスタ（３３）は前段のシフトレジスタ（３１）
の８段目の出力Ｑ。

を入力とし、いずれも８　／　５　ｆｓｃ　（第１１図
ａ）全クロックとする。

また、Ｄ型フリップフロップ（４０）は、上記アンド回
路（３１）の出力をデータ入力とし上記８　／　５　ｆ
ｅｃ　（ｆｌｌＴｌ　１図ａ）ｆ：クロックとしている
。

このため、上記り型フリップフロップ（４０）の出力Ｑ
　Ｋ　Ｆ、Ｆ、、裏き込み用アクセスゲート（第１１図
ｄ）又は読み出し用アクセスゲート（第１１図ｅ）のゲ
ート期間の直後、端子（Ｐ、）にリセットパルスを発生
する。

そして、このリセットパルスによって、書き込み、読み
出し用アクセスゲート期間の終了が規定さね、そｔｌぞ
わのアクセス期間の直後に１３ビツトのパルス列（第１
１．　ｌツＪｇ＋　　ｈ）ｆｆｉ端子（Ｐ７）、　（Ｐ
ａ　）に発生する。

この端子（Ｐ、Ｌ　＜Ｐｓ　）に発生した１３ビツトの
パルス列は上′述したようにアドレス値をインクリメン
トするために、アドレス値が入力さｈているシフトレジ
スタ（ＩＬ　（２）、　（７）、　（ｓ）のデータ内容
を循還的にシフトするシフトパルスとして用いらｉする
。そして、書き込み用アドレスレジスタ（１）、　（２
）、読み出し用アドレスレジスタ（７）。

（８）のそｈぞｉ″１．’６循還的にシフトする上記端
子（Ｐ、　）、　（Ｐ、　）に発生する１３ビツトの５
ビツト目に相当するタイミングでパルス３２Ｐ（第１１
図１）が端子Ｐ、に発生する。

このように、第１０図に示したパルス列発生回路（６０
）は、データのアクセス期間を規定する読み出し用、書
き込み用アクセスゲート（第１１図ｅ、ｄ）の直後に、
こわ奢リセットするリセットパルス（第ｉ　ｉ図Ｃ）ｆ
発生し、Ｘ方向のアドレス値を＋１インクリメントする
パルスＩＰ（第１１図ｂ）　（ｙ−もとに、Ｙ方向のア
ドレス値全＋１インクリメントするパルス３２Ｐ（第１
１図１）を、上記シフトン９２２３２０５段目の出力（
シ、の信号をデータ入力とし、８　／　５　ｆｓｃ　（
−ｆｆｉｌ　１図ａ）をクロックとする１）型フリップ
フロップ（４１）の出力に発生する。

また、上記パルス列発生回路（６０）は、データのアク
セスゲート期間の直後に次のアクセスすべきデータのア
ドレスを指定するため端子（Ｐ、　）、　（Ｐ、　）に
１３クロツクのパルス列を発生する。

このパルス列の発生期間は、几Ｓフリップフロップ（３
５）、　（３８）の出力によりチｊ１．定される。

Ｊａｌち、ル尾み出し用のアドレス指定に関係するＩも
Ｓフリップフロップ（３５）のセット信号（第１１図ｊ
）は、読み出し用アクセスゲート（第１１図０）と上記
アンド回路（３１）の出力（第１１図ｆ　）　ｆ　０．
５クロツク遅延したシフトレジスタの出力Ｑ＋（第１１
図ｋ）との論理積分アンド回路（３４）で行なうことに
よって得る。

一方リセット信号（第１１図１）は、上記ノ（ルスＩＰ
（第１１図ｂ）の到来後、８１５ｆｓｃクロツク（第１
１図８）の１３クロツク目の立下がりに同期して発生す
るシフトレジスタ（３３）のＱ　＋　４の出力を用いろ
。

このセットパルス（第１１図ｊ）、リセットパルス（第
１１図１）により、上記Ｒ・Ｓフリップフロップ（３５
）は、第１１図り、　　ｇに示すゲート信号を発生する
。

このゲート信号期間は、上記８／　５　ｆｅｅのクロッ
ク（第１１図ａ）の１３クロック分よりも期間幅は０．
５クロック分長く設定してあり、このゲート信号によっ
て３　／　５　ｆｅｅのクロックとアンド回路（３６）
でゲートすることにより、次データの読み出しのアドレ
スを指定するに供する１３クロツクのノくルス列を端子
（Ｐ６）に発生する。

また、データの書き込み時にも同様にして、Ｒ・Ｓフリ
ップフロップ（３８）はアンド回路（３７）の出力（第
１１図ｍ）によりセットされ、シフトレジスタ（３２）
の出力Ｑ、４（第１１図］）によってリセットされる。

このため、上記１もＳフリップフロップ（３８）は、第
１１図ｇＧに示すゲートイｎ号を発生１〜、このゲート
信号動量に８１５ｆ日Ｃのクロック（第１１図ｅ、　）
　ｆ　ｉ　３クロック分だけアンド回路（３９）でゲー
トし端子（Ｐ、）に出力するーそして５上記パルス列の
５ビツト目に相当するパルス３２　Ｐ　（第１１図１）
が、上記シフトレジスタ（３２）の５ビツト目の出力Ｑ
５に接続したＤ型フリップフロップ（４１）の出力仙１
の端子（Ｐ、）に発生する。

このパルス３２Ｐが（第１１図」、）次にアクセスすべ
きデータのアドレス値を上記ノ（ルスＩＰ（第１１図す
に示すＩＰパルス発生回路３０の出力）とあいｉｐ加算
モードレジスタ（１８）。

（１９）の制御に従がい変更するのは前述の通りである
。

「発明の効果」 このように、この発明によｈば、画像データを表示する
ことを直接の目的として、画像データを読み出す期間中
にあっても、表示以外を目的としてデータを読み出し或
はデータを書き込むデータアクセス期間を設けろことが
できる。

こねにより、データの書き込みアクセス時期がデータの
非表示期間に限られることはなく、データのアクセス効
率が向上する。

また、表示時期間に表示を直接の目的としない一つのデ
ータのアクセスの直後に次にアクセスすべきデータのア
ドレスイ直が自動インクリメントされるのでデータの転
送効率は更に向上される。

【図面の簡単な説明】

第１図は従来のデータ処理回路の動作全説明するための
波形図、第２図は処理回路によって表示さノする表示画
面の構成を説明するための説明図、第４図はこの発明に
係るデータ処理回路の一実施例を示す回路図、第５図及
び第７図は第４図に示す回路の詳細を示す回路図５第６
図及び第８図は第４図に示す回路の動作を説明するため
のタイミング関係を示す波形１ｇ＋　、第９図はこの発
明の他の一実施例を示す回路図、第１０図は第９図の回
路の詳細を示す回路図、第１１図は第９図に示す回路の
動作を説５明するためのタイミング関係を示す波形図で
ある。 ３・・・・・・・　書き込み用データレジスタ１１・・
・・・・・・　読み出し用データレジスタ５．６．１０
．・・・・・・・・・データアクセスゲート信号発生手
段１．２　−・・・・・・・・・・　書き込み用アドレ
スデータレジスタ７．８　　・・・・・・・・・・・・
読、み出し用アドレスデータレジスタ６．６０・・・・
・・・・・　パルス列発生回路１２．１５・・・・・・
・全加算器 １８．１９・・・・・・・・加算モードレジスタ（７３
１７）　　代理人弁理士　則　近　憲　佑（ほか１名） 手　　続　　補　　正　　書　　　（方式）１事件の表
示 特願昭　５７−１８０２４６　　号 ２発明の名称 データ処理回路 ３補正をする者 事件との関係　　特　　許　　出願人 （３０７）　　東京芝浦電気株式会社 ４代　理　人 〒１００ 東京都千代田区内幸町１−１−６ 昭和５７年ｌＯ月２６日（発送日） ６補正の対象 図、第４図は」とある７１−ヂ帷明図、第８図はこの発
明に係るデータ処理回路によるデータ処理動作のタイミ
ング？祝明するための波形図、第４図は」と訂正する。 以　　上

Claims (1)

1. 【特許請求の範囲】 表示すべきデータをＣＰＵ’ｉ介して格納する画像メモ
   リと。 この画像メモリの画像データをデコードして映出する表
   示デカーダと、 前記画像メモリに書き込むべきデータを置数する書き込
   み用データレジスタと、 前記書き込みデータのアドレスを置数する書き込み用ア
   ドレスレジスタと、 前記画像メモリから読み出したデータを置数する読出し
   用データレジスタと、 前記読出しデータのアドレスを置数する読出し用アドレ
   スレジスタと、 前記書き込み用レジスタ或は前記読出し用レジスタに対
   してデータ制御を行なう期間を規定するデータアクセス
   信号を発生するデータアクセス信号発生手段と。 このデータアクセス信号発生手段によって発生するデー
   タアクセス信号の後、アドレス指定に必要なビット数の
   パルス列を発生するパルス列発生回路と。 このパルス列発生回路の出カバルス列に対応して前記書
   き込み用アドレスレジスタ或は前記読出し用アドレスレ
   ジスタの内容をシフトするアドレスデータシフト手段と
   、 このアドレスデータシフト手段でシフトさゎたアドレス
   データの被加算ピラトラ指定制御する加算モードレジス
   タと、 この加算モードレジスタによって指定さ′ｈたアドレス
   の該当ビットに＋１加算する全加算器と、 この全加算器の出力を前記書き込み用アドレスレジスタ
   或は読出し２用アドレスレジスタに帰還する手段とを少
   なくとも具備し、 前記書き込み用アドレスレジスタ或は読出し用アドレス
   レジスタで一旦アドレス値が設定されろと自動的にアク
   セスすべきデータのアドレス値設定することを特徴とす
   るデータ処理回路。