JPS6198387A - プレ−ン選択回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、Ｒ，Ｇ、　Ｂ、　　ＩＣインテンシテイ−）
の４つのプレーンより成る画像メモリを備えるディスプ
レイ装置に係り、４つのプレーンの画像データからいず
れか１つのプレーンの画像データを選択出力するプレー
ン選択回路に関する。

（ロ）従来の技術 従来、複数のプレーンメモリを備えたディスプレイ装置
においては、特開昭５９−１１４５８１号公報に開示さ
れているように、各プレーンメモリから読出したパラレ
ル画像データをシリアル画像データに変換するパラレル
シリアル変換回路の出力段に、各プレー／毎にゲート回
路を接続し、プレーン選択信号に応答してこのゲート回
路の開閉を制御することによりて、複数のプレーンから
唯一のプレーンを選択することが行なわれていた。

−力、本願出願人は、先願にて、Ｒ，Ｇ、　Ｂ。

Ｉの４つのプレーン（ＩＲ）〜（１工）より成る画像メ
モ１月１）を備えたディスプレイ装置において、第３図
に示すように、ＣＲＴコントローラ（２）からの画面ア
ドレスＭＡを、画像メモリの各プレーンを所定の大きさ
のメモリブロックに区画した該メモリブロックの座標を
示す列アドレスＸ及び行アドレスＹより成るブロックア
ドレスに変換する書換え可能なブロックアドレスマツプ
メモリ（３）と、ＣＲＴコントローラ（２）からのライ
ンアドレスＲＡ及び行アドレスＸを、画像メモリの各プ
レーンの行方向をラスタに対応した１ドツトライン単位
で分割したシリアルなラインアドレスＬＡに変換する書
１　　　　　　　換え可能なラインアドレスマツプメモ
リ（４）とを設）“　　　　　　け、。ｆ！　）　−Ｅ
　ＩＪ　（１）。各グレー７（１□）〜（□工）を、４
プレ一ン共通に、列アドレスＸ及びラインアドレスＬＡ
でアドレス指定すると共に、各プレーンの選択を第４図
に示すような組合わせにより行なうプレーン選択データ
Ｂ１２及びＬ９を、各々、第５図及び第６図に示すよう
にブロックアドレスマツプメモ１月３）及びラインアド
レスマツプメモリ（４）に記憶し、画像メモリ（１）の
各グレーｙ（ＩＲ）〜（１工）から読出したパラレル画
像データＲＤ〜よりを、各々、シリアル画像データＲ８
Ｄ〜ＩＳＤに変換するパラレルシリアル変換回路（６Ｒ
）〜（６■）の出力段に、プレーン選択データＢ１２及
びＬ９に応じてＲ８Ｄ−ＩＳＤのうちいずれか１つのシ
リアル画像データを選択出力するプレーン選択回路ｔｉ
りを設け、プレーンの選択を列アドレスＸ及びラインア
ドレスＬＡ単位に行なえるようにしたディスプレイ装置
を提案した。

ここで、第７図にＣＲＴコントローラ（２）が発生する
画面アドレス０〜８３及びラスクアドレス０〜７８表１
１面″８０対応″獣第８９１像　　　　１メモリの各プ
レーンと列アドレスＸ及び行アドレスＹより成るブロッ
クアドレス（０，０）〜（７゜７）及びラインアドレス
０〜６３との対応を示しておく。尚、画面右端２列は帰
線期間であって通常カラーディスプレイには表示されな
い。

このようなディスプレイ装置では、先願にて詳述したよ
うに、ブロックアドレスマツプメモリ（３）及びライン
アドレスマツプメモリ（４１に、各々、第９図及び第１
０図で示すような、ブロックアドレスＸ、Ｙとプレーン
選択データＢ１２、及び、ラインアドレスＬＡ及びプレ
ーン選択データＬ９を書込めば、第１１図に示すよ５に
、画面α上には、左上部にＢプレーン、右上部にＲプレ
ーン、左下部にＧプレーン、右下部にニブレーンという
ように、各プレーンの画像を混在させて表示することが
可能となる。

尚、第３図において、（５）はドツトクロックＤＯＴＣ
Ｋ、キャラクタクロックＣＨＲＣＫ、バ°ラレル画像デ
ータをパラレルシリアル変換回路にロードするためのロ
ード信号ＬＯＡＤ等のタイミング信号を発生するタイミ
ング制御回路、（７）は両マツプメモリ及び画像メモリ
の各プレーンにデータバス’Ｄ　Ｂ　Ｕ　Ｓを介してデ
ータを書込むためのＣＰＵ。

（８）〜（１（ｌはアドレスバスＡＢＵＳを介してＣＰ
Ｕから与えられるアドレスと、ＣＲＴコントローラある
いはマツプメモリから与えられるアドレスとを、キャラ
クタクロックＣ）（ＲＣＫＫ応じて選択するマルチプレ
クサＭＰＸ、（１１）はＣＰＵ（７）からのアドレスと
リードイネーブル信号ＲＥ及びライトイネーブル信号Ｗ
Ｅとを入力し、マツプメモ１月３）（４）及び画像メモ
リの各プレーン（ＩＲ）〜（１工）のメモリ選択を行な
い、且つ、読出し及び書込みの制御を行なうリードライ
ト制御回路、（１３はラッチ回路より成る位相制御回路
である。又、データＢ１５は、各プレーンの画像を重ね
合わせて表示する第２表示モードとプレーン選択可能な
第２表示モードとのモード指定データであり、第５図に
示すように、ブロックアドレスマツプメモ１月３）に書
込まれている。

（ハ）発明が解決しようとする問題点 第３図に示すディスプレイ装置において、水平ドツトス
クロールを可能にするため、第３図波線で示すように、
ＣＰＵｔηによりセレクトデータＳ０〜Ｓ２がセットさ
れるスクロール制御レジスタα４を設け、パラレルシリ
アル変換回路（６Ｒ）〜（６Ｉ）の各々を、第１２図に
示すように、各プレーンから読出したパラレル画像デー
タＤをロード信号に応じて取込みドツトクロックＤＯＴ
ＣＫをシフトパルスとする８ビツトの第１シフトレジス
タα四と、第１シフトレジスタα四の最終ビット出力を
入力しドツトクロックＤＯＴＣＫをシフトパルスとする
　。

８ビツトの第２シフトレジスタＣ１６１と、第２シフト
レジスタの各ビット出力ＥＯ−Ｅｖのうちいずれか１つ
の出力をスクロール制御レジスタα尋かものセレクトデ
ータＳＯ〜Ｓ２に応じて選択するデータセレクタαＤと
より構成し、この回路構成において、各プレーンの画像
の混在表示を行なう場合、プレーン選択を従来の如くパ
ラレルシリアル変換回路の出力段に接続したゲート回路
のみで行なう（と、水平ドツトスクロールの実行時に、
各プレー１１　　　　　・の画像の境界において、表示
すべき画像と異なる画像が表示されてしまい、各プレー
ンの画像の連続性が崩れてしまうという問題が起きてき
た。

即ち、第１３図は従来技術を用いて４つのプレーンの選
択を行なうプレーン選択回路を示す回路図、第１４図は
そのタイミングチャートであり、α四〜ａｌｔ！パラレ
ルシリアル変換回路（６Ｂ）〜（６エ）の各々に接続さ
れ、各出力の通過を制御するＡＮＤゲート、（ＩＩ〜Ｑ
υはキャラクタクロックＣＨＲＣＫをラッチパルスとす
るラッチ回路、（２″２はラッチ回路α■及び■を介し
て入力される２ビツトのプレーン選択データＢ１２及び
Ｌ９をモード指定データＢ１５が「１」のときデコード
し、「０」のときは出力Ｄ１〜Ｄ４を全て「１」とする
デコーダ、（ハ）はロード信号ＬＯＡＤ及びキャラクタ
クロックＣＨＲＣＫを入力するＮＡＮＤゲートであり、
パラレルシリアル変換回路（６Ｂ）〜（６エ）の各々は
第１２図に示す構成である。

ところで、データセレクタαＤはセレクトデータＳＯ〜
Ｓ２が（０，０，０）の時は出力ＥＯを、。１，０．０
）。、＆よ６０．６□いうよう　　　　ｉに、セレクト
データの増加に応じて出力ＥＯ〜Ｅ７を順に選択するも
のであり、例えば、左へ３ドツト水平スクロールする際
には、スクロール制御レジスタα４に（１，１，０）が
書込まれ、データセレクタ（ｌηにより出力Ｅ３が選択
され、又、ドツトスクロールを行なわない通常状態では
出力ＥＯが選択される。

そこで、ブロックアドレスマツプメモ１月３）及びライ
ンアドレスマツプメモリ（４）に、各々、第９図及び第
１０図に示すようなデータが書込まれており、今、ＣＲ
Ｔコントローラ（２）からラスクアドレスＲＡとして「
０」が出力され、画面アドレスＭＡとして「０」〜「１
３」が順に出方されるとする。

この場合、ラスクアドレスＲＡとして「Ｏ」が出力され
ている間、ラインアドレス「４０」が画像メモリ（１１
の各プレーン（ＩＲ）〜（１工）には与えられ、列アド
レスＸが「５」〜「７」及びｒＯＪ〜「２」へと順次変
化する。この時、ブロックアドレスマツプメモＩＪ（３
１，ラインアドレスマツプメモリ（４）２画像メモリ（
１）の各プレーン（ＩＲ）〜（１工）からは、第１４図
（ハ）、に）、（ホ）に示すように、キャラクタクロッ
クＣＨＲＣＫの半周期遅れで、各メモリからデータが順
次読出される。第１３図の回路構成の場合、キャラクタ
クロックＣＨＲＣＫが「１」になると、ロード信号ＬＯ
ＡＤは全てのパラレルシリアル変換回路（６Ｂ）〜（６
エ）に供給されるので、Ｔ、のタイミングの終りでＢプ
レーン（ＩＢ）の列アドレス「５」の８ビツトのパラレ
ル画像データＢＤがパラレルシリアル変換回路（６Ｂ）
の第１シフトレジスタ（１５１にロードされ、第１シフ
トレジスタα９からはタイミングＴ、の期間に８ビツト
のシリアル画像データＢＰＳが出力される。

又、同じタイミングでＲプレーン（ＩＲ）の列アドレス
ｒ５Ｊの８ビツトのパラレル画像データＲＤがパラレル
シリアル変換回路（６Ｒ）の第１シフトレジスタ（１５
にロードされ、同様にタイミングＴ。

の期間に８ビツトのシリアル画像データＲＰＳが第１シ
フトレジスタαツから出力される。以下、パラレルシリ
アル変換回路（６Ｂ）及び（６Ｒ）の第１シフトレジス
タα９には、Ｔ！〜Ｔ６の各タイミングの終りに列アド
レス「６」〜ｒ２Ｊの各パラレル画像データＢＤ及びＲ
Ｄがロードされ、各第１シフトレジスタ０９からは、タ
イミングＴ、〜Ｔ、の各期間に列アドレス「６」〜「２
」のシリアル画像データＢＰＳ及びＲＰＳが、第１４図
体）及びり）に示すように順次出力される。

一力、プレーン選択データＢ１２は位相制御回路住３で
第１４図（へ）の如くラッチされ、次に、プレーン選択
データＬ９と共に、ラッチ回路ａ傷に第１４図（ト）の
如くラッチされ、更に、ラッチ回路■に第１４図−の如
くラッチされる。この場合、プレーン選択データ（Ｂ１
２．Ｌ９）は、列アドレスＸが「７」から「０」に変化
する際、（ｏｔｏ）から（１，０）に変化するので、ラ
ッチ回路ＣＩ）の出力（ＬＤＩ、ＬＤ２．ＬＤ３．ＬＤ
４）は、タイミングＴ、〜Ｔ、の期間（Ｌ　　ＯＦ　０
，０）となり、タイミングＴ６〜Ｔ、の期間（０，０，
１，０）となる。従って、表示期間Ｔ３〜Ｔ６のうち、
タイミングＴ、〜Ｔ、ではＢプレーンのＡＮＤゲートα
９が開き、タイミングＴ６〜Ｔ、ではＲプレーンのＡＮ
Ｄゲート（１ηが開（。

ここで、ドツトスクロールを行なわない通常状態では、
データセレクタαＤで出力ＥＯが選択されるため、デー
タセレクタ（１ηの出力ＳＤは、第１シフトレジスタ（
１５１の出力ＰＳを１キャラクタクロック分だけ遅延さ
せたデータとなり、従って、Ｂプレーン（ＩＢ）及ヒＲ
フレーン（ＩＲ）のパラレルシリアル変換回路（６Ｂ）
及び（６Ｒ）の出力であるシリアル画像データＢＳＤ及
びＲ８Ｄは、各々、第１４図四及び（ワ）に示すように
出力される。そして、前述したように、タイミングＴ、
〜Ｔ、でＡＮＤゲート霞が開き、タイミングＴ６〜Ｔ８
でＡＮＤゲートへηが開くので、第１４図四及び（ワ）
の斜線で示すように、先ず、Ｂプレーン（ＩＢ）の列ア
ドレス「５」〜「７」のシリアル画像データＢＳＤが選
択出力され、続いて、Ｒプレーン（ＩＲ）の列アドレス
「０」〜「２」のシリアル画像データＲ８Ｄが選択出力
され、両プレーンの画像は連続して表示される。

ところが、例えば、左へ３ドツト水平スクロールするた
め、セレクトデータＳＯ〜Ｓ２として（１１０）を書込
み、データセレクタ（Ｉηで第２シフトレジスタαＱの
出力Ｅ３を選択した場合には、第１４図圀及び（ヨ）に
示すように、表示期間Ｔ、〜Ｔｓ内で、先ず、Ｂプレー
ン（ＩＢ）の列アドレス「５」の８ビツトのシリアル画
像データＢＳＤが３ビツト目から出力され始め、続いて
列アドレス「６］及び「７」の８ビツトのシリアル画像
データＢＳＤが選択される。次に、Ｒプレーン（ＩＲ）
の列アドレス「０」のシリアル画像データが選択されな
ければならないが、タイミングＴ、ではＡＮＤゲート（
１５）のみが開いているので、Ｂプレーン（ＩＢ）の列
アドレス「７」のシリアル画像データＢＳＤＯ後には、
Ｂプレーン（ＩＢ）の列アドレス「０」のシリアル画像
データＢＳＤが選択されてしまい、その後、ＡＮＤゲー
トα９が閉じ、ＡＮＤゲートαηが開くので、凡プレー
ン（ＩＲ）の列アドレス「０」のシリアル画像データＲ
８Ｄが３ビツト目から出力される。即ち、ドツトスクロ
ールの実行時には、Ｂプレー７　（ＩＢ）とＲプレーン
（ＩＲ）の画像の連続性が崩れてしまう。

に）問題点を解決するだめの手段 本発明は、第１プレーン選択データに応じて第１・第２
もしくは第３・第４のパラレルシリアル変換回路にロー
ド信号を供給する第１制御回路と、第１から第４までの
パラレルシリアル変換回路の各々に対応して接続された
第１から第４までのゲート回路と、第２プレーン選択デ
ータに応じて第１・第３もしくは第２・第４のゲート回
路を開くよう制御する第２制御回路とより、プレーン選
択回路を構成したものである。

（ホ）作用 第１プレーンと第３プレーンの画像を連続して表示する
場合、本発明のプレーン選択回路では、第１プレーン選
択データに応じて第１及び第２のパラレルシリアル変換
回路にロード信号が供給され、第２プレーン選択データ
に応じて第１及び第３のゲート回路が開くので、第１プ
レーンの画像データのみが選択出力される。次に、第３
プレーンの選択のため、第１プレーン選択データの内容
が変化すると、第１及び第２のパラレルシリアル変換回
路へはロード信号が供給された（なり、第３及び第４の
パラレルシリアル変換回路にロード信号が供給されるよ
うになり、このとき、第２ブレーン選択データは変化せ
ず、第１及び第３のゲート回路は開いたままなので、ド
ツトスクロールを行なうため、データセレクタで第２シ
フトレジスタの最終ビット出力以外の出力を選択しても
、第１プレーンの画像データに連続して第３プレ２）の
画像が選択出力されろ。同様に、第２プレーンと第４ブ
レーンの画像についても連転性が保たれる。

（へ）実施例 第１図は本発明によるプレーン選択回路の実施例を示す
回路図であり、（２）はプレーン選択データＢ１２及び
Ｌ９とモード指定データＢ１５とをキャラクタクロック
ＣＨＲＣＫに基づいてラッチす（るラッチ回路、（ト）
はＮＡＮＤゲート（ハ）〜（ハ）とイン’　　　　）’
−１（３Ｑよ’）ｇ’）、オツー７□２−。１゜。

応じてパラレルシリ・アル変換回路（６Ｂ）（６Ｇ）も
しくは（６Ｒ）（６Ｉ）にロード信号ＬＯＡＤを供給す
る第１制御回路、Ｃ３１）〜（２）はパラレルシリアル
変換回路（６Ｂ）〜（６エ）の各々の出力段に接続され
たＡＮＤゲート、（至）はキャラクタクロックＣＨＲＣ
Ｋに基づいて動作するラッチ回路ｃ１６１ａηとインバ
ータ■０！Ｊ及びＮＡＮＤゲート（４Ｑ（４υより成り
、プレーン選択データＬ９に応じてＡＮＤゲートＣ３１
）□□□もしくはＣ３２（２）を開くよう制御する第２
制御回路であって、パラレルシリアル変換回路（６Ｂ）
〜（６エ）の各々は、第１３図の従来例と同様、第１２
図に示す水平ドツトスクロール可能な回路構成である。

次に１本実施例の動作を第２図のタイミングチャートを
参照しながら説明する。尚、以下の説明においてはモー
ド指定データＢ１５は第２表示モ、−ドを指定する「１
」である。

そこで、第１３図の従来例の場合と同様、ブロックアド
レスマツプメモリ（３）及びラインアドレスマツプメモ
リ（４）に、各々、第９図及び第１０図に示すデータが
書込まれており、今、ＣＲＴ・・ト　　　　　　１０−
ラ（２）からラスクアドレスＲＡとしてｒＯＪが出力さ
れ、画面アドレスＭＡとして「ｏ」〜「１３」が順に出
力されるとする。

この場合、第２図（ハ）に）（ホ）に示すように、第１
４図（ハ）に）（ホ）と全く同様に、ブロックアドレス
マツプメモリ（３）、ラインアドレスマツプメモリ（４
）２画像メモリ（１）の各ブレーン（ＩＲ）〜（１工）
からは、キャラクタクロックＣＨＲＣＫの半周期遅れで
、データが順次読出される。

ところが、この場合、第１制御回路ｆｉにおいては、プ
レーン選択データ「０」に応じてＮＡＮＤゲート（２）
の出力Ｇ２がｒＯｊ　、ＮＡＮＤゲート（ハ）の出力Ｇ
１が「１」となるので、Ｔ、−Ｔ、の各タイミングにお
いては、Ｂブレーン（ＩＢ）及びＧブレーン（ＩＧ）に
対応するパラレルシリアル変換回路（６Ｂ）及び（６Ｇ
）に、ＮＡＮＤゲート■を介してロード信号ＬＯＡＤが
供給され、Ｒプレーン（ＩＲ）及びニブレーン（１工）
に対応するパラレルシリアル変換回路（６Ｒ）及び（６
エ）には、ロード信号ＬＯＡＤが供給されない。このた
め、パラレルシリアル変換回路（６Ｂ）及び（６Ｇ）の
各第１シフトレジスタα９からは、第２図体）及び（、
Ｆｌに示すように、列アドレス「５」〜「７」のシリア
ル画像データＢＰＳ及びＧＰＳが、タイミングＴ、〜Ｔ
４の各期間中に選択出方され、パラレルシリアル変換回
路（６Ｒ）及び（６エ）の第１シフトレジスタαωから
は出力が発生しない。

又、プレーン選択データＢ１２がｒＯＪから「１」に変
化すると、ラッチ回路０４）では、タイミングＴ４のキ
ャラクタクロックＣＨＲＣＫの立上りでＢ１２に対応す
る出方が第２図（ト）に示すように、「０」から「１」
となるので、ＮＡＮＤゲート（イ）及び（５）の出力Ｇ
１及びＧ２は各々ｒＯＪ及び「１」となる。このため、
Ｔ４〜Ｔ６の各タイミングにおいては、パラレルシリア
ル変換回路（６Ｒ）及び（６Ｉ）　Ｋロード信号ＬＯＡ
Ｄが供給されるようになり、パラレルシリアル変換回路
（６Ｂ）及び（６Ｇ）にはロード信号ＬＯＡＤが供給さ
れなくなる。従っ【、パラレルシリアル変換回路（６Ｒ
）及び（６エ）の各第１シフトレジスタα〜からは、第
２図圀及び０１に示すように、列アドレスｒＯＪ〜「３
」のシリアル画像データＲＰＳ及びＩＰＳが、タイミン
グＴ、〜Ｔ、の各期間中に選択出力され、パラレルシリ
アル変換回路（６Ｂ）及び（６Ｇ）の第１シフトレジス
クα９からは出力が発生しない。

−力、第２制御回路田においては、プレーン選択データ
Ｌ９が常に「０」なので、ラッチ回路Ｃ３７１の出力Ｌ
ＡＩ及びＬＡ２は第２図（ＩＪＩに示すように、表示期
間Ｔ、〜Ｔ６中常に各々「０」及び「１」となっており
、このため、ＡＮＤゲートＳ１）及び（ハ）が開かれ、
ＡＮＤゲート（３２及び（２）が閉じた状態にある。

ここで、今、データセレクタαＤで出力ＥＯが選択され
ており、ドツトスクロールを行なわない通常状態である
とすると、タイミングＴ、〜Ｔ、ではＢプレーン（ＩＢ
）の列アドレス下５」〜ｒ７Ｊのシリアル画像データＢ
ＳＤが第２図四に示すように選択出力され、タイミング
Ｔ６〜Ｔ、では、第２１　　　　　　　図（°）に示す
ように・ＲプＶ−７（ＩＲ）＋７）列アト′ス「０」〜
「２」のシリアル画像データＲ８Ｄが連続して出力され
る。即ち、第２図四及び（ヨ）の斜線部の画像データが
表示される。

次に、左へ３ドツト水平スクロールするため、データセ
レクタ（ＩＤで第２シフトレジスタα６）の出力Ｅ３を
選択した場合について説明する。

この場合、第２図（ン）に示すように、Ｂブレーン（Ｉ
Ｂ）の列アドレス「５」のシリアル画像データＢＳＤは
３ビツト目から出力され始め、列アドレス「６」及び「
７」のシリアル画像データＢＳＤがＩｌｌに出力される
。ところが、Ｂプレーン（ＩＢ）の次の列アドレス「０
」のパラレル画像データＢＤはロードされていないので
、ＡＮＤゲート０υからは列アドレス「７」のシリアル
画像データの後には出力が発生しない。しかしながら、
Ｒプレーン（ＩＲ）の列アドレス「０」〜「２」及び「
３」のＯ〜３ビット目までのシリアル画像データＲ８Ｄ
は、第２図（ツ）に示すように、シリアル画像データＢ
ＳＤに連続してパラレルシリアル変換回路（６Ｒ）のデ
ータセレクタ１７１から出力され、しかも、ＡＮＤゲー
）Ｍは表示期間申開いているので、ＡＮＤゲート（至）
からＲプレーン（ＩＲ）の列アドレス「０」〜「２」及
び「３」００〜３ビツト目までのシリアル画像データＲ
８Ｄが、ＡＮＤゲー）Ｇυから出力されるＢプレーン（
ＩＢ）の列アドレス「７」のシリアル画像データＢＳＤ
に連続して出力される。

このように、水平ドツトスクロールを行なっても、Ｂプ
レーン（ＩＢ）とＲブレーン（ＩＲ）との境界における
画像の連続性は保たれろ。

又、Ｇプレーン（ＩＧ）とニブレーン（１工）の画像が
水平力向に連続している場合は、プレーン選択データＬ
９は共通に「１」であって変化しないので、１ドツトラ
インの表示期間中、ＡＮＤゲート１３．５及び３４１が
常に選択されることとなり、−力、プレーン選択データ
Ｂ１２の変化により、ロード信号ＬＯＡＤが供給される
パラレルシリアル変換回路がＧプレーン（ＩＧ）に対応
する（βＧ）からニブレーン（１工）に対応する（６エ
）に変化するので、同様に、水平ドツトスクロールを実
行しても、Ｇプレーンとニブレーンの画像の連続性は保
たれる。

ところで、本願出願人は別の先願にて、プレーン選択デ
ータＬ９の代わりに、第５図に示すようにプレーン選択
データＢｌｌをブロックアドレスマツプメモリ（３）に
記憶することにより、列アドレスＸ及び行アドレスＹ単
位に、即ち、１メモリブロック単位にプレーンの選択を
可能にするディスプレイ装置を提案した。尚、プレーン
選択データＢｌｌ及びＢ１２と選択されるプレーンとの
関係はＢ１２及びＬ９の場合と同様第４図に示す通りで
ある。

この場合、例えば、第１５図に示すように、各プレーン
（ＩＲ）〜（１工）に各々画像Ｒ１〜■４が記憶されて
いると丁れば、ブロックアドレスマツプメモリ（３）及
びラインアドレスマツプメモリ（４）Ｋ、各々、第１６
図及び第１７図に示すようにデータを書込み、第３図に
おいてＬ９の代わりにＢｌｌをプレーン選択回路０２１
に入力すれば、第１８図に示すように、各プレーンの画
像を混在させて表示可能である。そして、この場合も、
プレーン選択回路α２として第１図て示す同一の回路構
成を用い、Ｌ９の代わりにＢｌｌを用いれば、水平ドツ
トスクロールを行なっても各プレーンの境界での画像の
連続性が保たれる。

尚、第３図のラインアドレスマツプメモリ（４）の内容
を書換えることにより垂直ドツトスクロールも可能であ
る。

（ト）発明の効果 本発明に依れば、各プレーンの画像の混在表示において
水来ドツトスクロールを行なっても、画像の連続性を保
つことができるようになり、分割画面処理の応用範囲が
太幅に拡大する。

【図面の簡単な説明】

第１図は本発明によるプレーン選択回路の実施列を示す
ブロック図、第２図は第１図の実施例のタイミングチャ
ート、第３図はディスプレイ装置全体の概略ブロック図
、第４図は各プレーンとプレーン選択データとの関係を
示す図、第５図及び８６図はブロックアドレスマツプメ
モリ及びライ１　　　　　′アトＶ−″・プバリの記憶
フ・′″〜・トを示）・１　　　　　す図、第７図は表
示画面と画面アドレス及びラインアドレスとの対応を示
す図、第８図は画像メモリとブロックアドレス及びライ
ンアドレスとの対応を示す図、第９図及び第１０図はブ
ロックアドレスマツプメモリ及びラインアドレスマツプ
メモリの内容を示す図、第１１図は各プレーンの画像と
表示画像との関係を示す図、第１２図はパラレルシリア
ル変換回路の具体回路構成を示す図、第１３図はプレー
ン選択回路の従来例を示すブロック図、第１４図は第１
３図の従来例のタイミングチャート、承１５図は各プレ
ーンの画像の記憶状態を示す図、第１６図及び第１７図
はブロックアドレスマツプメモリ及びラインアドレスマ
ツプメモリの内容を示す図、第１８図は表示例を示す図
である。 主な図番の説明 ｆｉｌ（ＩＲ）〜（１工）・・・画像メモリ、　（２）
・・・ＣＲＴコントローラ、（３）・・・ブロックアド
レスマツプメモリ、（４）・・・ラインアドレスマツプ
メモリ、（６Ｒ）〜（６Ｉ）・・・パラレルシリアル変
換回路、（′Ｉ）・・・ＣＰＵ、　　α２・・・プレー
ン選択回路、　Ｉ・・・ス　　　　　　（クロール制御
レジスタ、０ω・・・第１シフトレジスタ、　　（１６
）・・・第２シフトレジスタ、０７）・・・データセレ
クタ、　（２５１・・・第１制御回路、　ｃ３１）〜（
至）・・・ＡＮＤゲート、　Ｃ３５＋・・・第２制御回
路。 出願人　三洋電機株式会社　外１名 代理人　弁理士　　佐　野　靜　夫 第４図 第５図 第６図 Ｌ９　　　ＬＡ 第７図 第９図　　　　　　第１０図 第１１図 λ０−へ　　　　さ

Claims (1)

【特許請求の範囲】
1. （１）第１から第４までの４つのプレーンを有する画像
   メモリと、該画像メモリの各プレーンから読出されたパ
   ラレル画像データを各々シリアル画像データに変換する
   第１から第４までのパラレルシリアル変換回路とを備え
   、該各パラレルシリアル変換回路を、前記パラレル画像
   データをロード信号に応じて取込む第１シフトレジスタ
   と、該第１シフトレジスタの最終ビット出力を入力する
   第２シフトレジスタと、該第２シフトレジスタの各ビッ
   ト出力のうちいずれか１つの出力をセレクトデータに応
   じて選択するデータセレクタとより構成したディスプレ
   イ装置において、第１プレーン選択データに応じて前記
   第１・第２もしくは第３・第４のパラレルシリアル変換
   回路に前記ロード信号を供給する第１制御回路と、前記
   第１から第４までのパラレルシリアル変換回路の各々に
   対応して接続された第１から第４までのゲート回路と、
   第２プレーン選択データに応じて前記第１・第３もしく
   は第２・第４のゲート回路を開くよう制御する第２制御
   回路とを有し、前記第１及び第２プレーン選択データに
   応じていずれか１つのプレーンの画像データを選択出力
   するようにしたことを特徴とするプレーン選択回路。