JPS6197696A - デイスプレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、複数プレーンの画像メモリを備え。

ラスクスキャン型ＣＲＴディスプレイを用いて。

グラフィク表示を行なうのに好適なディスプレイ装置に
関する。

（ロ）従来の技術 特開昭５９−１１４５８１号公報には、第１及び第２の
プレーンメモリを備え、その内容をラスタスキャン型デ
ィスプレイに表示する装置において、ビデオ選択スイッ
チとそのスイッチによる指定に応じてプレーン選択信号
を発生するビデオセレクタと、各プレーンメモリの出力
段に接続されプレーン選択信号に応答して開閉するＡＮ
Ｄゲートとを備え、第１及び第２のプレーンメモリの内
容を同時に、又は、別々に表示するディスプレイ装置が
開示されている。

（ハ）発明が解決しようとする問題点 従来の技術においては、ビデオ選択スイッチの操作に応
じてプレーンメモリの選択を行なうようにしているので
、各プレーンメモリの内容を各々単独に画面全体に表示
するか、あるいは１両プレーンメモＩＪ　Ｑ内容を画面
全体に重ね合わせて表示することしかできなかった。即
ち、プレーン選択を行なっても、１画面上に各プレーン
の単独表示と両プレーンの重ね合わせ表示とを混在させ
ることは不可能であった。

に）問題点を解決するための手段 本発明は複数プレーンの画康メモリと１画面アドレス及
びラスタアトビスを発生するＣＲＴコントローラと、前
記画像メモリの各プレーンを所定の大きさのメモリブロ
ックに区画した該メモリブロックの座標を示す列アドレ
ス及び行アドレスより成るブロックアドレスに前記画面
アドレスを変換する書換え可能なブロックアドレスマツ
プメモリと、前記画像メモリの各プレーンの行方向をラ
スタに対応した１ドツトライン単位で分割したシリアル
なラインアドレスに前記行アドレス及びラスタアドレス
を変換する書換え可能なラインアドレスマツプメモリと
を備え、前記列アドレス及びラインアドレスで前記画像
メモリをアドレス指定するディスプレイ装置において、
前記画面アドレスの各位に対応して第１プレーン選択デ
ータを記憶する書換え可能な第１制御メモリと、前記行
アドレス及びラスタアドレスの各位に対応して第２プレ
ーン選択データを記憶する書換え可能な第２制御メモリ
と、第１表示モードと第２表示モードのモード指定を行
なうモード指定データを前記画面アドレスの各位に対応
して記憶する書換え可能な第３制御メモリと、前記第１
及び第２プレーン選択データと前記モード指定データと
を入力し。

前記第１表示モードでは前記複数プレーンの画像メモリ
から読出された画像データを全て出力し。

第２表示モードでは前記第１及び第２選択プレーンデー
タに応じて前記画像メモリの唯一のプレーンの画像デー
タのみを選択して出力するプレーン選択回路とを設けて
構成したものである。

（ホ）作用 本発明では、ブロックアドレスマツプメモリ及びライン
アドレスマツプメモリにより１画像メモリの１プレーン
の１メモリブロツクを１ドツトライン単位で指定し、対
応する画像データを画面の任意のラスタに対応させるこ
とができ、又、第１及び第２制御メモリにより１メモリ
ブロツクの１ドツトライン単位でプレーン選択を行なえ
、且つ。

第３制御メモリによりメモリブロック単位に表示そ−ド
の指定が行なえ、ｊ！には、プレーン選択回路を備えて
いるので、１画面上に、各プレーンの単独表示と複数ブ
レーンの重ね合わせ表示とを。

混在させることが可能となる。

（へ）実施例 第１図は本発明の実施例を示すブロック図であり、（１
）はＲ，Ｇ、Ｂ、Ｉ　（インテンシテイ−）に各々対応
する４つのプレーン（ＩＲ）、　（ＩＧ）、　（ＩＢ）
。

（ＩＩ）よす成り、１プレーンが１画面以上の容量を有
する画像メモリ、（２）は画面アドレスＭＡ及びラスタ
アドレスＲＡを発生するＣＲＴコントローラ、（３）は
画面アドレスＭＡがアドレスとして与えられ、列アドレ
スＸ及び行アドレスＹより成るブロックアドレスに画面
アドレスＭＡを変換する書換え可能なブロックアドレス
マツプメモリ、（４）は行アドレスＹ及びラスタアドレ
スＲＡがアドレスとして与えられ１両アドレス情報をラ
インアドレスに変換するラインアドレスマツプメモリ、
（５）はドツトクロックＤＯＴ（、に、キャラクタクロ
ックＣＨＲＣＫ、ロード信号ＬＯＡＤ等のタイミング信
号を発生するタイミング制御回路、（６Ｒ）〜（６いて
シリアルデータに変換するパラレルシリアル変換回路Ｐ
／Ｓ、（７）は両マツプメモリ及び画像メモリにデータ
バスＤＢＵＳを介してデータを書込むためのＣＰ　Ｕ　
、　（８１〜α１はアドレスバスＡＢＵＳを介してＣＰ
Ｕから与えられるアドレスと、ＣＲＴコントローラある
いはマツプメモリから与えられるアドレスとを、キャラ
クタクロックＣＨＲＣＫに応じて選択するマルチプレク
サＭＰＸ、（ＩｌｌはＣＰＵからのアドレスとリードイ
ネーブル信号ＲＥ及びライトイネーブル信号ＷＥとを入
力し、マツプメモリ（３）（４）及び画像メモリの各プ
レーン（ＩＲ）（ＩＧ）（ＩＢ）（ＩＩ）のメモリ選択
を行ない、且つ、読出し及び書込みの制御を行なうリー
ドライト制御回路である。

ここで、ディスプレイ画面と画面アドレス及びラスタア
ドレスとの関係を第２図に示すと、ディスプレイ画面が
４８Ｘ４８ドツト、即ち、キャラクタで表わすと１２字
×６行の構成である場合、画面アドレスＭ人は１キヤラ
クタに対応する４ｘ８ドツトの表示空間の画面位置を示
すものであり。

画面左上端から右下端に向かって、０〜７１のアドレス
が割り当てられる。又、ラスタアドレスＲＡは１画面ア
ドレスにより指定される画面の１表示中間においてスキ
ャンすべきラスタの位置を示すもので、各表示空間に対
してＯ〜７までのラスタアドレスが割り当てられている
。

一方１画像メモリ（１）の各プレーンは、第３図に示す
ように、６４Ｘ６４ドツトの容量を有しており、各プレ
ーンを８Ｘ８ドツトのメモリブロックに区画し、各メモ
リブロックの座標を列アドレスＸ及び行アドレスＹより
成るブロックアドレス（０，０）〜（７，７）で表わし
、又１行方向をラスタに対応する１ドツトライン単位で
分割し、各ドツトラインをシリアルなラインアドレス０
〜６３で表わし、ブロックアドレスＸ及びＹとラインア
ドレスＬＡを、各々、ブロックアドレスマツプメモリ（
３）とラインアドレスマツプメモリ（４）に書込むよう
にしている。尚、第３図の太線で示すエリアが１画面の
容量に相轟する。

ところで、本実施例では、プレーンを選択するためのプ
レーン選択データをＢ１２とＬ９の２ビツトで構成して
おり、プレーン選択データＢ１２を画面アドレスの６値
に対応して記憶する第１制アドレスの６値に対応して記
憶する第３制御メモリとを、ブロックアドレスマツプメ
モリ（３）の一部として構成している。又、プレーン選
択データＬ９を行アドレスＹ及びラスタアドレスＲＡの
６値に対応して記憶する第２制御メモリを、ラインアド
レスマツプメモリ（４）の一部として構成している。

即ち、第４図に示すように、ブロックアドレスマツプメ
モリ（３）Ｋは、各画面アドレスに対して、０〜４ビツ
ト目までに行アドレスＹを、５〜１０ビツト目までに列
アドレスＸを、１２ビツト目にプレーン選択データＢ１
２を、そして、１５ビツト目にモード指定データＢ１５
を記憶する構成とし。

又、第５図に示すように、ラインアドレスマツプメモリ
（４）には、行アドレスＹ及びラスタアドレスＲＡの６
値に対して％θ〜８ビット目までにラインアドレスＬＡ
を、９ビツト目にプレーン選択データＬ９を記憶する構
成としている。そして、パラレルシリアル変換回路（６
Ｒ）〜（６Ｉ）の後に設けたプレーン選択回路α２でプ
レーン選択データＢ１２及びＬ９とモード指定データＢ
１５に応じて各プレーンからの画像データが選択出力さ
れる。

そこで、第６図にプレー／選択回路αδの具体回路例を
、そして、そのタイミングチャートを第７図に示す。

第６図において、Ｑ３）及びαａはキャラクタクロック
ＣＨＲＣＫをラッチパルスとするラッチ回路。

霞〜ｕ８はパラレルシリアル変換回路（６Ｂ）〜（６Ｉ
）の各々の出力に接続されたＡＮＤゲー）、（１９−（
ＮはＮＡＮＤゲート、（ハ）〜（５）はインバータであ
り。

ラッチ回路（１３）にモード指定データＢ１５及びプレ
ーン選択データＢ１２及びＢ９が入力され１画像メモリ
（１）の各プレーンからのパラレル画像データをパラレ
ルシリアル変換回路（６Ｂ）〜（６エ）ヘロードするだ
めのロード信号ＬＯＡＤ＆ｔＮＡＮＤゲートＣυ及び＠
に入力される。

そこで、先ず、第１表示モードを指定するｒＬＪのモー
ド指定データＢ１５が入力されたとすると。

ラッチ回路α９の対応する出力がｒＬＪとなり、ＮＡＮ
Ｄゲートα９及び■の出力が常に「Ｈ」となるためＮＡ
ＮＤゲート０１）及び＠がイネーブルとなり。

ロード信号ＬＯＡＤとキャラクタクロックＣＨＲＣＫが
共に「Ｈ」のとき両ＮＡＮＤゲート（２１Ｊ及び（ハ）
からｒＬＪの信号が出力され、パラレルシリアル変換回
路（６Ｂ）〜（６Ｉ）全てに、各プレーン（ＩＢ）〜（
１工）からのパラレル画像データがロードされ。

シリアルデータに変換される。一方、Ｂ１５の対応する
ラッチ回路住３の出力によりＮＡＮＤゲート（ハ）及び
（財）はディセーブルされるので、その出力は常に「Ｈ
」となり、キャラクタクロックＣＨＲＣＫが立下がると
、ラッチ回路（１４の両出力は共にｒＨＪとなり、従っ
て、ＡＮＤゲートα９〜（１暗家全てイネーブルとなる
。このためＲ，Ｇ、Ｂ、Ｉの各プレーンから読出された
画像データが同時に出力され１画面上では各プレーンの
画像の重ね合わせ表示が為される。即ち、カラー１６色
の表示が可能となる。

次に、モード指定データＢ１５が第２表示モードを指定
するｒＨＪであり、今、仮に、プレーン選択データＢ１
２及びＢ９が共にｒＬＪであったとする。

この場合、ラッチ回路ａ３へデータが取込まれると、モ
ード指定データＢ１５がｒＨＪなので、ＮＡＮＤゲー）
（ＩＩ及び翰はイネーブル状態となるが。

プレーン選択データＢ１２が「Ｌ」であるため、　　　
　　　ＩＮＡＮＤゲー）（１９の出力１ま「Ｈ」となり
てＮＡＮＤゲー）（２１）はイネーブル状態となり、Ｎ
ＡＮＤゲート翰の出力は「Ｌ」となる。このため、ＮＡ
ＮＤゲート（２３の出力は他の２本の信号とは無関係に
ｒＨＪとなり、パラレルシリアル変換回路（６Ｒ）及び
（６エ）へはプレーン（ＩＲ）及び（１工）からの画像
データがロードされず、シリアルデータは出力されない
。ところが、ＮＡＮＤゲートＣυはイネーブル状態であ
るから、ロード信号ＬＯＡＤとキャラクタクロックＣＨ
Ｒ（、Ｋが共に「Ｈ」のときその出力がｒＬＪとなって
各プレーン（ＩＢ）及び（ＩＧ）からの画像データが各
々パラレルシリアル変換回路（６Ｂ）及び（６Ｇ）にロ
ードされる。

これまでで、Ｂ及びＧＫ対応するプレーン（ＩＢ）及び
（ＩＧ）が選択されたこととなる。

ところで、モード指定データＢ１５に対応するラッチ回
路（１３）の出力がｒＨＪとなると、ＮＡＮＤゲート（
ハ）及び（２４）はイネーブル状態となるが、プレーン
選択データＬ９がｒＬＪなので、ＮＡＮＤゲート（ハ）
の出力は「Ｌ」、そして、ＮＡＮＤゲート（２４）の出
力はｒＨＪとなる。このため、ＡＮＤゲートα９及び（
１７）がイネーブルされ、他のＡＮＤゲートαｅ及び（
Ｉ岨まディセーブルされる。ところが、Ｒのプレーン（
ＩＲ）の画像データはロードされていないので、結局、
Ｂのプレーン（ＩＢ）の画像データのみがＡＮＤゲート
（Ｉｓを介して出力されることとなる。即ち、Ｂのプレ
ーン（ＩＢ）のみが選択されることになる。

以下、同様に、第８図に示すような、プレーン選択デー
タＢ１２とＢ９の組合わせにより１選択されるプレーン
が決定される。

ここで、プレーン選択データＢ１２は８×８ドツトのメ
モリブロック単位にブロックアドレスマツプメモ１月３
）に記憶されており、プレーン選択データＬ９は１ドツ
トライン単位にラインアドレスマツプメモリ（４）に記
憶されているので、プレーンの選択は、８×Ｊドツト単
位にきめ細かく指定できる。又、モード指定データＢ１
５はブロックアドレスマツプメモリ（３）に記憶されて
いるので１表示モードの指定はメモリブロック単位に行
なえる。

そこで、第１表示モードと第２表示モードでの表示を、
１画面上の任意の位置に混在させて表示する例を以下に
示す。

今、第９図に示すように、各プレーン（ＩＲ）〜（ＩＩ
）に画像データが書込まれており、各プレーンの画像Ｒ
１，Ｇ２．Ｂ３．Ｉ４は各々単独に表示し、各プレーン
の同一アドレス上の画像Ｒ５゜Ｇ５．Ｂ５．Ｉ５は重ね
合わせて表示を行なう場合について説明する。

この場合、先ず、第１１図に示すように、ブロックアド
レスマツプメモリ（３）には１画像Ｒ５＋ｉ　Ｇ５、Ｂ
５．Ｉ５を重ね合わせて表示すべき画面アドレス、例え
ばＯ〜２３に対し、モード指定データＢ１５として「Ｏ
」を、そして、それ以外の画面アドレスに対してはモー
ド指定データＢ１５として「１」を書込む。次に、１行
目の画面アドレスＯ〜１１に対しては行アドレスＹとし
て「０」を書込み、以下、２〜６行目の画面アドレスに
対して行アドレスＹとして「１」〜「５」を順に書込む
。又、上記した重ね合わせ表示をすべき画面アドレスに
対しては１列アドレスＸとして１画像Ｒ５，Ｇ５．Ｂ５
．Ｉ５が記憶されている各プレーン共通のメモリブロッ
クの座標を示すＯ〜５を順に書込み、他の画像Ｒ１，Ｇ
２．Ｂ３．Ｉ４についても１列アドレスＸとしては、各
画像が記憶されているメモリブロックの座標を示す４〜
７゜４〜５，０〜３，２〜３を各画像を表示すべき画面
アドレスに対して書込む。更に１画像Ｂ３及びＲ１を表
示すべき画面アドレス２４〜３１．３６〜４３．４８〜
５５．６０〜６７に対しては、プレーン選択データＢ１
２として「０」を書込み。

画像Ｇ２及び工４を表示すべき画面アドレス３２〜３５
．４４〜４７．５６〜５９．６８〜７１に対しては、プ
レーン選択データＢ１２として「１」を書込む。

一方、ラインアドレスマツプメモリ（４）には、第１２
図に示すように、プレーン選択データＬ９としては、行
アドレスＹ０２及び３に対して「０」を書込み１行アド
レスＹ０４及び５に対して「１」を書込む。そして、更
に、ラインアドレスＬＡとしては１行アドレス０及び１
に対してラスクアドレスＲＡの増加に伴なって１画像Ｒ
５，Ｇ５．Ｂ５、Ｉ５が記憶されている各プレーン共通
のンリアルなラインアドレス「３２」〜「４７」を書込
み、以下、同様に１行アドレス２及び３に対しては画像
Ｂ３及びＧ２が記憶されているラインアドレス「１６」
〜ｒ３１Ｊを、そして１行アドレス４及び５に対しては
画像Ｒ１及びＩ４が記憶されているラインアドレス「０
」〜「１５」を、ラスクアドレスＲＡの増加に伴なって
順に書込む。

このように、各マツプメモリにデータを書込めば、ＩＥ
ＩＯ図に示すように、各プレーンの画像Ｂ３、Ｇ２．Ｒ
１，Ｉ４は１画面上の中央左部、中央右部、左下部、右
下部に各々単独で表示され。

且つ１画像Ｒ５，Ｇ５．Ｂ５．Ｉ５を重ね合わせた画像
ＲＧＢＩ５が同一画面の上部に表示される。

このように、同一画面上で第１及び第２表示モードでの
表示が混在して表示される。

ところで、プレーン選択回路ａｚの出力であるＲ２Ｏ，
Ｂ、Ｉの各ビデオ信号を直接カラーディスプレイに入力
すると、各プレーンの表示は予め定められた色表示とな
るが、特開昭５９−８４２９５号に開示されているよう
な所謂パレットレジスタを接続して、その内容をＣＰＵ
により書換えれば一所望の色表示が行なえる。

（ト）発明の効果 本発明に依れば、同一画面上に、各プレーンの単独表示
と複数プレーンの重ね合わせ表示とを混在させることが
可能となり、更に、ブロックアドレス、ラインアドレス
、フレーン選択テータ、モード指定データを書換ること
により、様々な表示をスピーディに切換えられる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は表
示画面と画面アドレス及びラスクアドレスとの対応を示
す説明図、第３図は画像メモリの各プレーンとブロック
アドレス及びラインアドレスとの対応を示す説明図、第
４図及び第５図は各々ブロックアドレスマツプメモリ及
びラインアドレスマツプメモリの記憶フォーマットを示
す説明図、第６図はプレーン選択回路の具体回路図、第
７図はプレーン選択回路の動作を説明するためのタイミ
ングチャート、第８図はプレーン選択デ−タと各プレー
ンとの関係を示す説明図、第９図は各プレーンの画像デ
ータの１例を示す説明図、第１０図は表示例を示す説明
図、第１１図及び第１２図は各々ブロックアドレスマツ
プメモリとラインアドレスマツプメモリの内容を示す説
明図である。 主な図番の説明 ＋１）（ＩＲ）〜（ＩＩ）・・・画像メモリ、（２）・
・・ＣＲＴコントローラ、（３）・・・ブロックアドレ
スマツプメモリ、（４）・・・ラインアドレスマツプメ
モリ、（６Ｒ）〜（６Ｉ）・・・パラレルシリアル変換
回路。 （Ｉｚ・・・プレーン選択回路。 出願人　三洋電機株式会社　外１名 代理人　弁理士　　佐　野　靜　夫 第２図 第３図 第４図 第５図 Ｌ９　　　ＬＡ 第８図 第１１図 第１２図

Claims (2)

【特許請求の範囲】
1. （１）複数プレーンの画像メモリと、画面アドレス及び
   ラスタアドレスを発生するＣＲＴコントローラと、前記
   画像メモリの各プレーンを所定の大きさのメモリブロッ
   クに区画した該メモリブロックの座標を示す列アドレス
   及び行アドレスより成るブロックアドレスに前記画面ア
   ドレスを変換する書換え可能なブロックアドレスマップ
   メモリと、前記画像メモリの各プレーンの行方向をラス
   タに対応した１ドットライン単位で分割したシリアルな
   ラインアドレスに前記行アドレス及びラスタアドレスを
   変換する書換え可能なラインアドレスマップメモリとを
   備え、前記列アドレス及びラインアドレスで前記画像メ
   モリをアドレス指定するディスプレイ装置において、前
   記画面アドレスの各値に対応して第１プレーン選択デー
   タを記憶する書換え可能な第１制御メモリと、前記行ア
   ドレス及びラスタアドレスの各値に対応して第２プレー
   ン選択データを記憶する書換え可能な第２制御メモリと
   、第１表示モードと第２表示モードのモード指定を行な
   うモード指定データを前記画面アドレスの各値に対応し
   て記憶する書換え可能な第３制御メモリと、前記第１及
   び第２プレーン選択データと前記モード指定データとを
   入力し、前記第１表示モードでは前記複数プレーンの画
   像メモリから読出された画像データを全て出力し、第２
   表示モードでは前記第１及び第２選択プレーンデータに
   応じて前記画像メモリの唯一のプレーンの画像データの
   みを選択して出力するプレーン選択回路とを具備したこ
   とを特徴とするディスプレイ装置。
2. （２）特許請求の範囲第１項において、前記第１及び第
   ３制御メモリは前記ブロックアドレスマップメモリの一
   部として構成され、前記第２制御メモリは前記ラインア
   ドレスマップメモリの一部として構成されたことを特徴
   とするディスプレイ装置。