JPS63189893A - グラフイツク処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、グラフインク処理装置に関し、特に複数プレ
ーンのフレームバッファより成る画像メモリへのデータ
書き込みを改善したグラフィック処理装置に関する。

８０発明の概要 本発明は、複数ビット画像データの各ビットに対応する
複数プレーンのフレームバッファより成る画像メモリに
対して画像データを順次書き込むグラフィック処理″！
ｊｔ’Ｈにおいて、画像データの各ビットの値（２値）
が所定値、例えば“１”　（あるいは“０”）のときの
み、該ビットに対応するプレーンのメモリに対するデー
タ書き込み動作を行わせることによって、データ書き込
み回数を略々半減させ、処理の高速化を図るようにした
ものである。

Ｃ０従来の技術 −Ｍにグラフィック処理装置においては、所謂描画（デ
ィスプレイ）プロセッサ等により描画するピクセル（画
素）の座標を得て、所謂フレームバッファ等の画像メモ
リの該座標に対応するアドレスに描画すべきデータを書
き込む処理がなされる。ここで、描画される画像がカラ
ー画像である場合や濃淡の階調表現された画像である場
合には、１ドツト（ピクセル、画素）当たりのデータを
複数ビットで表す必要があることより、上記画像メモリ
は、このドツトデータのビット数に応じた複数枚のフレ
ームバッファより成る所謂ビットプレーン構成とされて
いる。

例えば、第２図は通常のグラフインク処理装置を示して
おり、−例として４プレーンのフレームバッファＦＢＩ
、ＦＢ２、ＦＢ３及びＦＢ４を有するｌドツト４ビット
の構成例を示している。

この第２図において、描画（ディスプレイ）プロセッサ
ＤＰは、所謂ＤＤＡ　（直線発生）回路を含み、アンチ
ェリアシング、シェーディング及びデプスキューイング
等を行う場合におけるピクセル（画素）単位のアドレス
及び画像データを発生する回路を含むものである。この
描画プロセッサＤＰに、例えば線分の始点座標Ｘρ、Ｙ
ρ及び終点座標Ｘｑ　Ｓ’ｉ’ｑのような所謂セグメン
トデータ等がすえられ、クロック毎に上記始点座標から
順次描画すべきＸＹ座標（アドレス）データ及び例えば
４ビットのドツトデータが演算され出力される。この４
ビットのドツトデータは、各ビット毎に各フレームバッ
ファＦＢＩＳＦＢ２、ＦＢ３及びＦＢ４の対応するアド
レス（ｘｙ座標）にそれぞれ書き込まれるようになって
いる。すなわら、１ドツト（画素）の明暗階調あるいは
カラー等を表す４ビットデータの最上位ピッＩ−（ＭＳ
Ｂ）が第１のフレームバッファＦＢＩに書き込まれ、以
下順次第２位ビット（２５Ｂ）が第２のフレームバッフ
ァＦＢ２に、第３位ピノ１−（３３Ｂ）が第３のフレー
ムバッファＦＢ３に、また最下位ビット（ＬＳＢ）が第
４のフレームバッファＦＢ４に、それぞれ占き込まれる
ようになっている。

各フレームバッファＦＢＩ、ＦＢ２、ＦＢ３及びＦＢ４
に書き込まれた画像データは、所謂ラスク表示装置にお
ける走査に応じて順次読み出される。すなわち、上記フ
レームメモリは、入力側での書き込みが出力されたアド
レスに応じたランダムスキャンにより行われ、出力側で
の読み出しが表示時の走査に応じたラスクスキャンによ
り行われるスキャンコンバータの機能を有している。

Ｄ１発明が解決しようとする問題点 ところで、上述のようなグラフィック処理装置において
、フレームメモリに対する描画速度を高速化しようとす
るには、描画プロセッサＤＰの処理速度及びフレームメ
モリのアクセス速度を同時に高めることが必要とされる
。この場合、画像の解像度を高めたり表示色あるいは階
調を増加させるに従って大容量のフレームメモリが必要
とされ、このような大容量のメモリの全てに高速アクセ
ス可能なメモリを用いることは大幅なコストアップを招
くため、描画プロセッサＤＰの高速化が比較的安価に実
現できても、グラフィック処理全体の動作を高速化する
ための費用が膨大なものとならざるを得ない。

本発明は、このような実情に鑑みてなされたものであり
、画像メモリに対するデータ書き込み回数を略々半減さ
せることにより、高価な高速アクセス型のメモリを大量
に用いることなく、処理の高速化を図り得るようなグラ
フインク処理装置の提供を目的とする。

Ｅ０問題点を解決するための手段 本発明に係るグラフィック処理ｖ装置は、」二連の問題
点を解決するために、１ドツト複数ビットの画像データ
の各ビットに対応する複数プレーンのフレームバッファ
より成る画像メモリと、この画像メモリのアクセス速度
よりも速い速度で演算を行い該画像メモリに対するアド
レス及び画素データを出力する描画プロセッサと、この
描画プロセッサからのアドレス出力が供給され上記各画
像メモリの各プレーンにそれぞれ対応して複数個設けら
れたＦＩＦＯ型のバッファとを有し、上記画像データの
各ビットについての値が所定の値のときのみ対応するプ
レーンに対してデータ書き込みを行うことを特徴として
いる。

Ｆ１作用 データビットの値じｌ”、“０″の２値）がいずれか一
方（例えば“ｌ”）のときのみ、該ビットに対応するプ
レーンのフレームバッファに対する書き込み動作が行わ
れ、一般の画像データにおいてはｌ″と１０１がそれぞ
れ略々等しい頻度で現れることより、画像メモリに対す
るデータ書き込み回数は略々半減することになり、高速
のメモリを用いることなく実質的なアクセス速度を高め
ることができる。

Ｇ、実施例 第１図は本発明の一実施例の要部を示すブロック図であ
り、上述したような複数プレーンのフレームバッファを
用いた構成におけるｌプレー７分の回路構成を示してい
る。

この第１図において、描画（ディスプレイ）プロセッサ
ＤＰは、所謂ＤＤＡ　（直線発生）回路を含み、アンチ
ェリアシング（所謂ラインスムージング）、シェーディ
ング及びデプスキューイング等を行う場合におけるドツ
ト（ピクセル、画素）単位のアドレス及び画像データを
発生する回路を含むものである。この描画プロセッサＤ
Ｐに、例えば線分の始点及び終点座標のような所謂セグ
メントデータ等を与えることにより、描画ずべきドツト
の例えばｘｙｐｉ標デー少データレスデータ）及び複数
ビットのドツト内容データが、クロック毎に順次演算さ
れ出力される。ここで上記ドツト内容データが例えば４
ビットの場合には、１６色のうちの１色あるいは１６階
調のうちの１階調を上記ドツト毎に指定できるわけであ
る。この例えば４ビットデータの任意の第ｉビット（ｌ
≦ｉ≦４）が、第１番目のフレームバッファＦＢｉの上
記座標データで指示されるアドレスに書き込まれるよう
になっている。この場合、第ｉビットの値は“１”　（
例えばハイレベル“Ｈ”に対応）又は“０”　（ローレ
ベル“Ｌ″に対応）のいずれかであるが、本発明実施例
においては、例えば′ｌ”（“Ｈ″に対応）のときのみ
フレームバッファＦＢｉに対する現実の書き込み動作を
行うようにし、“０″　（“し”）のときには書き込み
を行わないようにしている。

すなわち、上述した描画プロセッサＤＰからの座標デー
タ（アドレスデータ）は、所謂ＦＩＦＯ型のメモリＭｉ
のデータ入力端子Ｄ０に供給されており、カラーや明暗
階調等を表す上記４ビットデータのうちの任意の第ｉビ
ット目のデータは、アンドゲートＡＮＤ　ｉを介して上
記ＦＩＦＯ型メモリＭｉの入カクロフク端子あるいは所
謂シフトイン端子Ｓ■に供給されている。従って、この
ＦＩＦＯ型メモリＭｉには上記第ｉビット目のデータが
“１″　（“Ｈ”）のときのみ上記座標データが入力さ
れ、ＦＩＦＯ型メモリＭｉからのデータ読み出しの際に
は、上記第ｉビット目が“１”となるドツトの座標デー
タのみが出力される。

ここで、入力端子１１からの大カクロンクパルスＩＰは
、描画プロセッサＤＰのクロック入力端子及びアンドゲ
ートＡＮＤ　ｉに供給されており、第ｉビット目のデー
タが上記“１”のとき、この入力パルスＩＰの入力タイ
ミングで上記ＸＹ座標データがＦＩＦＯ型メモリＭｉに
書き込まれる。

また、ＩＩＦＯ型メモリＭｉの出力クロノク端子あるい
は所謂シフトアウト端子ＳＯには入力端子１２からの出
力クロックパルスＯＰが供給されており、この出力パル
スＯＰの入力タイミングに応じてＦＩＦＯ型メモリＭｉ
から座標データが読み出される。この出力パルスＯＰは
フレームバッファＦＢｉの書き込み（ライトイネーブル
）パルスでもあり、このパルスＯＰに応じて端子１３か
らのデータ“ｌ”がメモリＭｉにどき込まれる。

ところでこれらの入力パルスＩＰ及び出力パルスＯＰは
、互いに同期のとられていない所謂非同期パルスである
ことより、ＦＩＦＯ型メモリＭｉからの入力許可信号（
インプットリクエスト）ＩＲ及び出力許可信号（アウト
プットリクエスト）ＯＲを観測して、これらの許可信号
が得られないときの各パルスＩＰ、ＯＰの供給を停止す
るようにしている。すなわちＦＩＦＯ型メモリＭ＋の入
力側においては、該メモリＭｉから端子１４に出力され
る人力許可信号ＩＲを見て、「可」　（例えば信号ＩＲ
が“Ｈ”）ならば上記入力パルスＩＰを端子１１に供給
して描画プロセッサＤＰの動作を退行させ、逆に、入力
が許可されない（信号ＩＲが“Ｌ”）ときには上記入力
パルスＩＰを出さないことによりＤＰの動作を禁止させ
る。同様に、ＦＩＦＯ型メモリＭｉの出力側においては
、端子１５に現れる出力許可（ｉ号ＯＲを観察し、「可
」じＨ”）のときのみ上記出力パルスｏＰを出して、Ｆ
ＩＦＯ型メモリＭｉの読み出しとフレームバッファＦＢ
ｉへの書き込みを順次ｊテわせる。なお、フレームバッ
ファＦＢｉに書き込まれた画像データは、所謂ラスク表
示装置における走査に応じて順次読み出される。

以上のような構成を有する本発明の実施例のグラフィッ
ク処理装置によれば、描画処理されて得られた画像デー
タの各ビットデータが“ｌ”のときのみ画像メモリに対
するデータ書き込みを行っているため、一般の画像デー
タにおいて“１″と“０”との出現頻度は略々等しいこ
とを考慮すれば、“ｌ”と“Ｏｏとの両者を全て書き込
む場合に比べて略々１／２の時間で同量の画像データを
画像メモリに書き込めることになり、実質的に画像メモ
リへの書き込み速度が２倍に高速化されたことになる。

従って、画像メモリ、特に解像度が高く表示色数が多い
場合における大容量の画像メモリについて、高価な高速
メモリ素子を用いることなく、データ書き込みの高速化
が容易かつ安価に実現できる。この場合、ＤＤＡ等を含
む描画プロセッサＤＰの処理速度を従来よりも高速化す
る必要があるが、大容量の画像メモリに高速メモリ素子
を用いる費用に比べれば、はるかに安価に実現可能であ
る。

なお本発明は、上記実施例のみに限定されるものではな
く、例えば画像データの各ビットデータが“Ｏ”のとき
のみ、画像メモリに対するデータ書き込みを実行するよ
うにしてもよい、また、２値（“１”、′０”）の内の
書き込みを行う方の値の発生率を低くするようにプログ
ラム等を操作することにより、書き込み回数を１／２よ
りも少なくでき、２倍を越す高速化を実現することも可
能である。さらに、１ドツト（ピクセル、画素）当たり
のビット数は上記４ビットに限定されず、−Ｉ’Ｇにｎ
ビット（ｎは２以上の整数）とすることができ、このと
き、２Ｒ種類の色あるいは階調をド−／　）毎に指定で
きる。この他、本発明の要旨を逸脱しない範囲において
種々の変更が可能であることは勿論である。

Ｈ５発明の効果 本発明のグラフィック処理装置によれば、画像データの
各ビ・ノドデータが例えば“１”　（あるいは“Ｏ”）
のときのみ、画像メモリに対するデータ書き込みが行わ
れるため、“ｌ”、“０″の両値を全て書き込む場合の
略々半分の時間で同じ画像データが書き込まれ、同じ画
像メモリを実質的に約２倍の速度で書き込み処理できる
。しかも、書き込む方の値（例えば“１”）の出現頻度
を何らかの手法により低くすることにより２倍を越える
高速化も可能である。従って、高価な高速メモリ素子を
用いることなく、容易かつ安価にグラフィック処理の高
速化が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例のグラフィック処理装置の一
部である！ブレーン分の構成を概略的に示すブロック図
、第２図は一般のグラフインク処理装置の基本的な構成
を概略的に示すブロック図である。 ＤＰ・・・描画プロセッサ ＦＢｉ・・・フレーム・バッファ Ｍｉ　・・・ＦＩＦＯ型メモツ メモリ願人　ソニー株式会社 代理人　弁理士　小　池　　　晃 同　　田村榮−

Claims (1)

1. 【特許請求の範囲】 １ドット複数ビットの画像データの各ビットに対応する
   複数プレーンのフレームバッファより成る画像メモリと
   、 この画像メモリのアクセス速度よりも速い速度で演算を
   行い該画像メモリに対するアドレス及び画像データを出
   力する描画プロセッサと、 この描画プロセッサからのアドレス出力が供給され上記
   各画像メモリの各プレーンにそれぞれ対応して複数個設
   けられたＦＩＦＯ型のバッファとを有し、 上記画像データの各ビットについての値が所定の値のと
   きのみ対応するプレーンに対してデータ書き込みを行う
   ことを特徴とするグラフィック処理装置。