JP3757787B2 - ディジタルオシロスコープ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタルオシロスコープに関し、特に、取り込んだ波形データをメモリに書き込んだ後、これを読み出すだけで表示データを作成することができるディジタルオシロスコープに関する。
【０００２】
【従来の技術】
一般的なディジタルオシロスコープは、まず、アナログ信号がアナログ−ディジタル（Ａ／Ｄ）変換回路によって量子化され、時系列データとして、一旦、捕獲メモリに記憶される。
次に、このデータは、ビットマップ形式に変換され、表示メモリに記憶された後に、ラスタ走査型の表示装置で表示される。
【０００３】
通常、よく使用される表示形式は、時系列データ値がＹ軸で示され、その時刻がＸ軸で示される。
例えば、時系列データの値が、
「４、５、５、６、６、６、６、５、５、４、３、２、２、１、１、１」
であった場合、表示装置の表示画面は、図８のようになる。図８において、横軸がＸ軸を、縦軸がＹ軸を示し、取りこまれた波形データの入力電圧レベルを×印で示した。
【０００４】
現在、ディジタルオシロスコープの表示で多く使用されている液晶表示装置（ＬＣＤ）のスキャン方法は、例えば、最も左上のピクセルから右方向に（最上位行を）スキャンし、次にその下の行を順にスキャンして行き、最後に最下位行をスキャンし、最も右下のピクセルで、一画面分が終了する。
表示メモリの内容は、その読み出し順序が、ＬＣＤへの出力順序に合うように、構成することが効率的であるため、表示メモリのワード構成が８ビットの場合は、上記時系列データを図９に示されるようなビットマップ形式に変換（ラスタ化）する必要がある。
【０００５】
その後、表示メモリをアドレス昇順で読み出し、各ワードのＬＳＢから順にＬＣＤに出力することにより、図８のような表示が得られる。
この中で、ラスタ化は、次のような処理からなる。
（１）表示メモリの波形表示領域の全てに“０”を書き込み、初期化する。
（２）時系列データ値とその時刻から表示メモリ上のアドレス値とビット位置を計算する。
（３）上記アドレスの８ビットデータ全てを読み出し、バッファに格納する。
（４）ビット位置に相当するバッファ内１ビツトのみ、“１”を上書きする。
（５）再び、上記アドレスにバッファの内容を書き戻す。
（６）上記（２）から（５）までの処理を順次データ数分だけ繰り返す。
【０００６】
従来のディジタルオシロスコープでは、このような処理を行うために、安価な１ポートＳＲＡＭが一般的に用いられるが、処理の高速化を目的として２ポートＳＲＡＭが用いられる場合もある。これらのメモリを構成する１ポートＳＲＡＭセルを図１２に、２ポートＳＲＡＭセルを図１０に示す。
これらのＳＲＡＭセルは、一対のインバータ回路ＩＮ１及びＩＮ２の入出力が結合することで、一対の記憶ノードｎ１、ｎ２にデータを保持している。
【０００７】
１ポートのＳＲＡＭセルの場合、一対の記憶ノードｎ１、ｎ２には、ワード線ＷＬにより、選択されるデータ転送回路ＭＡ１、及び、ＭＡ２が接続され、ビット線の相補対ＢＬ、及びＮＢＬが接続され、データを入出力する。
２ポートＳＲＡＭセルの場合は、一対の記憶ノードｎ１、ｎ２には、２ポートのワード線ＷＬ１、ＷＬ２により、選択されるデータ転送用回路ＭＡ１、ＭＡ２、及びＭＡ３、ＭＡ４が接続され、ビット線の相補対ＢＬ１とＮＢＬ１、及び相補対ＢＬ２とＮＢＬ２によりデータを入出力する。
【０００８】
上記２ポートＳＲＡＭセルの配列を構成する一般的なメモリセルアレイの構造を図１１に示す。
第一ポートのワード線の配列（…、ＷＬ１m、ＷＬ１m+1、…）と、第二ポートのワード線の配列（…、ＷＬ２m、ＷＬ２m+1、…）は同一である。同様に、第一ポートのビット線の配列（…、ＢＬ１m、ＮＢＬ１m、ＢＬ１m+1、ＮＢＬ１m+1、…）と、第二ポートのビット線の配列（…、ＢＬ２m、ＮＢＬ２m、ＢＬ２m+1、ＮＢＬ２m+1、…）は同一であり、このような構成では、第一ポートから書き込まれたデータは、第二ポートからそのまま読み出されることになる。
【０００９】
このようなメモリセルアレイの構造より、量子化されたデータをビットマップ形式に変換する上記の処理が行われている。
【００１０】
【発明が解決しようとする課題】
しかし、ディジタルオシロスコープにおいて、量子化されたデータをビットマップ形式に変換する際に、図１０に示される２ポートＳＲＡＭセル、又は図１２に示される１ポートＳＲＡＭセルを用いたのでは、上記の（１）乃至（６）の複雑な処理を行わなければならない。
【００１１】
そのため、波形更新速度が高いディジタルオシロスコープでは、ラスタ化動作を高速化するために、高速のＣＰＵや複雑なハードウエアを備えなければならないという課題がある。
本発明の目的は、このような点を鑑みてなされたもので、簡単な構成で、ラスタ化動作を高速処理することで波形更新速度の高いディジタルオシロスコープを提供することを目的とする。
【００１２】
【課題を解決するための手段】
以上の課題を解決するため、本発明では、ディジタルオシロスコープにおいて、 入力アナログ信号を量子化した時系列データに変換するアナログ−ディジタル変換手段と、前記時系列データを順次書き込み、ビットマップ形式に変換されたデータを読み出せるメモリ手段と、前記メモリ手段より読み出されたビットマップ形式データを表示データとして出力するデータ変換手段と、前記表示データを表示する表示手段とを備えた。そして、 前記メモリ手段では、第一のポートにおけるアドレス値Ｍ及びデータ配列のＮ番目のビットから書き込まれたデータが、第二のポートにおけるアドレス値Ｎ及びデータ配列のＭ番目のビットから読み出し、前記時系列データを、ビットマップ形式のデータに変換して出力するようにした。
【００１３】
また、本発明では、ディジタルオシロスコープにおいて、波形データを格納する第一のメモリ手段と、前記第一のメモリ手段より読み出された波形データを順次論理和して合成する第二のメモリ手段と、前記第二のメモリ手段より読み出された合成波形データを表示する表示手段とを備え、複数の波形データを一旦メモリに格納した後、読み出した該波形データを合成処理して表示するようにし、前記第二のメモリ手段は、複数の画像データを合成して表示するための波形合成変換手段であって、メモリヘのデータの書き込み動作のみにより、当該メモリセルの書き込み直前のデータと、当該メモリセルヘの書き込みデータとを論理和したデータを当該メモリセルに記憶することとした。
【００１４】
さらに、本発明では、ディジタルオシロスコープにおいて、複数波形の入力アナログ信号を量子化した複数の時系列データに変換するアナログ−ディジタル変換手段と、前記時系列データを格納する第一のメモリ手段と、前記第一のメモリ手段より読み出された時系列データを順次論理和合成し、単一のビットマップ形式のデータに変換する第二のメモリ手段と、前記第二のメモリ手段より読み出されたビットマップデータを表示データとして出力するデータ変換手段と、前記表示データを表示する表示手段とを備え、前記第二のメモリ手段は、第一及び第二のポートを有し、複数波形の時系列データを前記第一のポートから書き込むことにより、ビットマップ形式で論理和合成し、前記第二のポートから波形表示の出力形式の順に読み出すようにした。
【００１５】
また、本発明では、入力信号の時系列データを書き込むことができ、書き込まれた該データを読み出せるメモリ回路において、第一のポートにおけるアドレス値Ｍ及びデータ配列のＮ番目のビットから書き込まれたデータが、第二のポートにおけるアドレス値Ｎ及びデータ配列のＭ番目のビットから読み出し、前記時系列データを、ビットマップ形式のデータに変換して出力することとした。
【００１６】
さらに、本発明では、複数の画像データを合成して表示するために波形合成変換するメモリ回路において、メモリヘのデータの書き込み動作のみにより、当該メモリセルの書き込み直前のデータと、当該メモリセルヘの書き込みデータとを論理和したデータを当該メモリセルに記憶することとした。
【００１７】
【発明の実施の形態】
本発明に係る実施形態について、図１乃至図７を参照して説明する。
本実施形態の第一の特徴を示している２ポートメモリセルアレイの構造を図１に示す。
図１に示されるように、図１１に示された従来の２ポートメモリセルアレイと比較すると、第一ポートの配列と第二ポートの配列が、ワード線とビット線とで入れ替わっている。
【００１８】
このような配列にすることによって、例えば、第一ポートに対するｍ番目のワード線ＷＬ１ｍ、及び、ｎ番目のビット線の相捕対ＢＬ１ｎ、ＮＢＬ１ｎでアクセスされるメモリセル（ｍ、ｎ）２は、第二ポートに対するｎ番目のワード線ＷＬ２ｎ、及び、ｍ番目のビット線の相補対ＢＬ２ｍ、ＮＢＬ２ｍでアクセスされることになる。
【００１９】
この結果、第一ポートから書き込んだデータを第二ポートから読み出すことにより、データのビットマップ形式への変換機能を合わせ持つこととなる。
図２は、図１に示した上記メモリセルアレイを有した２ポートメモリ回路の構成図である。
取り込まれた波形データに係るアナログ−ディジタル変換回路からの時系列データは、通常、８ビットのエンコードデータであるが、デコード回路を用いて、デコードされた２５６ビットのデータがメモリ回路の第一ポートのデータＤＡＴ１として、データ入力バッファ６に入力される。また、第二ポートのデータＤＡＴ２は、データ出力バッファ７から、ビットマップデータの一ライン分のデータとして、順次ＬＣＤに出力するパラレル−シリアル（Ｐ／Ｓ）変換回路に出力される。
【００２０】
上記ＬＣＤの動作形態において、メモリセルアレイの構成は、表示画面のＹ方向のピクセル数が第一ポートのビット構成に、表示画面のＸ方向のピクセル数が第二ポートのビット構成に、一致することが望ましい。もちろん、波形が表示されない領域は省いても良い。
これまでの説明ではメモリ回路の記億手段としてスタティック方式の例を示してしてきたが、勿論、ダイナミック方式等の他の手段を活用しても構わない。
【００２１】
次に、これらの動作について、ここでは、メモリセルアレイの構成を、簡略化のために、Ｙ方向が８セル、Ｘ方向が１６セルと仮定し、図８に示した波形を例にして説明する。１セルが、ＬＣＤの１画素に対応している。
図８で説明した前記時系列データをメモリ回路の第一ポートの入力バッファ６を介して書き込む。このときのアドレスを“００００”からインクリメントしながら書き込むことにより、メモリセルアレイには、取り込まれ量子化された時系列データが、図３で示されるような内容で、各メモリセルに対応して書き込まれる。
【００２２】
図３に示された内容は、図８の表示画面のイメージと同じであることが容易に理解でき、図中の“１”が、表示されるべき波形の入力レベルに対応するデータがあることを示している。
次に、これらの書きこまれたデータに基づいて、取り込んだ波形を表示するために、メモリ回路における第二ポートのデータ出力バッファ７を介して各データを読み出す。
【００２３】
このとき、図３で示されるように、第一ポートと第二ポートのアドレスを指定して、アドレス“１１１１”からデクリメントしながら各データを読み出し、更に、読み出した各データを、パラレル−シリアル変換回路等の変換手段を経由して、ＬＳＢ側から順番にＬＣＤに出力する。
以上の動作により、時系列形式のデータから表示形式のデータに容易に変換することができる。この変換にあたって、従来のような複雑な制御手段及び回路は不要となり、高速のラスタ化処理が可能である。
【００２４】
勿論、上記ＬＣＤの配置方向や他のＬＣＤ及びその他の表示装置においては、表示データの様々な出力順序が存在する。しかし、アドレスの操作等を変更するだけで同様の動作が可能である。
本実施形態によるメモリ回路において、表示画面の全てのピクセル配列を単一のメモリ回路で構成することが、最も簡単な構成になるが、複数の小さなメモリ回路（以下、小メモリ回路と称して区別する）に分割することも、可能である。
【００２５】
例えば、単一メモリ回路の縦横をそれぞれ等分し、合計４つの小メモリ回路に分割した場合を図４に示す。図４では、小メモリ回路を符号１０乃至１３で示した。
図４では、全体の第一ポートのＭＳＢを除くアドレスは、小メモリ回路１０から小メモリ回路１３までの第一ポートのアドレスにそれぞれ接続され、全体の第一ポートのアドレスにおけるＭＳＢにより、小メモリ回路１及び２の第一ポートと小メモリ回路３及び４の第一ポートの選択が成される。
【００２６】
全体の第一ポートのデータは、上位（ＭＳＢ側の）半分のビットが小メモリ回路１及び３の第一ポートのデータとして接続され、下位（ＬＳＢ側の）半分のビットが小メモリ回路２及び４の第一ポートのデータとして接続される。
図４では、第一ポートの接続のみが示されているが、第二ポートは、説明上簡単化のため省略されているものであり、第二ポートについても同様の接続方法で実現できる。
【００２７】
更に、オシロスコープで必要な機能である表示波形における時間レンジの変更や、複数チャンネルの同時表示、及び波形の移動も容易に行えることが理解できる。
例えば、メモリ回路の第一ポートから書き込むときに、メモリアドレスのインクリメント値を変更することで、表示波形のＸ方向を拡大することができる。また、第一ポートからの書き込み動作をイネーブル制御することにより、時系列データのデシメーションを行い、表示波形のＸ方向を圧縮することもできる。
【００２８】
また、第一ポートから書き込むデータを各表示チャンネルで論理和することにより、複数チャンネルの表示が可能である。
更に、第二ポートから読み出して、パラレル−シリアル（Ｐ／Ｓ）変換回路からデータを出力する際に、データの出力順番を変更することにより、トリガ点の移動や画面のスクロール動作を行うことができる。
【００２９】
以上説明したように、従来のオシロスコープで必要とされた、捕獲メモリ、ラスタ化回路、表示メモリが、本実施形態によるメモリ回路に置き換えることができる。図５に示すように、アナログ−ディジタル変換回路１４、デコード回路１５、メモリ回路１６、パラレル−シリアル変換回路１７、そして表示装置１８でディジタルオシロスコープを構成し、メモリ回路１６に、本実施形態による図２のメモリ回路を用いる。制御手段１９によって、メモリ回路１６の読み出しアドレスを制御し、順次読み出した各データを表示装置１８に表示する。
【００３０】
このように、本実施形態によるメモリ回路を用いることにより、ディジタルオシロスコープを簡単な構成で実現できる。これにより、ディジタルオシロスコープの小型化、低価格化も同時に達成される。
次に、図１２に示された従来の１ポートＳＲＡＭセルに代る、本発明の第二の特徴を有する１ポートＳＲＡＭセルの一例を、図６に示す。
【００３１】
本メモリセルは、図１２で示される一般的な１ポートＳＲＡＭセルに対して、データ保持回路を構成する一対のインバータ回路の片側ＩＮ１がＮＡＮＤ回路ＮＡＮＤ１に置き換わっている。
データ転送用回路ＭＡ１、ＭＡ２と直列に書き込み制御回路ＭＡＣ１、ＭＡＣ２が接続され、インバータ回路ＩＮ２の出力ノードｎ１と書き込み信号ＷＲとのＮＡＮＤ回路ＮＡＮＤ２で制御される。
【００３２】
更に、メモリセルの内容を消去（“０”に）するための、ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端子ＮＥＲＳが追加される。
一度、ノードｎ１が一度“Ｈ”になった後の書き込み動作（ＷＲ＝“Ｈ”）では、書き込み制御回路ＭＡＣ１、ＭＡＣ２により、ノードｎ１及びｎ２を含むデータ保持回路が、他と切り離されることにより、ＳＲＡＭセルのデータは保持される。
【００３３】
勿論、この１ポートＳＲＡＭセルは、他に様々な回路構成に変更することが可能である。
メモリ回路としての全体構成は、一般的なＳＲＡＭの構成と同様に実現できるため、説明は省略する。
次に、図６この動作を説明する。
【００３４】
初期状態においては、入力端子ＮＥＲＳが“Ｌ”になると、各メモリセルのノードｎ１は全て“Ｌ”に初期化される。
その後、入力端子ＮＥＲＳに“Ｈ”を入力した後、第一のデータを書き込む。この場合は、通常の書き込み動作と同じである。
次に、第二のデータを書き込み、波形データを合成する。
【００３５】
この動作で、第一のデータが“Ｌ”（ｎ１のノードが“Ｌ”である）の場合には、第二のデータが書き込まれるが、第一のデータが“Ｈ”（ｎ１のノードが“Ｈ”である）の場合には、ＳＲＡＭセルの内容が保持されるため、第二のデータは書き込まれない。
この様に、一度ＳＲＡＭセルに“Ｈ”が書き込まれた場合、それ以後、セルデータは保持されることにより、メモリセルでの論理和動作が実現される。
【００３６】
何回かの波形データを書き込んだ後、データを読み出すことにより、波形の合成データが簡単に得られる。その後、入力端子ＮＥＲＳに“Ｌ”を入力することにより、これら波形データは、瞬時に全て消去され、新たな波形データの書き込みを可能にする。
本発明の第一と第二の特徴を併せ持つメモリセルの一例を、図７に示す。
【００３７】
図７では、ＮＡＮＤ回路ＮＡＮＤ１とインバータ回路ＩＮ２で構成されるデータ保持回路のノードｎ２の値により、ポート１側のデータ転送用回路ＭＡ１及びＭＡ２を制御することにより、論理和書き込みを可能としている。セルアレイ及びメモリ回路の構成は図１及び図２と同様である。
これらで構成される２ポートメモリ回路は、第一の時系列データを書き込んだ後、第二、第三等の時系列データを書き込むことにより、これを単一のビットマップ形式のデータとして重ねることができ、合成した表示データを第二ポートより読み出すことができる。
【００３８】
このメモリ回路を備えたディジタルオシロスコープは、高い波形更新速度を達成することができる。
更に、本メモリ回路を複数備え、一方を時系列データの書き込みに動作させ、もう一方を表示データの読み出しに動作させながら、これらを交互に活用することで、更に高速の波形更新速度が得られる。
【００３９】
【発明の効果】
以上説明したように本発明によれば、ディジタルオシロスコープにおいて、第一ポートの配列と第二ポートの配列が、ワード線とビット線とで入れ替わった構成にすることにより、波形データをメモリ回路に書き込んだ後、これを読み出すだけで表示データを作成することができるため、高速の波形更新速度が可能となり、ディジタルオシロスコープの構成も、複雑な変換回路を必要とせず、簡単化かつ低価格化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第一の特徴を有する２ポートＳＲＡＭのメモリセルアレイの構成図である。
【図２】本発明の第一の特徴を有するメモリ回路の構成図である。
【図３】本発明の第一の特徴における書き込み動作及び読み出し動作を説明するための図である。
【図４】本発明のメモリ回路の変形例を説明するための図である。
【図５】本発明に関わるディジタルオシロスコープの構成例を示す図である。
【図６】本発明の第二の特徴を有する１ポートＳＲＡＭセルの構成例を示す図である。
【図７】本発明の第一の特徴と第二の特徴を有する２ポートＳＲＡＭセルの構成例を示す図である。
【図８】波形表示装置の表示画面の一例を示す図である。
【図９】ビットマップメモリを説明するための図である。
【図１０】一般的な２ポートＳＲＡＭセルの構成図である。
【図１１】一般的な２ポートＳＲＡＭのメモリセルアレイの構成図である。
【図１２】一般的な１ポートＳＲＡＭセルの構成図である。
【符号の説明】
１〜４、２０〜２３…メモリセル
５…メモリセルアレイ
６…データ入力バッファ
７…データ出力バッファ
８…第一ポートワード線デコーダ
９…第二ポートワード線デコーダ
１０〜１３…小メモリ回路
１４…アナログ−ディジタル変換回路
１５…デコード回路
１６…メモリ回路
１７…パラレル−シリアル変換回路
１８…表示装置
１９…制御手段
【発明の属する技術分野】
本発明は、ディジタルオシロスコープに関し、特に、取り込んだ波形データをメモリに書き込んだ後、これを読み出すだけで表示データを作成することができるディジタルオシロスコープに関する。
【０００２】
【従来の技術】
一般的なディジタルオシロスコープは、まず、アナログ信号がアナログ−ディジタル（Ａ／Ｄ）変換回路によって量子化され、時系列データとして、一旦、捕獲メモリに記憶される。
次に、このデータは、ビットマップ形式に変換され、表示メモリに記憶された後に、ラスタ走査型の表示装置で表示される。
【０００３】
通常、よく使用される表示形式は、時系列データ値がＹ軸で示され、その時刻がＸ軸で示される。
例えば、時系列データの値が、
「４、５、５、６、６、６、６、５、５、４、３、２、２、１、１、１」
であった場合、表示装置の表示画面は、図８のようになる。図８において、横軸がＸ軸を、縦軸がＹ軸を示し、取りこまれた波形データの入力電圧レベルを×印で示した。
【０００４】
現在、ディジタルオシロスコープの表示で多く使用されている液晶表示装置（ＬＣＤ）のスキャン方法は、例えば、最も左上のピクセルから右方向に（最上位行を）スキャンし、次にその下の行を順にスキャンして行き、最後に最下位行をスキャンし、最も右下のピクセルで、一画面分が終了する。
表示メモリの内容は、その読み出し順序が、ＬＣＤへの出力順序に合うように、構成することが効率的であるため、表示メモリのワード構成が８ビットの場合は、上記時系列データを図９に示されるようなビットマップ形式に変換（ラスタ化）する必要がある。
【０００５】
その後、表示メモリをアドレス昇順で読み出し、各ワードのＬＳＢから順にＬＣＤに出力することにより、図８のような表示が得られる。
この中で、ラスタ化は、次のような処理からなる。
（１）表示メモリの波形表示領域の全てに“０”を書き込み、初期化する。
（２）時系列データ値とその時刻から表示メモリ上のアドレス値とビット位置を計算する。
（３）上記アドレスの８ビットデータ全てを読み出し、バッファに格納する。
（４）ビット位置に相当するバッファ内１ビツトのみ、“１”を上書きする。
（５）再び、上記アドレスにバッファの内容を書き戻す。
（６）上記（２）から（５）までの処理を順次データ数分だけ繰り返す。
【０００６】
従来のディジタルオシロスコープでは、このような処理を行うために、安価な１ポートＳＲＡＭが一般的に用いられるが、処理の高速化を目的として２ポートＳＲＡＭが用いられる場合もある。これらのメモリを構成する１ポートＳＲＡＭセルを図１２に、２ポートＳＲＡＭセルを図１０に示す。
これらのＳＲＡＭセルは、一対のインバータ回路ＩＮ１及びＩＮ２の入出力が結合することで、一対の記憶ノードｎ１、ｎ２にデータを保持している。
【０００７】
１ポートのＳＲＡＭセルの場合、一対の記憶ノードｎ１、ｎ２には、ワード線ＷＬにより、選択されるデータ転送回路ＭＡ１、及び、ＭＡ２が接続され、ビット線の相補対ＢＬ、及びＮＢＬが接続され、データを入出力する。
２ポートＳＲＡＭセルの場合は、一対の記憶ノードｎ１、ｎ２には、２ポートのワード線ＷＬ１、ＷＬ２により、選択されるデータ転送用回路ＭＡ１、ＭＡ２、及びＭＡ３、ＭＡ４が接続され、ビット線の相補対ＢＬ１とＮＢＬ１、及び相補対ＢＬ２とＮＢＬ２によりデータを入出力する。
【０００８】
上記２ポートＳＲＡＭセルの配列を構成する一般的なメモリセルアレイの構造を図１１に示す。
第一ポートのワード線の配列（…、ＷＬ１m、ＷＬ１m+1、…）と、第二ポートのワード線の配列（…、ＷＬ２m、ＷＬ２m+1、…）は同一である。同様に、第一ポートのビット線の配列（…、ＢＬ１m、ＮＢＬ１m、ＢＬ１m+1、ＮＢＬ１m+1、…）と、第二ポートのビット線の配列（…、ＢＬ２m、ＮＢＬ２m、ＢＬ２m+1、ＮＢＬ２m+1、…）は同一であり、このような構成では、第一ポートから書き込まれたデータは、第二ポートからそのまま読み出されることになる。
【０００９】
このようなメモリセルアレイの構造より、量子化されたデータをビットマップ形式に変換する上記の処理が行われている。
【００１０】
【発明が解決しようとする課題】
しかし、ディジタルオシロスコープにおいて、量子化されたデータをビットマップ形式に変換する際に、図１０に示される２ポートＳＲＡＭセル、又は図１２に示される１ポートＳＲＡＭセルを用いたのでは、上記の（１）乃至（６）の複雑な処理を行わなければならない。
【００１１】
そのため、波形更新速度が高いディジタルオシロスコープでは、ラスタ化動作を高速化するために、高速のＣＰＵや複雑なハードウエアを備えなければならないという課題がある。
本発明の目的は、このような点を鑑みてなされたもので、簡単な構成で、ラスタ化動作を高速処理することで波形更新速度の高いディジタルオシロスコープを提供することを目的とする。
【００１２】
【課題を解決するための手段】
以上の課題を解決するため、本発明では、ディジタルオシロスコープにおいて、 入力アナログ信号を量子化した時系列データに変換するアナログ−ディジタル変換手段と、前記時系列データを順次書き込み、ビットマップ形式に変換されたデータを読み出せるメモリ手段と、前記メモリ手段より読み出されたビットマップ形式データを表示データとして出力するデータ変換手段と、前記表示データを表示する表示手段とを備えた。そして、 前記メモリ手段では、第一のポートにおけるアドレス値Ｍ及びデータ配列のＮ番目のビットから書き込まれたデータが、第二のポートにおけるアドレス値Ｎ及びデータ配列のＭ番目のビットから読み出し、前記時系列データを、ビットマップ形式のデータに変換して出力するようにした。
【００１３】
また、本発明では、ディジタルオシロスコープにおいて、波形データを格納する第一のメモリ手段と、前記第一のメモリ手段より読み出された波形データを順次論理和して合成する第二のメモリ手段と、前記第二のメモリ手段より読み出された合成波形データを表示する表示手段とを備え、複数の波形データを一旦メモリに格納した後、読み出した該波形データを合成処理して表示するようにし、前記第二のメモリ手段は、複数の画像データを合成して表示するための波形合成変換手段であって、メモリヘのデータの書き込み動作のみにより、当該メモリセルの書き込み直前のデータと、当該メモリセルヘの書き込みデータとを論理和したデータを当該メモリセルに記憶することとした。
【００１４】
さらに、本発明では、ディジタルオシロスコープにおいて、複数波形の入力アナログ信号を量子化した複数の時系列データに変換するアナログ−ディジタル変換手段と、前記時系列データを格納する第一のメモリ手段と、前記第一のメモリ手段より読み出された時系列データを順次論理和合成し、単一のビットマップ形式のデータに変換する第二のメモリ手段と、前記第二のメモリ手段より読み出されたビットマップデータを表示データとして出力するデータ変換手段と、前記表示データを表示する表示手段とを備え、前記第二のメモリ手段は、第一及び第二のポートを有し、複数波形の時系列データを前記第一のポートから書き込むことにより、ビットマップ形式で論理和合成し、前記第二のポートから波形表示の出力形式の順に読み出すようにした。
【００１５】
また、本発明では、入力信号の時系列データを書き込むことができ、書き込まれた該データを読み出せるメモリ回路において、第一のポートにおけるアドレス値Ｍ及びデータ配列のＮ番目のビットから書き込まれたデータが、第二のポートにおけるアドレス値Ｎ及びデータ配列のＭ番目のビットから読み出し、前記時系列データを、ビットマップ形式のデータに変換して出力することとした。
【００１６】
さらに、本発明では、複数の画像データを合成して表示するために波形合成変換するメモリ回路において、メモリヘのデータの書き込み動作のみにより、当該メモリセルの書き込み直前のデータと、当該メモリセルヘの書き込みデータとを論理和したデータを当該メモリセルに記憶することとした。
【００１７】
【発明の実施の形態】
本発明に係る実施形態について、図１乃至図７を参照して説明する。
本実施形態の第一の特徴を示している２ポートメモリセルアレイの構造を図１に示す。
図１に示されるように、図１１に示された従来の２ポートメモリセルアレイと比較すると、第一ポートの配列と第二ポートの配列が、ワード線とビット線とで入れ替わっている。
【００１８】
このような配列にすることによって、例えば、第一ポートに対するｍ番目のワード線ＷＬ１ｍ、及び、ｎ番目のビット線の相捕対ＢＬ１ｎ、ＮＢＬ１ｎでアクセスされるメモリセル（ｍ、ｎ）２は、第二ポートに対するｎ番目のワード線ＷＬ２ｎ、及び、ｍ番目のビット線の相補対ＢＬ２ｍ、ＮＢＬ２ｍでアクセスされることになる。
【００１９】
この結果、第一ポートから書き込んだデータを第二ポートから読み出すことにより、データのビットマップ形式への変換機能を合わせ持つこととなる。
図２は、図１に示した上記メモリセルアレイを有した２ポートメモリ回路の構成図である。
取り込まれた波形データに係るアナログ−ディジタル変換回路からの時系列データは、通常、８ビットのエンコードデータであるが、デコード回路を用いて、デコードされた２５６ビットのデータがメモリ回路の第一ポートのデータＤＡＴ１として、データ入力バッファ６に入力される。また、第二ポートのデータＤＡＴ２は、データ出力バッファ７から、ビットマップデータの一ライン分のデータとして、順次ＬＣＤに出力するパラレル−シリアル（Ｐ／Ｓ）変換回路に出力される。
【００２０】
上記ＬＣＤの動作形態において、メモリセルアレイの構成は、表示画面のＹ方向のピクセル数が第一ポートのビット構成に、表示画面のＸ方向のピクセル数が第二ポートのビット構成に、一致することが望ましい。もちろん、波形が表示されない領域は省いても良い。
これまでの説明ではメモリ回路の記億手段としてスタティック方式の例を示してしてきたが、勿論、ダイナミック方式等の他の手段を活用しても構わない。
【００２１】
次に、これらの動作について、ここでは、メモリセルアレイの構成を、簡略化のために、Ｙ方向が８セル、Ｘ方向が１６セルと仮定し、図８に示した波形を例にして説明する。１セルが、ＬＣＤの１画素に対応している。
図８で説明した前記時系列データをメモリ回路の第一ポートの入力バッファ６を介して書き込む。このときのアドレスを“００００”からインクリメントしながら書き込むことにより、メモリセルアレイには、取り込まれ量子化された時系列データが、図３で示されるような内容で、各メモリセルに対応して書き込まれる。
【００２２】
図３に示された内容は、図８の表示画面のイメージと同じであることが容易に理解でき、図中の“１”が、表示されるべき波形の入力レベルに対応するデータがあることを示している。
次に、これらの書きこまれたデータに基づいて、取り込んだ波形を表示するために、メモリ回路における第二ポートのデータ出力バッファ７を介して各データを読み出す。
【００２３】
このとき、図３で示されるように、第一ポートと第二ポートのアドレスを指定して、アドレス“１１１１”からデクリメントしながら各データを読み出し、更に、読み出した各データを、パラレル−シリアル変換回路等の変換手段を経由して、ＬＳＢ側から順番にＬＣＤに出力する。
以上の動作により、時系列形式のデータから表示形式のデータに容易に変換することができる。この変換にあたって、従来のような複雑な制御手段及び回路は不要となり、高速のラスタ化処理が可能である。
【００２４】
勿論、上記ＬＣＤの配置方向や他のＬＣＤ及びその他の表示装置においては、表示データの様々な出力順序が存在する。しかし、アドレスの操作等を変更するだけで同様の動作が可能である。
本実施形態によるメモリ回路において、表示画面の全てのピクセル配列を単一のメモリ回路で構成することが、最も簡単な構成になるが、複数の小さなメモリ回路（以下、小メモリ回路と称して区別する）に分割することも、可能である。
【００２５】
例えば、単一メモリ回路の縦横をそれぞれ等分し、合計４つの小メモリ回路に分割した場合を図４に示す。図４では、小メモリ回路を符号１０乃至１３で示した。
図４では、全体の第一ポートのＭＳＢを除くアドレスは、小メモリ回路１０から小メモリ回路１３までの第一ポートのアドレスにそれぞれ接続され、全体の第一ポートのアドレスにおけるＭＳＢにより、小メモリ回路１及び２の第一ポートと小メモリ回路３及び４の第一ポートの選択が成される。
【００２６】
全体の第一ポートのデータは、上位（ＭＳＢ側の）半分のビットが小メモリ回路１及び３の第一ポートのデータとして接続され、下位（ＬＳＢ側の）半分のビットが小メモリ回路２及び４の第一ポートのデータとして接続される。
図４では、第一ポートの接続のみが示されているが、第二ポートは、説明上簡単化のため省略されているものであり、第二ポートについても同様の接続方法で実現できる。
【００２７】
更に、オシロスコープで必要な機能である表示波形における時間レンジの変更や、複数チャンネルの同時表示、及び波形の移動も容易に行えることが理解できる。
例えば、メモリ回路の第一ポートから書き込むときに、メモリアドレスのインクリメント値を変更することで、表示波形のＸ方向を拡大することができる。また、第一ポートからの書き込み動作をイネーブル制御することにより、時系列データのデシメーションを行い、表示波形のＸ方向を圧縮することもできる。
【００２８】
また、第一ポートから書き込むデータを各表示チャンネルで論理和することにより、複数チャンネルの表示が可能である。
更に、第二ポートから読み出して、パラレル−シリアル（Ｐ／Ｓ）変換回路からデータを出力する際に、データの出力順番を変更することにより、トリガ点の移動や画面のスクロール動作を行うことができる。
【００２９】
以上説明したように、従来のオシロスコープで必要とされた、捕獲メモリ、ラスタ化回路、表示メモリが、本実施形態によるメモリ回路に置き換えることができる。図５に示すように、アナログ−ディジタル変換回路１４、デコード回路１５、メモリ回路１６、パラレル−シリアル変換回路１７、そして表示装置１８でディジタルオシロスコープを構成し、メモリ回路１６に、本実施形態による図２のメモリ回路を用いる。制御手段１９によって、メモリ回路１６の読み出しアドレスを制御し、順次読み出した各データを表示装置１８に表示する。
【００３０】
このように、本実施形態によるメモリ回路を用いることにより、ディジタルオシロスコープを簡単な構成で実現できる。これにより、ディジタルオシロスコープの小型化、低価格化も同時に達成される。
次に、図１２に示された従来の１ポートＳＲＡＭセルに代る、本発明の第二の特徴を有する１ポートＳＲＡＭセルの一例を、図６に示す。
【００３１】
本メモリセルは、図１２で示される一般的な１ポートＳＲＡＭセルに対して、データ保持回路を構成する一対のインバータ回路の片側ＩＮ１がＮＡＮＤ回路ＮＡＮＤ１に置き換わっている。
データ転送用回路ＭＡ１、ＭＡ２と直列に書き込み制御回路ＭＡＣ１、ＭＡＣ２が接続され、インバータ回路ＩＮ２の出力ノードｎ１と書き込み信号ＷＲとのＮＡＮＤ回路ＮＡＮＤ２で制御される。
【００３２】
更に、メモリセルの内容を消去（“０”に）するための、ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端子ＮＥＲＳが追加される。
一度、ノードｎ１が一度“Ｈ”になった後の書き込み動作（ＷＲ＝“Ｈ”）では、書き込み制御回路ＭＡＣ１、ＭＡＣ２により、ノードｎ１及びｎ２を含むデータ保持回路が、他と切り離されることにより、ＳＲＡＭセルのデータは保持される。
【００３３】
勿論、この１ポートＳＲＡＭセルは、他に様々な回路構成に変更することが可能である。
メモリ回路としての全体構成は、一般的なＳＲＡＭの構成と同様に実現できるため、説明は省略する。
次に、図６この動作を説明する。
【００３４】
初期状態においては、入力端子ＮＥＲＳが“Ｌ”になると、各メモリセルのノードｎ１は全て“Ｌ”に初期化される。
その後、入力端子ＮＥＲＳに“Ｈ”を入力した後、第一のデータを書き込む。この場合は、通常の書き込み動作と同じである。
次に、第二のデータを書き込み、波形データを合成する。
【００３５】
この動作で、第一のデータが“Ｌ”（ｎ１のノードが“Ｌ”である）の場合には、第二のデータが書き込まれるが、第一のデータが“Ｈ”（ｎ１のノードが“Ｈ”である）の場合には、ＳＲＡＭセルの内容が保持されるため、第二のデータは書き込まれない。
この様に、一度ＳＲＡＭセルに“Ｈ”が書き込まれた場合、それ以後、セルデータは保持されることにより、メモリセルでの論理和動作が実現される。
【００３６】
何回かの波形データを書き込んだ後、データを読み出すことにより、波形の合成データが簡単に得られる。その後、入力端子ＮＥＲＳに“Ｌ”を入力することにより、これら波形データは、瞬時に全て消去され、新たな波形データの書き込みを可能にする。
本発明の第一と第二の特徴を併せ持つメモリセルの一例を、図７に示す。
【００３７】
図７では、ＮＡＮＤ回路ＮＡＮＤ１とインバータ回路ＩＮ２で構成されるデータ保持回路のノードｎ２の値により、ポート１側のデータ転送用回路ＭＡ１及びＭＡ２を制御することにより、論理和書き込みを可能としている。セルアレイ及びメモリ回路の構成は図１及び図２と同様である。
これらで構成される２ポートメモリ回路は、第一の時系列データを書き込んだ後、第二、第三等の時系列データを書き込むことにより、これを単一のビットマップ形式のデータとして重ねることができ、合成した表示データを第二ポートより読み出すことができる。
【００３８】
このメモリ回路を備えたディジタルオシロスコープは、高い波形更新速度を達成することができる。
更に、本メモリ回路を複数備え、一方を時系列データの書き込みに動作させ、もう一方を表示データの読み出しに動作させながら、これらを交互に活用することで、更に高速の波形更新速度が得られる。
【００３９】
【発明の効果】
以上説明したように本発明によれば、ディジタルオシロスコープにおいて、第一ポートの配列と第二ポートの配列が、ワード線とビット線とで入れ替わった構成にすることにより、波形データをメモリ回路に書き込んだ後、これを読み出すだけで表示データを作成することができるため、高速の波形更新速度が可能となり、ディジタルオシロスコープの構成も、複雑な変換回路を必要とせず、簡単化かつ低価格化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第一の特徴を有する２ポートＳＲＡＭのメモリセルアレイの構成図である。
【図２】本発明の第一の特徴を有するメモリ回路の構成図である。
【図３】本発明の第一の特徴における書き込み動作及び読み出し動作を説明するための図である。
【図４】本発明のメモリ回路の変形例を説明するための図である。
【図５】本発明に関わるディジタルオシロスコープの構成例を示す図である。
【図６】本発明の第二の特徴を有する１ポートＳＲＡＭセルの構成例を示す図である。
【図７】本発明の第一の特徴と第二の特徴を有する２ポートＳＲＡＭセルの構成例を示す図である。
【図８】波形表示装置の表示画面の一例を示す図である。
【図９】ビットマップメモリを説明するための図である。
【図１０】一般的な２ポートＳＲＡＭセルの構成図である。
【図１１】一般的な２ポートＳＲＡＭのメモリセルアレイの構成図である。
【図１２】一般的な１ポートＳＲＡＭセルの構成図である。
【符号の説明】
１〜４、２０〜２３…メモリセル
５…メモリセルアレイ
６…データ入力バッファ
７…データ出力バッファ
８…第一ポートワード線デコーダ
９…第二ポートワード線デコーダ
１０〜１３…小メモリ回路
１４…アナログ−ディジタル変換回路
１５…デコード回路
１６…メモリ回路
１７…パラレル−シリアル変換回路
１８…表示装置
１９…制御手段
Claims (5)
- 入力アナログ信号を量子化した波形に係る時系列データに変換するアナログ−ディジタル変換手段と、
前記時系列データを順次書き込み、ビットマップ形式に変換されたデータを読み出せるメモリ手段と、
前記メモリ手段より読み出されたビットマップ形式データを表示データとして出力するデータ変換手段と、
前記表示データを画面に表示する表示手段と、を備え、
前記メモリ手段は、ｍ番目のワード線及びｎ番目のビット線でアクセスされる第一のポートと、ｎ番目のワード線及びｍ番目のビット線でアクセスされる第二のポートとを有し、前記第一のポートにおけるアドレス値Ｍ及びデータ配列のＮ番目のビット線から書き込まれたデータが、前記第二のポートにおけるアドレス値Ｎ及びデータ配列のＭ番目のビット線から読み出され、書き込まれた前記時系列データが、前記画面に波形表示するビットマップ形式のデータに変換して順次出力されることを特徴とするディジタルオシロスコープ。 - 前記メモリ手段は、前記画面の縦横に対応して分割された複数のメモリ回路を有し、
前記メモリ手段の前記第一のポートから前記時系列データが書き込まれる場合、前記各メモリ回路に係る前記第二のポートの読み出しアドレス値又はビット線を変更することにより、前記表示データに係る画像を拡大又は圧縮することができることを特徴とする請求項１に記載のディジタルオシロスコープ。 - 複数の入力アナログ信号を量子化した各々の波形に係る時系列データを一旦格納した後、読み出した各時系列データを合成処理して画面に表示するディジタルオシロスコープであって、
前記各時系列データを格納する第一のメモリ手段と、
前記第一のメモリ手段より読み出された前記各時系列データを順次論理和して合成されたビットマップ形式のデータに変換する第二のメモリ手段と、
前記第二のメモリ手段より読み出されたビットマップ形式データを表示データとして出力するデータ変換手段と、
前記表示データを前記画面に表示する表示手段と、を備え、
前記第二のメモリ手段は、ｍ番目のワード線及びｎ番目のビット線でアクセスされる第一のポートと、ｎ番目のワード線及びｍ番目のビット線でアクセスされる第二のポートとを有し、前記第一のポートにおけるアドレス値Ｍ及びデータ配列のＮ番目のビット線から書き込まれたデータが、前記第二のポートにおけるアドレス値Ｎ及びデータ配列のＭ番目のビット線から読み出され、
前記時系列データの各々が、前記第一のメモリ手段から順次読み出されて、前記第二のメモリ手段に書き込まれることにより、前記第二のメモリ手段における当該メモリセルに直前に書き込まれたデータと、当該メモリセルへの書き込みデータとを論理和したデータを当該メモリセルに記憶できることを特徴とするディジタルオシロスコープ。 - 前記複数の入力アナログ信号の各々は、異なるチャネルであり、
前記第二のメモリ手段において、前記第一のメモリ手段からチャネル毎に読み出された前記時系列データが前記第一のポートから順次書き込まれ、各チャネルの時系列データを論理和して記憶され、
前記表示手段は、複数チャネルに係る波形を表示することができることを特徴とする請求項３に記載のディジタルオシロスコープ。 - 前記第二のメモリ手段は、前記画面の縦横に対応して分割された複数のメモリ回路を有し、
前記第二のメモリ手段の前記第一のポートから前記時系列データが書き込まれる場合、前記各メモリ回路に係る前記第二のポートの読み出しアドレス値又はビット線を変更して、前記各メモリ回路から前記時系列データを順次読み出し、前記表示データとすることを 特徴とする請求項３又は４に記載のディジタルオシロスコープ。
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