JPS613193A - 画像メモリの書込み／読出し変換方式 - Google Patents
画像メモリの書込み／読出し変換方式Info
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- JPS613193A JPS613193A JP12332184A JP12332184A JPS613193A JP S613193 A JPS613193 A JP S613193A JP 12332184 A JP12332184 A JP 12332184A JP 12332184 A JP12332184 A JP 12332184A JP S613193 A JPS613193 A JP S613193A
- Authority
- JP
- Japan
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- image memory
- column
- bitmap image
- address
- generation circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
狭生分互
この発明は、ビットマツプ画像メモリを備えたＣＲＴ表
示装置における画像メモリの書込み／読出し変換方式に
係り、特にカラムスキャン型キャラクタジェネレータか
ら読出した文字パターン情報が、ビットマツプ画像メモ
リの任意のアドレスの任意のビット位置へ書込み可能に
することにより、文字間ピッチを任意に設定できるよう
にして、迅速なプロポーショナル表示を可能にした画像
メモリの書込み／続出し変換方式に関する。
示装置における画像メモリの書込み／読出し変換方式に
係り、特にカラムスキャン型キャラクタジェネレータか
ら読出した文字パターン情報が、ビットマツプ画像メモ
リの任意のアドレスの任意のビット位置へ書込み可能に
することにより、文字間ピッチを任意に設定できるよう
にして、迅速なプロポーショナル表示を可能にした画像
メモリの書込み／続出し変換方式に関する。
従米投権
従来、プロポーショナル表示が可能なＣＲＴ表示装置で
は、カラムスキャン型キャラクタジエネレータから読出
した文字や記号等のパターンデータを、ビットマツプ画
像メモリ上の任意のビット位置に書込む場合、一旦、読
出したパターンデータをラッチ回路にラッチし、対応す
るビット位置までシフト処理した後、書込むようにして
いた。
は、カラムスキャン型キャラクタジエネレータから読出
した文字や記号等のパターンデータを、ビットマツプ画
像メモリ上の任意のビット位置に書込む場合、一旦、読
出したパターンデータをラッチ回路にラッチし、対応す
るビット位置までシフト処理した後、書込むようにして
いた。
このように、従来の表示装置でプロポーショナル表示を
行う場合には、キャラクタジェネレータから読出したパ
ターンデータを、単純にビットマツプ画像メモリ上の所
望のビット位置に書込むことができず、シフト情報の算
出、ビットデータのシフトの実行等のために多くの時間
がかかり、処理時間が多くなる、という不都合があった
。
行う場合には、キャラクタジェネレータから読出したパ
ターンデータを、単純にビットマツプ画像メモリ上の所
望のビット位置に書込むことができず、シフト情報の算
出、ビットデータのシフトの実行等のために多くの時間
がかかり、処理時間が多くなる、という不都合があった
。
且−一み
そこで、この発明の画像メモリの書込み／読出し変換方
式では、従来のプロポーショナル表示のための画像メモ
リへの書込み／続出し方法におけるこのような不都合を
解決し、−回のアドレス指定だけでビットマツプ画像メ
モリの所望のアドレスに文字パターンのデータが書込め
るようにして。
式では、従来のプロポーショナル表示のための画像メモ
リへの書込み／続出し方法におけるこのような不都合を
解決し、−回のアドレス指定だけでビットマツプ画像メ
モリの所望のアドレスに文字パターンのデータが書込め
るようにして。
書込み処理の時間を短縮することにより、高速表示を可
能にすることを目的とする。
能にすることを目的とする。
豊−一處
そのために、この発明の画像メモリの書込み／読出し変
換方式では、カラムスキャン型キャラクタジェネレータ
と、ビットマツプ画像メモリとを備えたＣＲＴ表示装置
において、少なくともキャラクタジェネレータの１文字
パターンの行数に対応する数のＲＡＭから構成され、各
ＲＡＭのそれぞれ１ビットから形成される１列に対応し
て与えられたカラムアドレスと、１つのＲＡＭの１行に
対応して与えられたローアドレスとを有するビットマツ
プ画像メモリと、カラムアドレス発生回路と、ローアド
レス発生回路と、ビットマツプ画像メモリへのパターン
データの書込み時には、カラムアドレス発生回路からの
カラムアドレスを、また、読出し時には、ローアドレス
発生回路からのローアドレスを出力させるアドレス選択
手段とを設け、キャラクタジェネレータから読出した文
字パターン情報を、ビットマツプ画像メモリの任意のア
ドレスの任意のビット位置にカラム（列）方向に書込み
、ＣＲＴに表示する読出し時には、ビットマツプ画像メ
モリのロー（行）方向に読出すことにより、文字間のピ
ッチが任意に設定できるようにしている。
換方式では、カラムスキャン型キャラクタジェネレータ
と、ビットマツプ画像メモリとを備えたＣＲＴ表示装置
において、少なくともキャラクタジェネレータの１文字
パターンの行数に対応する数のＲＡＭから構成され、各
ＲＡＭのそれぞれ１ビットから形成される１列に対応し
て与えられたカラムアドレスと、１つのＲＡＭの１行に
対応して与えられたローアドレスとを有するビットマツ
プ画像メモリと、カラムアドレス発生回路と、ローアド
レス発生回路と、ビットマツプ画像メモリへのパターン
データの書込み時には、カラムアドレス発生回路からの
カラムアドレスを、また、読出し時には、ローアドレス
発生回路からのローアドレスを出力させるアドレス選択
手段とを設け、キャラクタジェネレータから読出した文
字パターン情報を、ビットマツプ画像メモリの任意のア
ドレスの任意のビット位置にカラム（列）方向に書込み
、ＣＲＴに表示する読出し時には、ビットマツプ画像メ
モリのロー（行）方向に読出すことにより、文字間のピ
ッチが任意に設定できるようにしている。
次に、この発明の画像メモリの書込み／読出し変換方式
について、図面を参照しながら、その一実施例を詳細に
説明する。
について、図面を参照しながら、その一実施例を詳細に
説明する。
第１図は、この発明の画像メモリの書込み／読出し変換
方式の動作原理を説明するための図で、カラムスキャン
型キャラクタジェネレータとビットマツプ画像メモリと
の対応関係の一例を示す概念的構成図である。図面にお
いて、１はカラムスキャン型キャラクタジェネレータ、
２はビットマツプ画像メモリで、ＲＡＭＩ〜ＲＡＭ８は
ビットマツプ画像メモリ２を構成する８個のＲＡＭを示
。
方式の動作原理を説明するための図で、カラムスキャン
型キャラクタジェネレータとビットマツプ画像メモリと
の対応関係の一例を示す概念的構成図である。図面にお
いて、１はカラムスキャン型キャラクタジェネレータ、
２はビットマツプ画像メモリで、ＲＡＭＩ〜ＲＡＭ８は
ビットマツプ画像メモリ２を構成する８個のＲＡＭを示
。
し、また、５ＡＯ−８Ａ７はキャラクタジェネレータ１
のカラムスキャンアドレス、ＣＡＯ〜ＣＡ７〜ＣＡ１５
〜ＣＡ２３・・・・・・ばビットマツプ画像メモリ２の
カラムライトアドレス、ＲＡＯ−ＲＡ２・・・・・は同
じくビットマツプ画像メモリ２のローリ−ドアドレス、
矢印Ａはビットマツプ画像メモリ２のローリード方向、
矢印Ｂは画像メモリ２のカラムライト方向を示す。
のカラムスキャンアドレス、ＣＡＯ〜ＣＡ７〜ＣＡ１５
〜ＣＡ２３・・・・・・ばビットマツプ画像メモリ２の
カラムライトアドレス、ＲＡＯ−ＲＡ２・・・・・は同
じくビットマツプ画像メモリ２のローリ−ドアドレス、
矢印Ａはビットマツプ画像メモリ２のローリード方向、
矢印Ｂは画像メモリ２のカラムライト方向を示す。
キャラクタジェネレータ１は、カラムスキャン型で、こ
の第１図に示すように、１文字のパターン構成が８×８
（ビット）であり、例えばアルファベットｒＡＪのよう
なパターンデータが格納されている。そして、カラムス
キャンアドレスＳＡＯ〜ＳＡ７の指定によって、カラム
方向の８ビットのパターンデータがパラレルに出力され
るものとする。
の第１図に示すように、１文字のパターン構成が８×８
（ビット）であり、例えばアルファベットｒＡＪのよう
なパターンデータが格納されている。そして、カラムス
キャンアドレスＳＡＯ〜ＳＡ７の指定によって、カラム
方向の８ビットのパターンデータがパラレルに出力され
るものとする。
また、ビットマツプ画像メモリ２は、少なくともキャラ
クタジェネレータの１文字パターンの行数（この第１図
の場合には８個）に対応する数のＲＡＭから構成されて
いる。この場合には、それぞれ８（ビット）Ｘｎより成
る８個のＲＡＭ、すなわちＲＡＭ１〜ＲＡＭ８が計８個
配列された構成である。
クタジェネレータの１文字パターンの行数（この第１図
の場合には８個）に対応する数のＲＡＭから構成されて
いる。この場合には、それぞれ８（ビット）Ｘｎより成
る８個のＲＡＭ、すなわちＲＡＭ１〜ＲＡＭ８が計８個
配列された構成である。
このビットマツプ画像メモリ２は、カラムライト時には
、ＲＡＭ １〜ＲＡＭ８が同時にセレクトされ、ローリ
ード時には、ＲＡＭ１〜ＲＡＭ８のうちの一個だけがセ
レクトされるように構成されている。
、ＲＡＭ １〜ＲＡＭ８が同時にセレクトされ、ローリ
ード時には、ＲＡＭ１〜ＲＡＭ８のうちの一個だけがセ
レクトされるように構成されている。
すなわち、ビットマツプ画像メモリ２は、各ＲＡＭのそ
れぞれ１ビットから形成される１列に対応して与えられ
たカラムアドレスＣＡＯ−ＣＡ７〜ＣＡ１５〜ＣＡ２３
・・・・・・と、１つのＲＡＭの１行に対応して与えら
れたローアドレスＲＡＯ〜ＲＡ２・・・・・・とを有し
ている。
れぞれ１ビットから形成される１列に対応して与えられ
たカラムアドレスＣＡＯ−ＣＡ７〜ＣＡ１５〜ＣＡ２３
・・・・・・と、１つのＲＡＭの１行に対応して与えら
れたローアドレスＲＡＯ〜ＲＡ２・・・・・・とを有し
ている。
そのため、この発明の画像メモリの書込み／続出し変換
方式によれば、ビットマツプ画像メモリ２のカラムライ
トアドレスＣＡＯ〜ＣＡ７ｔｉ−５任意のアドレスに設
定することによって、任意のビット位置に文字パターン
を書込むことが可能となる。このカラムライトアドレス
ＣＡＯ〜ＣＡ７の設定方法については、後で第２図に関
連して詳しく説明する。
方式によれば、ビットマツプ画像メモリ２のカラムライ
トアドレスＣＡＯ〜ＣＡ７ｔｉ−５任意のアドレスに設
定することによって、任意のビット位置に文字パターン
を書込むことが可能となる。このカラムライトアドレス
ＣＡＯ〜ＣＡ７の設定方法については、後で第２図に関
連して詳しく説明する。
まず、ビットマツプ画像メモリ２へのパターンデータの
書込み時には、キャラクタジェネレータ１の文字パター
ン、例えばｒＡＪを、そのカラムスキャンアドレスＳΔ
０〜ＳＡ７の順序で１カラム８ビットずつ読出し、その
パターンデータを、ビットマツプ画像メモリ２のカラム
ライトアドレスＣＡＯ−ＣＡ７に、矢印Ｂの方向の８ビ
ット単位で順次カラムライトする。
書込み時には、キャラクタジェネレータ１の文字パター
ン、例えばｒＡＪを、そのカラムスキャンアドレスＳΔ
０〜ＳＡ７の順序で１カラム８ビットずつ読出し、その
パターンデータを、ビットマツプ画像メモリ２のカラム
ライトアドレスＣＡＯ−ＣＡ７に、矢印Ｂの方向の８ビ
ット単位で順次カラムライトする。
このような方法で、ビットマツプ画像メモリ２に文字ｒ
Ａ」のパターンデータを書込む。
Ａ」のパターンデータを書込む。
次に、ビットマツプ画像メモリ２に書込まれた文字ｒＡ
ＪのパターンをＣＲＴに表示する場合には、ローリ−ド
アドレスＲＡＯ，ＲＡＩ、・・・・・によって、矢印Ａ
で示されるロー（行）方向にＲＡＯ，ＲＡＩ、・・・・
・・と、８ビットのバイト単位でローリードする。
ＪのパターンをＣＲＴに表示する場合には、ローリ−ド
アドレスＲＡＯ，ＲＡＩ、・・・・・によって、矢印Ａ
で示されるロー（行）方向にＲＡＯ，ＲＡＩ、・・・・
・・と、８ビットのバイト単位でローリードする。
そのため、このローリード時には、このビットマツプ画
像メモリ２を構成するＲＡＭ １−ＲＡＭ８から、その
ローリ−ドアドレスＲＡＯ，ＲＡＩ。
像メモリ２を構成するＲＡＭ １−ＲＡＭ８から、その
ローリ−ドアドレスＲＡＯ，ＲＡＩ。
ＲＡ２ ＋ ”’ ”’ 、ＲＡ ｎに対応してＲＡＭ
ｌ 〜ＲＡＭ８のいずれか一つだけがセレクトされ、
ロー（行）方向の８ビットのパターンデータが出力され
ることになる。
ｌ 〜ＲＡＭ８のいずれか一つだけがセレクトされ、
ロー（行）方向の８ビットのパターンデータが出力され
ることになる。
このようにして読出されたパターンデータを、並列／直
列変換回路にセットし、ＣＲＴへ表示データとして送出
する。
列変換回路にセットし、ＣＲＴへ表示データとして送出
する。
次の第２図は、この発明の画像メモリの書込み／続出し
変換方式を実施するために使用されるＣＲＴ表示装置に
ついて、その要部構成の一例を示す機能ブロック図であ
る。図面における符号は第１図と同様であり、また、３
はカラムアドレス発生回路、４はローアドレス発生回路
、５はマルチプレクサ、６はタイミング発生回路、７は
データセレクタ、８はラッチ回路、９はＰ／Ｓ （並列
／直列）変換回路、１０はＣＲＴを示す。
変換方式を実施するために使用されるＣＲＴ表示装置に
ついて、その要部構成の一例を示す機能ブロック図であ
る。図面における符号は第１図と同様であり、また、３
はカラムアドレス発生回路、４はローアドレス発生回路
、５はマルチプレクサ、６はタイミング発生回路、７は
データセレクタ、８はラッチ回路、９はＰ／Ｓ （並列
／直列）変換回路、１０はＣＲＴを示す。
この第２図の各部の機能は、概路次のとおりである。
キャラクタジェネレータ１とビットマツプ画像メモリ２
は、第１図と同様で、キャラクタジェネレータｌはカラ
ムスキャン型であり、また、ビットマツプ画像メモリ２
は、ＲＡＭ１〜ＲＡＭ８のＲＡＭで構成され、８ビット
長の入出力信号線を有するものとする。
は、第１図と同様で、キャラクタジェネレータｌはカラ
ムスキャン型であり、また、ビットマツプ画像メモリ２
は、ＲＡＭ１〜ＲＡＭ８のＲＡＭで構成され、８ビット
長の入出力信号線を有するものとする。
カラムアドレス発生回路３は、外部からアクセスされた
アドレスによって、キャラクタジェネレータ１のカラム
スキャンアドレス５ＡＯ−８Ａ７を発生する。
アドレスによって、キャラクタジェネレータ１のカラム
スキャンアドレス５ＡＯ−８Ａ７を発生する。
ローアドレス発生回路４は、表示アドレスを発生する。
マルチプレクサ５は、カラムアドレス発生回路３とロー
アドレス発生回路４とから出力されるアドレスをマルチ
プレクサする。
アドレス発生回路４とから出力されるアドレスをマルチ
プレクサする。
タイミング発生回路６は、各種の制御タイミングでタイ
ミング信号を発生する。
ミング信号を発生する。
データセレクタ７は、ビットマツプ画像メモリ２からの
出力データについて、指定されたビット位置にキャラク
タジェネレータ１からのパターン情報を合成する。
出力データについて、指定されたビット位置にキャラク
タジェネレータ１からのパターン情報を合成する。
ラッチ回路８は、キャラクタジェネレータｌの１文字パ
ターンと同様の１例えば８ｘ８（ビット）構成で、デー
タセレクタ７からのデータをラッチし、ビットマツプ画
像メモリ２へのカラム書込みデータを保持する。
ターンと同様の１例えば８ｘ８（ビット）構成で、デー
タセレクタ７からのデータをラッチし、ビットマツプ画
像メモリ２へのカラム書込みデータを保持する。
Ｐ／Ｓ変換回路９は、ビットマツプ画像メモリ２からの
並列データを直列データに変換し、ＣＲＴＩＯへビデオ
信号を送出する。
並列データを直列データに変換し、ＣＲＴＩＯへビデオ
信号を送出する。
この第２図の回路におけるビットマツプ画像メモリ２へ
の文字パターンのデータ書込みは、以下の（１）〜（７
）の動作によって行われる。
の文字パターンのデータ書込みは、以下の（１）〜（７
）の動作によって行われる。
（１） 図示されないホスト側から、カラムライトア
ドレス、文字コード、ライト信号の各情報が送出されて
くる。
ドレス、文字コード、ライト信号の各情報が送出されて
くる。
（２） ホスト側から送られてきたこれらの情報によ
り、タイミング発生回路６からタイミング信号が発生さ
れ、そのタイミング信号によって、カラムアドレス発生
回路３からカラムライトアドレスＣＡ ｎ、キャラクタ
ジェネレータ１からはカラムスキャンアドレスＳＡＯの
位置の文字パターンを出力する。このとき、カラムアド
レス発生回路３は、カラムアドレス内のビット情報をデ
ータセレクタ７へ出力する。
り、タイミング発生回路６からタイミング信号が発生さ
れ、そのタイミング信号によって、カラムアドレス発生
回路３からカラムライトアドレスＣＡ ｎ、キャラクタ
ジェネレータ１からはカラムスキャンアドレスＳＡＯの
位置の文字パターンを出力する。このとき、カラムアド
レス発生回路３は、カラムアドレス内のビット情報をデ
ータセレクタ７へ出力する。
（３） カラムライトアドレスＣＡｎに対応したデー
タが、ビットマツプ画像メモリ２がら読出されて、デー
タセレクタ７へ出力される。
タが、ビットマツプ画像メモリ２がら読出されて、デー
タセレクタ７へ出力される。
（４） データセレクタ７は、ビットマツプ画像メモ
リ２のデータ中の指定されたビット位置に、キャラクタ
ジェネレータ１がらの文字パターンをセレクトして合成
し、ラッチ回路８へ送出してラッチさせる。
リ２のデータ中の指定されたビット位置に、キャラクタ
ジェネレータ１がらの文字パターンをセレクトして合成
し、ラッチ回路８へ送出してラッチさせる。
（５） ラッチ回路８にラッチされた合成データを、
ビットマツプ画像メモリ２に書込む。
ビットマツプ画像メモリ２に書込む。
（６） カラムスキャンアドレスＳＡＯとカラムライ
トアドレスＣＡｎをｒ＋１」［、た後、上記の（２）〜
（５）を繰返えす。
トアドレスＣＡｎをｒ＋１」［、た後、上記の（２）〜
（５）を繰返えす。
（７） このような（２）〜（６）の動作を８回繰返
えすことによって、８ｘ８（ビット）の文字パターンが
ビットマツプ画像メモリ２に書込まれる。
えすことによって、８ｘ８（ビット）の文字パターンが
ビットマツプ画像メモリ２に書込まれる。
この第２図の回路では、以上の（１）〜（７）の動作が
行われるので、カラムライトアドレスＣＡｎを任意に設
定することによって、ビットマツプ画像メモリ２の任意
のアドレスの任意のビット位置に文字パターンを書込む
ことができる。
行われるので、カラムライトアドレスＣＡｎを任意に設
定することによって、ビットマツプ画像メモリ２の任意
のアドレスの任意のビット位置に文字パターンを書込む
ことができる。
次に、画像メモリ２に書込まれた文字パターンのデータ
を表示する場合には、すでに説明したように、ローアド
レス発生回路４によって、ローリ−ドアドレスＲＡＯ，
ＲＡＩ、・・・・・・、ＲＡｎを順次発生し、ビットマ
ツプ画像メモリ２からのデータを、バイト単位でＰ／Ｓ
変換回路９ヘセットして、ＣＲＴＩＯへ出力する。
を表示する場合には、すでに説明したように、ローアド
レス発生回路４によって、ローリ−ドアドレスＲＡＯ，
ＲＡＩ、・・・・・・、ＲＡｎを順次発生し、ビットマ
ツプ画像メモリ２からのデータを、バイト単位でＰ／Ｓ
変換回路９ヘセットして、ＣＲＴＩＯへ出力する。
ビットマツプ画像メモリ２は、すでに第１図に関連して
説明したように、８（ビット）ｘｎより成るＲＡＭ１〜
ＲＡＭ８によって構成されているので、ローリ−ドアド
レスＲＡＯ，ＲＡＩ、・・・・・。
説明したように、８（ビット）ｘｎより成るＲＡＭ１〜
ＲＡＭ８によって構成されているので、ローリ−ドアド
レスＲＡＯ，ＲＡＩ、・・・・・。
ＲＡｎに対応してＲＡＭ１〜Ｒ，Ａ Ｍ ８のいずれか
一つだけがセレクトされて、ロー方向のデータが出力さ
れる。
一つだけがセレクトされて、ロー方向のデータが出力さ
れる。
このような動作によって、ビットマツプ画像メモリ２の
情報がＣＲＴＩＯに表示される。
情報がＣＲＴＩＯに表示される。
なお、以上の実施例では、１文字のパターンデータが８
×８（ビット）構成の場合について説明した。しかし、
必ずしもこの場合に限定されるものではなく、例えば１
６Ｘ１６ （ビット）構成や、２４Ｘ２４ （ビット
）構成、３２Ｘ３２ （ビット）構成、さらに、１６Ｘ
’２４（ビット）構成のように任意の構成でよいことは
明らかである。
×８（ビット）構成の場合について説明した。しかし、
必ずしもこの場合に限定されるものではなく、例えば１
６Ｘ１６ （ビット）構成や、２４Ｘ２４ （ビット
）構成、３２Ｘ３２ （ビット）構成、さらに、１６Ｘ
’２４（ビット）構成のように任意の構成でよいことは
明らかである。
また、カラムライトやローリードの単位も、８ビットの
バイト単位の場合についてだけ述べたが、１６ビットの
ワード単位や、２４ビット単位、３２ビット単位等の任
意の単位でも可能なことはいうまでもない。
バイト単位の場合についてだけ述べたが、１６ビットの
ワード単位や、２４ビット単位、３２ビット単位等の任
意の単位でも可能なことはいうまでもない。
以上に詳細に説明したとおり、この発明の画像メモリの
書込み／続出し変換方式では、カラムスキャン型キャラ
クタジェネレータと、ビットマツプ画像メモリとを備え
たＣＲＴ表示装置において、少なくともキャラクタジェ
ネレータの１文字パターンの行数に対応する数のＲＡＭ
から構成され、各ＲＡＭのそれぞれ１ビットから形成さ
れる１列に対応して与えられたカラムアドレスと、１つ
のＲＡＭの１行に対応して与えられたローアドレスとを
有するビットマツプ画像メモリと、カラムアドレス発生
回路と、ローアドレス発生回路と、ビットマップ画像メ
モリへのパターンデータの書込み時には、カラムアドレ
ス発生回路からのカラムアドレスを、また、読出し時に
は、ローアドレス発生回路からのローアトレスを出力さ
せるアドレス選択手段とを設け、キャラクタジェネレー
タから読出した文字パターン情報を、ビットマツプ画像
メモリの任意のアドレスの任意のビット位置にカラム（
列）方向に書込み、ＣＲＴに表示する読出し時には、ビ
ットマツプ画像メモリのロー（行）方向に読出すことに
より、文字間のピッチが任意に設定できるようにし、て
いる。
書込み／続出し変換方式では、カラムスキャン型キャラ
クタジェネレータと、ビットマツプ画像メモリとを備え
たＣＲＴ表示装置において、少なくともキャラクタジェ
ネレータの１文字パターンの行数に対応する数のＲＡＭ
から構成され、各ＲＡＭのそれぞれ１ビットから形成さ
れる１列に対応して与えられたカラムアドレスと、１つ
のＲＡＭの１行に対応して与えられたローアドレスとを
有するビットマツプ画像メモリと、カラムアドレス発生
回路と、ローアドレス発生回路と、ビットマップ画像メ
モリへのパターンデータの書込み時には、カラムアドレ
ス発生回路からのカラムアドレスを、また、読出し時に
は、ローアドレス発生回路からのローアトレスを出力さ
せるアドレス選択手段とを設け、キャラクタジェネレー
タから読出した文字パターン情報を、ビットマツプ画像
メモリの任意のアドレスの任意のビット位置にカラム（
列）方向に書込み、ＣＲＴに表示する読出し時には、ビ
ットマツプ画像メモリのロー（行）方向に読出すことに
より、文字間のピッチが任意に設定できるようにし、て
いる。
羞−一来
このように、この発明の書込み／続出し変換方式では、
ビットマツプ画像メモリを備えたＣＲＴディスプレイ装
置において、カラムスキャン型キャラクタジェネレータ
から読出した文字のパターン情報を画像メモリ上のアド
レスの任意のビット位置に書込むことにより、文字間の
ピッチを任意に設定できるようにしている。
ビットマツプ画像メモリを備えたＣＲＴディスプレイ装
置において、カラムスキャン型キャラクタジェネレータ
から読出した文字のパターン情報を画像メモリ上のアド
レスの任意のビット位置に書込むことにより、文字間の
ピッチを任意に設定できるようにしている。
したがって、この発明の画像メモリの読出し／書込み変
換方式によれば、プロポーショナル表示に際し、従来の
シフトレジスタを使用して文字パターンをシフトした後
、ビットマツプ画像メモリに書込む方法に比較して書込
み動作が極めて単純化され、１回のカラムアドレスの指
定だけで１文字のパターンデータの書込みが行えるので
、処理時間が著しく短縮されて、高速表示が可能となる
。
換方式によれば、プロポーショナル表示に際し、従来の
シフトレジスタを使用して文字パターンをシフトした後
、ビットマツプ画像メモリに書込む方法に比較して書込
み動作が極めて単純化され、１回のカラムアドレスの指
定だけで１文字のパターンデータの書込みが行えるので
、処理時間が著しく短縮されて、高速表示が可能となる
。
第１図はこの発明の画像メモリの書込み／読出し変換方
式の動作原理を説明するための図で、カラムスキャン型
キャラクタジェネレータとビットマツプ画像メモリとの
対応関係の一例を示す概念的構成図、第２図はこの発明
の画像メモリの書込み／読出し変換方式を実施するため
に使用されるＣＲＴ表示装置について、その要部構成の
一例を示す機能ブロック図である。 図面において、１はカラムスキャン型キャラクタジェネ
レータ、２はビットマツプ画像メモリ、３はカラムアド
レス発生回路、４はローアドレス発生回路、５はマルチ
プレクサ、６はタイミング発生回路、７はデータセレク
タ、８はラッチ回路、９はＰ／Ｓ変換回路、１０はＣＲ
Ｔを示す。 ＝８１５
式の動作原理を説明するための図で、カラムスキャン型
キャラクタジェネレータとビットマツプ画像メモリとの
対応関係の一例を示す概念的構成図、第２図はこの発明
の画像メモリの書込み／読出し変換方式を実施するため
に使用されるＣＲＴ表示装置について、その要部構成の
一例を示す機能ブロック図である。 図面において、１はカラムスキャン型キャラクタジェネ
レータ、２はビットマツプ画像メモリ、３はカラムアド
レス発生回路、４はローアドレス発生回路、５はマルチ
プレクサ、６はタイミング発生回路、７はデータセレク
タ、８はラッチ回路、９はＰ／Ｓ変換回路、１０はＣＲ
Ｔを示す。 ＝８１５
Claims (1)
- カラムスキャン型キャラクタジェネレータと、ビットマ
ップ画像メモリとを備えたＣＲＴ表示装置において、少
なくとも前記キャラクタジェネレータの１文字パターン
の行数に対応する数のＲＡＭから構成され、各ＲＡＭの
それぞれ１ビットから形成される１列に対応して与えら
れたカラムアドレスと、１つのＲＡＭの１行に対応して
与えられたローアドレスとを有するビットマップ画像メ
モリと、カラムアドレス発生回路と、ローアドレス発生
回路と、前記ビットマップ画像メモリへのパターンデー
タの書込み時には、前記カラムアドレス発生回路からの
カラムアドレスを、また、読出し時には、前記ローアド
レス発生回路からのローアドレスを出力させるアドレス
選択手段とを設け、前記キャラクタジェネレータから読
出した文字パターン情報を、前記ビットマップ画像メモ
リの任意のアドレスの任意のビット位置にカラム方向に
書込み、ＣＲＴに表示する読出し時には、前記ビットマ
ップ画像メモリのロー方向に読出すことを特徴とするビ
ットマップ画像メモリの書込み／読出し変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12332184A JPS613193A (ja) | 1984-06-15 | 1984-06-15 | 画像メモリの書込み／読出し変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12332184A JPS613193A (ja) | 1984-06-15 | 1984-06-15 | 画像メモリの書込み／読出し変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613193A true JPS613193A (ja) | 1986-01-09 |
Family
ID=14857658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12332184A Pending JPS613193A (ja) | 1984-06-15 | 1984-06-15 | 画像メモリの書込み／読出し変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613193A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4900993A (en) * | 1987-06-17 | 1990-02-13 | Matsushita Electric Industrial Co., Ltd. | Driving apparatus for brushless motor |
| US4970445A (en) * | 1987-09-04 | 1990-11-13 | Matsushita Electric Industrial Co., Ltd. | Brushless motor drive device |
| US5095254A (en) * | 1990-02-06 | 1992-03-10 | Victor Company Of Japan, Ltd. | Disc record/reproduce apparatus with brushless motor having rotational speed controlled by a disc |
| US5192900A (en) * | 1990-06-05 | 1993-03-09 | Victor Company Of Japan, Ltd. | Method and apparatus for driving a brushless motor using feedback control |
| US5254918A (en) * | 1990-06-08 | 1993-10-19 | Victor Company Of Japan, Ltd. | Detection of position of rotor in brushless dc motor |
| US5382886A (en) * | 1992-05-18 | 1995-01-17 | Kabushiki Kaisha Toshiba | Electric waveform generating circuit for brushless motor |
| USRE35469E (en) * | 1990-02-06 | 1997-03-04 | Victor Company Of Japan, Ltd. | Disc record/reproduce apparatus with brushless motor having rotational speed controlled by a disc |
| US5663618A (en) * | 1994-03-30 | 1997-09-02 | Zexel Corporation | Driving apparatus for a commutatorless DC motor |
-
1984
- 1984-06-15 JP JP12332184A patent/JPS613193A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4900993A (en) * | 1987-06-17 | 1990-02-13 | Matsushita Electric Industrial Co., Ltd. | Driving apparatus for brushless motor |
| US4970445A (en) * | 1987-09-04 | 1990-11-13 | Matsushita Electric Industrial Co., Ltd. | Brushless motor drive device |
| US5095254A (en) * | 1990-02-06 | 1992-03-10 | Victor Company Of Japan, Ltd. | Disc record/reproduce apparatus with brushless motor having rotational speed controlled by a disc |
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| US5192900A (en) * | 1990-06-05 | 1993-03-09 | Victor Company Of Japan, Ltd. | Method and apparatus for driving a brushless motor using feedback control |
| US5304902A (en) * | 1990-06-05 | 1994-04-19 | Victor Company Of Japan, Ltd. | Apparatus for driving a brushless DC motor |
| US5254918A (en) * | 1990-06-08 | 1993-10-19 | Victor Company Of Japan, Ltd. | Detection of position of rotor in brushless dc motor |
| US5382886A (en) * | 1992-05-18 | 1995-01-17 | Kabushiki Kaisha Toshiba | Electric waveform generating circuit for brushless motor |
| US5663618A (en) * | 1994-03-30 | 1997-09-02 | Zexel Corporation | Driving apparatus for a commutatorless DC motor |
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