JPH0571106B2

JPH0571106B2 -

Info

Publication number: JPH0571106B2
Application number: JP60122912A
Authority: JP
Inventors: Toshihiko Hori
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-06-04
Filing date: 1985-06-04
Publication date: 1993-10-06
Also published as: JPS61278889A

Description

【発明の詳細な説明】この発明はブラウン管等を用いた表示装置に文
字や記号をラスタスキヤン方式で表示する場合の
表示制御回路に関するものである。

〔従来の技術〕

第４図は表示装置の基本構成を示すブロツク図
である。同図において、１０はデータ入出力制御
回路で、コード化された文字データのリフレツシ
ユメモリ１１への入出力を制御する。１２は基本
制御回路で、表示装置（図示せず）におけるラス
タスキヤンの水平同期信号及び垂直同期信号に同
期して、表示制御に必要なタイミング信号を発生
する。１３はアドレス制御回路で、、基本制御回
路１２で発生されるタイミング信号に同期してリ
フレツシユメモリ１１にアクセスするためのアド
レス信号を発生する。リフレツシユメモリ１１に
は文字や記号のコードが、１文字が１アドレス位
置にそれぞれ格納されている。１４は文字パター
ン発生回路で、文字や記号のコードをアドレスと
して、その文字や記号のドツトパターンが格納さ
れているパターンメモリ（図示せず）を読出して
文字のドツトパターンを発生する。

アドレス制御回路１３からのアドレス信号によ
つてリフレツシユメモリ１１から読出された文字
コードが文字パターン発生回路１４のパターンメ
モリに対するアドレスとなつてその文字のドツト
パターンが読出される。

１５は出力制御回路で、文字パターン発生回路
１４から読出された文字のドツトパターンを基本
制御回路１２からのタイミング信号に応じて、ラ
スタスキヤン方式によつて表示される形のビツト
シリアルのビデオ信号にし出力する。リフレツシ
ユメモリ１１には文字コードの他に制御信号も記
憶されていて、制御信号が読出されたときは、こ
の信号は出力制御回路１５に送られる。

第５図は第４図のアドレス制御回路１３の従来
の回路構成を示すブロツク図で、第５図において
１はアドレスカウンタ、２はマルチプレクサ１、
３はマルチプレクサ２、４は一致回路である。ま
た、図において、Ａ，Ｂ，Ｃ，Ｄはそれぞれ異な
る定数、Ｇ，Ｊはそれぞれ換制御信号、Ｉはアド
レスカウンタ１のロード信号、Ｈはアドレスカウ
ンタ１のインクリメント信号、Ｋは表示終了信号
である。

次に、第６図は表示装置の表示面上の表示の一
部を示す説明図で、小さな矩形の枡目が１ドツト
の画素であり、文字パターン発生回路１４から出
力される１ビツトに対応し、ハツチングを施した
画素が黒を表し論理「１」のビツトに対応し、そ
れ以外の画素が白を表し論理「０」のビツトに対
応すると考える。図の左方１〜８の数値はラスタ
スキヤンの走査線番号を表し、６０，６２は表示
区間、６１，６３が字間を示す。図には第ｉ行、
第ｉ＋１行、第ｊ列、第ｊ＋１列の間にある４文
字を表す。

第６図に示す例では文字パターン発生回路１４
のパターンメモリは１文字について５×７＝35ビ
ツトのメモリを有し、第６図の黒画素に対応する
ビツトには論理「１」の信号が記憶されている場
合を示す。また字間は行方向及び列方向共に１ド
ツト分である場合を示す。

第７図は第６図に対応して出力制御回路１５か
ら出される信号を示し、左方の数字はラスタスキ
ヤンの走査線番号である。但し、第７図には第６
図の第ｉ行に相当する部分の出力だけを示す。

第８図は第５図の回路の制御によつて表示され
る表示例を示す説明図で、説明を簡単にするため
第１行と第２行の表示だけを示し、各行10列に文
字表示が行われるとする。

第９図は第８図の表示に対応するリフレツシユ
メモリ１１のアドレスを示す。

第６図乃至第９図を参照して第５図の回路の動
作を説明する。まず、表示位置を検出した基本制
御回路１２からの信号Ｉにより、アドレスカウン
タ１へのアドレスのロードがおこなわれる。基本
制御回路１２からの信号Ｊによりマルチプレクサ
１・２第１行の開始アドレスである定数Ａを選択
しているので、アドレスカウンタ１には定数Ａの
内容である00がロードされ、第１行第１列の文字
Ａのコードが読出される。そして、１文字毎に信
号Ｈによりアドレスカウンタ１の内容は数値１ず
つ増加し00，01，02…（10進法表示、以下同じ）
となる。一方、基本制御回路１２からの信号Ｇに
よりマルチプレクサ２・３は第１行目の終了アド
レスである定数Ｂ（この例ではその値は09である）
を選択しており、アドレスカウンタ１からのアド
レス信号が09になれば一致回路４は、基本制御回
路１２へ表示終了信号Ｋを送る。アドレスカウン
タ１の内容は信号Ｉにより00にもどされ、これを
ラスタ走査線８本分くり返すと第１行目の表示が
終了する。次に基本制御回路１２が第２行目の表
示位置を検出すると、マルチプレクサ１・２は信
号Ｊにより第２行目開始アドレスである定数Ｃを
選択し、信号Ｉにより第２行目の開始アドレスの
定数Ｃの値の10をアドレスカウンタ１にロードす
る。リフレツシユメモリ１からアドレス10に記憶
されている文字Ｋの文字コードが読出される。そ
して、また、１文字毎に信号Ｈによりアドレスカ
ウンタが増加する。マルチプレクサ２・３は、基
本制御回路１２からの信号Ｇにより第２行目の表
示終了アドレスである定数Ｄを選択しており、ア
ドレスカウンタ１のアドレス信号が定数Ｄの値で
ある19にななれば、一致回路４は、第２行目の表
示終了信号である信号Ｋを送る。これを走査線８
本くり返すと第２行目の表示が終了する。このよ
うにして、一画面分の表示がおこななわれる。

〔発明が解決しようとする問題点〕

以上のように従来の表示制御回路では１行の列
数が最初のハードウエア設計時に定数として固定
され、複数行表示する場合、各行の開始点に対応
するリフレツシユメモリのアドレスが固定されて
いるので、表示形態によつては、データが書込ま
れることのないアドレス位置にもメモリを備えて
いなければならぬという問題点があつた。

この発明は上記のような問題点を解決するため
になされたもので、リフレツシユメモリを効率よ
く使用することができる表示制御回路を提供する
ことを目的としている。

〔問題点を解決するための手段〕

この発明では、各行の表示終了のアドレスをプ
ログラム制御によつて任意にに設定できるように
し、リフレツシユメモリは効率的に使用しなが
ら、各行の列数を任意に設定できるようにした。

〔作用〕

表示終了のアドレスを任意に設定できるので、
各行の表示文字数を任意に変えることができる。

〔実施例〕

以下この発明の実施例を図面について説明す
る。第１図はこの発明の一実施例を示すブロツク
図であつて、従来の回路を示す第５図に対応し、
第５図と同一符号は同一又は相当部分を示し、同
一ローマ字は同一信号を示す。５はメモリ装置
１，６はメモリ装置２，７はアドレスラツチであ
る。またＬはアドレスラツチ７の内容を０とする
クリア信号、Ｍはアドレスラツチ７へのロード信
号を示す。

第２図は第１図の回路の制御によつて表示され
る表示例を示す説明図で、第８図に対応するが、
第１行目に７字、第２行目に13字を表示する例を
示す。第３図は第２図の表示に対応するリフレツ
シユメモリ１１のアドレスを示す。第２行目第１
列に表示する文字Ｈの文字コードが格納されてい
るアドレスは07であり、第１行目末尾列に表示す
る文字Ｇの文字コードが格納されているアドレス
06に続く数字であるので２行に分けた表示である
がリフレツシユメモリ１１内では連続したメモリ
領域に格納されていることを表す。

次に第１図の回路の動作について説明する。ま
ず、表示位置を検出した基本制御回路１２からの
信号Ｉによりアドレスラツチ７の内容がアドレス
カウンタ１にロードされる。これに先だつて基本
制御回路１２からの信号Ｌによつてアドレスラツ
チ７の内容は00になつているので00がアドレスカ
ウンタ１の初期値として入力され、アドレス00に
格納されている文字Ａの文字コードが読出され
る。１文字読出されるごとに信号Ｈによりアドレ
スカウンタ１の内容は１ずつ増加する。

メモリ装置１，５へはプログラム制御によつて
あらかじめ数値06が設定されており、メモリ装置
２，６へは同様に数値19が設定されている。一
方、基本制御回路１２からの信号Ｇによつてマル
チプレクサ３はメモリ装置１，５の内容を出力し
ているので、アドレスカウンタ１からのアドレス
信号が数値06になると、一致回路４は表示終了信
号Ｋを出力して基本制御回路１２へ送る。これを
ラスタ走査線８本分くり返すと第１行目の表示が
終了する。このとき基本制御回路１２は信号Ｍを
出力し、アドレスカウンタ１の出力のアドレス信
号（すななわち数値06）をアドレスラツチ７へ記
憶する。次に基本制御回路１２は信号Ｉにより、
第１行目の最終アドレス（数値06）をアドレスカ
ウンタ１にロードし、信号Ｈによりアドレスカウ
ンタ１の内容に数値１を加え（その結果数値は07
となる）表示を開始させる。

そして信号Ｈによりアドレスカウンタ１の内容
は１文字ごとに数値１ずつ増加する。マルチプレ
クサ３は、基本制御回路からの信号Ｇによりメモ
リ装置２，６の内容を出力しており、その内容は
19であるので、アドレスカウンタ１からアドレス
信号が数値19になれば、一致回路４は基本制御回
路へ第２行目の表示終了信号である信号Ｋを送
る。これをラスタ走査線８本分くり返すことによ
り、第２行目の表示が終了する。このようにして
一画面分の表示がおこなわれる。

なお、以上の実施例では第６図に示すとおり縦
方向の字間６３は１ラスタ走査線分とし、これを
文字表示の１行に含めて８本のラスタ走査線とし
て説明したが、縦方向の字間６３、すなわち行間
は任意に設定することができ、その場合において
も第１図の回路をそのまま適用できることは明ら
かである。

また、上記実施例では表示文字の最終アドレス
で一致信号が出てその行の表示が終了するように
したが、この種の表示回路では、アドレスが決定
されてから表示出力が出るまでに時間的に余裕が
あるので、最終アドレス＋１の値で一致信号を送
り、表示終了とすることも可能である。

更に、上記実施例では説明の便宜上２行表示に
ついて説明したが３行以上の表示にこの発明を適
用できることは申すまでもない。

〔発明の効果〕

以上のようにこの発明によれば、１行に表示で
きる文字数をプログラムすることができるので、
ハードウエア構成上、リフレツシユメモリを節約
することができ、特に集積回路においてはチツプ
面積を小さくできるのでコストダウンの効果が得
られる。また、ハードウエアに制限されない自由
に表示のプログラムができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロツク
図、第２図は第１図の回路の制御によつて表示さ
れる表示例を示す説明図、第３図は第２図の表示
に対応するリフレツシユメモリのアドレスを示す
説明図、第４図は表示装置の基本構成を示すブロ
ツク図、第５図は第４図のアドレス制御回路の従
来の回路構成を示すブロツク図、第６図は表示装
置の表示面上の表示の一部を示す説明図、第７図
は第６図に対応して出力制御回路から出力される
信号を示す波形図、第８図は第５図の回路の制御
によつて表示される表示例を示す説明図、第９図
は第８図の表示に対応するリフレツシユメモリの
アドレスを示す説明図。１はアドレスカウンタ、３はマルチプレクサ、
４は一致回路、７はアドレスラツチ、１１はリフ
レツシユメモリ、１２は基本制御回路、１３はア
ドレス制御回路、１４は文字パターン発生回路、
１５は出力制御回路。尚、各図中同一符号は同一
又は相当部分を示す。

Claims

【特許請求の範囲】１リフレツシユメモリから読出した文字コード
に対応する文字のドツトパターンを文字パターン
発生回路によつて発生し、この発生したドツトパ
ターンをラスタスキヤン方式により表示する場合
の表示制御回路において、表示の行区分に関係なく、表示順に従つたアド
レス位置において上記リフレツシユメモリに文字
コードを格納しておく手段、上記リフレツシユメモリを読出すためのアドレ
ス信号を生成するアドレスカウンタ、このアドレスカウンタの初期値として上記リフ
レツシユメモリから最初に読出すべき文字コード
のアドレスを表す数値を設定し、文字コードの１
データを読出すごとにアドレスカウンタの内容を
数値１ずつインクレメントする手段、上記アドレスカウンタからのアドレス信号が一
方の入力となる一致回路、この一致回路の他方の入力として現在表示中の
行の最終文字の上記リフレツシユメモリ内のアド
レスを表す数値を入力する手段、上記一致回路において上記一方の入力と上記他
方の入力との一致を検出したとき、表示終了信号
を出力する手段、この表示終了信号を処理して文字の表示行の変
更時点を検出し、この変更時点において上記表示
終了信号が出力されたアドレス信号をラツチする
アドレスラツチ、このアドレスラツチの内容に数値１を加えた数
値を上記表示行の変更後の上記アドレスカウンタ
の更新初期値として設定する手段を備えたことを
特徴とする表示制御回路。