JPH0631922B2 - ディスプレイ装置 - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、複数プレーンの画像メモリを備え、ラスタス
キャン型ディスプレイを用いて、グラフィック表示を行
なうのに好適なディスプレイ装置に関する。

(ロ) 従来の技術 特開昭５９−１１４５８１号公報には、第１及び第２の
プレーンメモリを備え、その内容をラスタスキャン型デ
ィスプレイに表示する装置において、ビデオ選択スイッ
チとそのスイッチによる指定に応じてプレーン選択信号
を発生するビデオセレクタと、各プレーンメモリの出力
段に接続されプレーン選択信号に応答した開閉するＡＮ
Ｄゲートとを備え、第１及び第２のプレーンメモリの内
容を同時に、又は、別々に表示するディスプレイ装置が
開示されている。

(ハ) 発明が解決しようとする問題点 従来の技術においては、ビデオ選択スイッチの操作に応
じてプレーンメモリの選択を行なうようにしているの
で、各プレーンメモリの内容を各々単独に画面全体に表
示するか、あるいは、両プレーンメモリの内容を画面全
体に重ね合わせて表示することしかできなかった。

即ち、プレーンの選択を行なったときは、各プレーンの
内容を１画面上に混在させて表示することはできなかっ
た。

(ニ) 問題点を解決するための手段 本発明は、複数プレーンの画像メモリと、画面アドレス
及びラスタアドレスを発生するアドレス発生手段と、前
記画像メモリの各プレーンを所定の大きさのメモリブロ
ックに区画した該メモリブロックの座標を示す列アドレ
ス及び行アドレスより成るブロックアドレスに前記画面
アドレスを変換する書換え可能なブロックアドレスマッ
プメモリと、前記画像メモリの各プレーンの行方向をラ
スタに対応した１ドットライン単位で分割したシリアル
なラインアドレスに前記行アドレス及びラスタアドレス
を変換する書換え可能なラインアドレスマップメモリと
を備え、前記列アドレス及びラインアドレスで前記画像
メモリをアドレス指定するディスプレイ装置において、
前記画面アドレスの各値に対応して第１プレーン選択デ
ータを記憶する書換え可能な第１制御メモリと、前記行
アドレス及びラスタアドレスの各値に対応して第２プレ
ーン選択データを記憶する書換え可能な第２制御メモリ
と、第１表示モードと第２表示モードのモード指定を行
なうモード指定信号と前記第１及び第２プレーン選択デ
ータを入力し、前記第１表示モードでは前記複数プレー
ンの画像メモリから読出された画像データを全て出力
し、第２表示モードでは前記第１及び第２選択プレーン
データに応じて前記画像メモリの唯一のプレーンの画像
データのみを選択して出力するプレーン選択回路とを設
けて構成したものである。

(ホ) 作用 本発明では、ブロックアドレスマップメモリ及びライン
アドレスマップメモリにより、画像メモリの１プレーン
の１メモリブロックを１ドットライン単位で指定し、対
応する画像データを画面の任意のラスタに対応させるこ
とができ、又、第１及び第２制御メモリにより１メモリ
ブロックの１ドットライン単位でプレーン選択を行な
え、且つ、プレーン選択回路を備えているので、複数の
プレーンを連続した大容量画像メモリとして扱い、複数
プレーンに跨る大画像を書込み、この任意の一部の画像
を画面上に表示し、更には、各マップメモリ及び制御メ
モリの内容を書換えることにより、ブロック単位及び１
ドットライン単位に画面に表示すべき画像位置を移動す
ることが可能となる。

(ヘ) 実施例 第１図は本発明の実施例を示すブロック図であり、(1)
はＲ，Ｇ，Ｂ，Ｉ（インテンシティー）に各々対応する
４つのプレーン（１Ｒ），（１Ｇ），（１Ｂ），（１
Ｉ）より成り、１プレーンが１画面以上の容量を有する
画像メモリ、(2)は画面アドレスＭＡ及びラスタアドレ
スＲＡを発生するＣＲＴコントローラ、(3)は画面アド
レスＭＡがアドレスとして与えられ、列アドレスＸ及び
行アドレスＹより成るブロックアドレスに画面アドレス
ＭＡを変換する書換え可能なブロックアドレスマップメ
モリ、(4)は行アドレスＹ及びラスタアドレスＲＡがア
ドレスとして与えられ、両アドレス情報をラインアドレ
スに変換するラインアドレスマップメモリ、(5)はドッ
トクロックＤＯＴＣＫ，キャラクタクロックＣＨＲＣ
Ｋ，ロード信号ＬＯＡＤ等のタイミング信号を発生する
タイミング制御回路、（６Ｒ）〜（６Ｉ）は各プレーン
（１Ｒ）〜（１Ｉ）から読出したパラレル画像データを
ドットクロックＤＯＴＣＫに基づいてシリアルデータに
変換するパラレルシリアル変換回路Ｐ／Ｓ、(7)は両マ
ップメモリ及び画像メモリにデータバスＤＢＵＳを介し
てデータを書込むためのＣＰＵ、(8)〜(10)はアドレス
バスＡＢＵＳを介してＣＰＵから与えられるアドレス
と、ＣＲＴコントローラあるいはマップメモリから与え
られるアドレスとを、キャラクタクロックＣＨＲＣＫに
応じて選択するマルチプレクサＭＰＸ、(11)はＣＰＵか
らのアドレスとリードイネーブル信号ＲＥ及びライトイ
ネーブル信号ＷＥとを入力し、マップメモリ(3)(4)及び
画像メモリの各プレーン（１Ｒ）（１Ｇ）（１Ｂ）（１
Ｉ）のメモリ選択を行ない、且つ、読出し及び書込みの
制御を行なうリードライト制御回路である。

ここで、ディスプレイ画面と画面アドレス及びラスタア
ドレスとの関係を第２図に示すと、ディスプレイ画面が
４８×４８ドット、即ち、キャラクタで表わすと１２字
×６行の構成である場合、画面アドレスＭＡは１キャラ
クタに対応する４×８ドットの表示空間の画面位置を示
すものであり、画面左上端から右下端に向かって、０〜
７１のアドレスが割り当てられる。又、ラスタアドレス
ＲＡは、画面アドレスにより指定される画面の１表示空
間においてスキャンすべきラスタの位置を示すもので、
各表示空間に対して０〜７までのラスタアドレスが割り
当てられている。

一方、画像メモリ(1)の各プレーンは、第３図に示すよ
うに、６４×６４ドットの容量を有しており、各プレー
ンを８×８ドットのメモリブロックに区画し、各メモリ
ブロックの座標を列アドレスＸ及び行アドレスＹより成
るブロックアドレス（０，０）〜（７，７）で表わし、
又、行方向をラスタに対応する１ドットライン単位で分
割し、各ドットラインをシリアルなラインアドレス０〜
６３で表わし、ブロックアドレスＸ及びＹとラインアド
レスＬＡを、各々、ブロックアドレスマップメモリ(3)
とラインアドレスマップメモリ(4)に書込むようにして
いる。尚、第３図の太線で示すエリアが１画面の容量に
相当する。

ところで、本実施例では、プレーンを選択するためのプ
レーン選択データをＢ１２とＬ９の２ビットで構成して
おり、プレーン選択データＢ１２と画面アドレスの各値
に対応して記憶する第１制御メモリと、第１表示モード
と第２表示モードのモード指定を行なうモード指定デー
タＢ１５を画面アドレスの各値に対応して記憶する第３
制御メモリとを、ブロックアドレスマップメモリ(3)の
一部として構成している。又、プレーン選択データＬ９
を行アドレスＹ及びラスタアドレスＲＡの各値に対応し
て記憶する第２制御メモリを、ラインアドレスマップメ
モリ(4)の一部として構成している。即ち、第４図に示
すように、ブロックアドレスマップメモリ(3)には各画
面アドレスに対して、０〜４ビット目までに行アドレス
Ｙを、５〜１０ビット目までに列アドレスＸを、１２ビ
ット目にプレーン選択データＢ１２を、そして、１５ビ
ット目にモード指定データＢ１５を記憶する構成とし、
又、第５図に示すように、ラインアドレスマップメモリ
(4)には、行アドレスＹ及びラスタアドレスＲＡの各値
に対して、０〜８ビット目までにラインアドレスＬＡ
を、９ビット目にプレーン選択データＬ９を記憶する構
成としている。そして、パラレルシリアル変換回路（６
Ｒ）〜（６Ｉ）の後に設けたプレーン選択回路(12)でプ
レーン選択データＢ１２及びＬ９とモード指定データＢ
１５に応じて各プレーンからの画像データが選択出力さ
れる。

そこで、第６図にプレーン選択回路(12)の具体回路例
を、そして、そのタイミングチャートを第７図に示す。

第６図において、(13)及び(14)はキャラクタクロックＣ
ＨＲＣＫをラッチパルスとするラッチ回路、(15)〜(18)
はパラレルシリアル変換回路（６Ｂ）〜（６Ｉ）と各々
の出力に接続されたＡＮＤゲート、(19)〜(24)はＮＡＮ
Ｄゲート、(25)〜(27)はインバータであり、ラッチ回路
(13)にモード指定データＢ１５及びプレーン選択データ
Ｂ１２及びＬ９が入力され、画像メモリ(1)の各プレー
ンからのパラレル画像データをパラレルシリアル変換回
路（６Ｂ）〜（６Ｉ）へロードするためのロード信号Ｌ
ＯＡＤはＮＡＮＤゲート(21)及び(22)に入力される。

そこで、先ず、第１表示モードを指定する「Ｌ」のモー
ド指定データＢ１５が入力されたとすると、ラッチ回路
(13)の対応する出力が「Ｌ」となり、ＮＡＮＤゲート(1
9)及び(20)の出力が常に「Ｈ」となるためＮＡＮＤゲー
ト(21)及び(22)がイネーブルとなり、ロード信号ＬＯＡ
ＤとキャラクタクロックＣＨＲＣＫが共に「Ｈ」のとき
両ＮＡＮＤゲート(21)及び(22)から「Ｌ」の信号が出力
され、パラレルシリアル変換回路（６Ｂ）〜（６Ｉ）全
てに、各プレーン（１Ｂ）〜（１Ｉ）からのパラレル画
像データがロードされ、シリアルデータに変換される。
一方、Ｂ１５の対応するラッチ回路(13)の出力によりＮ
ＡＮＤゲート(23)及び(24)はディセーブルされるので、
その出力は常に「Ｈ」となり、キャラクタクロックＣＨ
ＲＣＫが立下がると、ラッチ回路(14)の両出力は共に
「Ｈ」となり、従って、ＡＮＤゲート(15)〜(18)は全て
イネーブルとなる。このため、Ｒ，Ｇ，Ｂ，Ｉの各プレ
ーンから読出された画像データが同時に出力され、画面
上では各プレーンの画像に重ね合わせ表示が為される。
即ち、カラー１６色の表示が可能となる。

次に、モード指定データＢ１５が第２表示モードを指定
する「Ｈ」であり、今、仮に、プレーン選択データＢ１
２及びＬ９が共に「Ｌ」であったとする。

この場合、ラッチ回路(13)へデータが取込まれると、モ
ード指定データＢ１５が「Ｈ」なので、ＮＡＮＤゲート
(19)及び(20)はイネーブル状態となるが、プレーン選択
データＢ１２が「Ｌ」であるため、ＮＡＮＤゲート(19)
の出力は「Ｈ」となってＮＡＮＤゲート(21)はイネーブ
ル状態となり、ＮＡＮＤゲート(20)の出力は「Ｌ」とな
る。このため、ＮＡＮＤゲート(22)の出力は他の２本の
信号とは無関係に「Ｈ」となり、パラレルシリアル変換
回路（６Ｒ）及び（６Ｉ）へはプレーン（１Ｒ）及び
（１Ｉ）からの画像データがロードされず、シリアルデ
ータは出力されない。ところが、ＮＡＮＤゲート(21)は
イネーブル状態であるから、ロード信号ＬＯＡＤとキャ
ラクタクロックＣＨＲＣＫが共に「Ｈ」のときその出力
が「Ｌ」となって各プレーン(1B)及び(1G)からの画像デ
ータが各々パラレルシリアル変換回路（６Ｂ）及び（６
Ｇ）にロードされる。

これまでで、Ｂ及びＧに対応するプレーン（１Ｂ）及び
（１Ｇ）が選択されたこととなる。

ところで、モード指定データＢ１５に対応するラッチ回
路(13)の出力が「Ｈ」となると、ＮＡＮＤゲート(23)及
び(24)はイネーブル状態となるが、プレーン選択データ
Ｌ９が「Ｌ」なので、ＮＡＮＤゲート(23)の出力は
「Ｌ」、そして、ＮＡＮＤゲート(24)の出力は「Ｈ」と
なる。このため、ＡＮＤゲート(15)及び(17)がイネーブ
ルされ、他のＡＮＤゲート(16)及び(18)はディセーブル
される。ところが、Ｒのプレーン（１Ｒ）の画像データ
はロードされていないので、結局、Ｂのプレーン（１
Ｂ）の画像データのみがＡＮＤゲート(15)を介して出力
されることとなる。即ち、Ｂのプレーン（１Ｂ）のみが
選択されることになる。

以下、同様に、第８図に示すような、プレーン選択デー
タＢ１２とＬ９の組合せにより、選択されるプレーンが
決定される。

ここで、プレーン選択データＢ１２は８×８ドットのメ
モリブロック単位にブロックアドレスマップメモリ(3)
に記憶されており、プレーン選択データＬ９は１ドット
ライン単位にラインアドレスマップメモリ(4)に記憶さ
れているので、プレーンの選択は、８×１ドット単位に
きめ細かく指定できる。

そこで、第２表示モードを用いて、４つのプレーン（１
Ｒ）〜（１Ｉ）を連続した１つの４画面サイズの画像メ
モリとして取り扱う例を以下に示す。

例えば、第９図に示すように、画像メモリ(1)の各プレ
ーン（１Ｒ）〜（１Ｉ）にＣＰＵ(7)から連続した画像
を書込んでおき、画面には各プレーンが接する中央部の
画像を表示するものとする。

この場合、先ず、第１０図に示すようにブロックアドレ
スマップメモリ(3)には、画面の左半分に相当する画面
アドレスにプレーン選択データＢ１２として「０」を書
込み、右半分に相当する画面アドレスにプレーン選択デ
ータＢ１２として「１」を書込む。更に、１行目の画面
アドレス０〜１１に対しては行アドレスＹとして「０」
を書込み、以下、２〜６行目の画面アドレスに対して行
アドレスＹとして「１」〜「５」を順に書込む。又、メ
モリブロックの１列目〜３列目に相当する画面アドレス
に対しては列アドレスＸとして「５」〜「７」を、４列
目〜６列目に相当する画面アドレスに対しては列アドレ
スＸとして「０」〜「２」を順に書込む。一方、ライン
アドレスマップメモリ(4)には、第１１図に示すよう
に、先ず、画面の上半分及び下半分に相当する画面アド
レスに、プレーン選択データＬ９として、各々、「０」
及び「１」を書込み、行アドレス０〜２に対してラスタ
アドレスＲＡの増加に伴なって、「４０」〜「６３」の
シリアルなラインアドレスＬＡを書込み、行アドレス３
〜５に対してはラスタアドレスＲＡの増加を伴ない、
「０」〜「２３」のシリアルなラインアドレスＬＡを書
込む。

このように、各マップメモリにデータを書込めば、Ｂプ
レーン（１Ｂ）においては列アドレスＸが５〜７でライ
ンアドレスＬＡが４０〜６３までの画像データが画面左
上部に表示され、Ｒプレーン（１Ｒ）においては、列ア
ドレスＸが０〜２でラインアドレスＬＡが４０〜６３ま
での画像データが画面右上部に表示される。そして、Ｇ
プレーン（１Ｇ）においては、列アドレスＸが５〜７で
ラインアドレスＬＡが０〜２３までの画像データが、
又、Ｉプレーン（１Ｉ）においては、列アドレスＸが０
〜２でラインアドレスＬＡが０〜２３までの画像データ
が、画面の左下部及び右下部に各々表示され、従って、
４画面サイズで描かれた画像の一部、即ち、第９図の正
方形αで囲ったように、山の頂上部分が画面に表示され
ることとなる。

そこで、ラインアドレスマップメモリ(4)のラインアド
レス４０〜６２を各々インクリメントした値４１〜６３
に、そして、ラインアドレス０〜２３も各々インクリメ
ントした値１〜２４に書換え、更に、行アドレス及びラ
スタアドレス（Ｙ，ＲＡ）が(２，７)に対応するライン
アドレス「６３」及びプレーン選択データ「０」を、各
々、「０」及び「１」に書換えれば、全体に１ドットラ
インだけ下方にスクロールすることができ、同様の動作
を繰り返せば、４画面サイズに描かれた山の画像を頂点
から真っすぐ下方に向かって連続して眺めることができ
る。勿論、ラインアドレスＬＡとしてディクリメントし
た値を順次書込み、且つ、プレーンの境界においてプレ
ーン選択データＬ９を書換えれば、上方へのドットスク
ロールも可能である。

又、ブロックアドレスマップメモリ(3)において、列ア
ドレスＸ及びプレーン選択データＢ１２を書換えれば左
右方向へのメモリブロック単位の移動が可能であり、例
えば、列アドレス５〜７を４〜６に、列アドレス０，
１，２を７，０，１に、更には列アドレス７に相当する
画面アドレス(４，５)(１６，１７)(２８，２９)(４
０，４１)(５２，５３)(６４，６５)のプレーン選択デ
ータ０を１に書換えれば左方への移動が行なえる。

従って、ブロックアドレスマップメモリ(3)及びライン
アドレスマップメモリ(4)の内容を書換えれば、４画面
サイズの画像メモリに描かられ画像の任意の位置の画像
を自由に画面上に映し出すことができ、例えば、Ｒプレ
ーンの太陽、Ｂプレーンの雲、Ｇプレーンの山の麓の家
を画面に表示することも容易に行なえる。

ところで、上述の実施例においては、モード指定データ
Ｂ１５をブロックアドレスマップメモリ(3)に記憶し、
メモリブロック単位にモード指定を行なえるようにした
が、モード指定レジスタを設け、１画面スキャン終了時
必要なときに、ＣＰＵ(7)よりその内容を書換えること
により画面単位にモード指定を行なうようにしてもよ
い。又、プレーン選択回路(12)の出力であるＲ，Ｇ，
Ｂ，Ｉの各ビデオ信号を直接カラーディスプレイに入力
すると、各プレーンの表示は予め定められた色表示とな
るが、特開昭５９−８４２９５号に開示されているよう
な所謂パレットレジスタを接続して、その内容をＣＰＵ
により書換えれば、所望の色表示が行なえる。

(ト) 発明の効果 本発明に依れば、同一画面上に複数のプレーンの画像を
混在させて表示可能となり、しかも、画像メモリの各プ
レーンの選択を１メモリブロックの１ドットライン単位
に決め細く行なえる。又、複数のプレーンを連続した大
容量画像メモリとして扱い、複数プレーンに跨る大画像
を書込み、この任意の一部の画像を画面上に表示し、更
には、ブロック単位あるいは１ドットライン単位に画像
の移動が可能となり、非常に便利となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は表
示画面と画面アドレス及びラスタアドレスとの対応を示
す説明図、第３図は画像メモリの各プレーンとブロック
アドレス及びラインアドレスとの対応を示す説明図、第
４図及び第５図は各々ブロックアドレスマップメモリ及
びラインアドレスマップメモリの記憶フォーマットを示
す説明図、第６図はプレーン選択回路の具体回路図、第
７図はプレーン選択回路の動作を説明するためのタイミ
ングチャート、第８図はプレーン選択データと各プレー
ンとの関係を示す説明図、第９図は各プレーンの画像と
表示画面との関係を示す説明図、第１０図及び第１１図
は各々ブロックアドレスマップメモリとラインアドレス
マップメモリの内容を示す説明図である。 主な図番の説明 (1)（１Ｒ）〜（１Ｉ）……画像メモリ、(2)……ＣＲＴ
コントローラ、(3)……ブロックアドレスマップメモ
リ、(4)……ラインアドレスマップメモリ、（６Ｒ）〜
（６Ｉ）……パラレルシリアル変換回路、(12)……プレ
ーン選択回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数プレーンの画像メモリと、画面アドレ
   ス及びラスタアドレスを発生するアドレス発生手段と、
   前記画像メモリの各プレーンを所定の大きさのメモリブ
   ロックに区画した該メモリブロックの座標を示す列アド
   レス及び行アドレスより成るブロックアドレスに前記画
   面アドレスを変換する書換え可能なブロックアドレスマ
   ップメモリと、前記画像メモリの各プレーンの行方向を
   ラスタに対応した１ドットライン単位で分割したシリア
   ルなラインアドレスに前記行アドレス及びラスタアドレ
   スを変換する書換え可能なラインアドレスマップメモリ
   とを備え、前記列アドレス及びラインアドレスで前記画
   像メモリをアドレス指定するディスプレイ装置におい
   て、前記画面アドレスの各値に対応して第１プレーン選
   択データを記憶する書換え可能な第１制御メモリと、前
   記行アドレス及びラスタアドレスの各値に対応して第２
   プレーン選択データを記憶する書換え可能な第２制御メ
   モリと、第１表示モードと第２表示モードのモード指定
   を行なうモード指定信号と前記第１及び第２プレーン選
   択データを入力し、前記第１表示モードでは前記複数プ
   レーンの画像メモリから読出された画像データを全て出
   力し、第２表示モードでは前記第１及び第２選択プレー
   ンデータに応じて前記画像メモリの唯一のプレーンの画
   像データのみを選択して出力するプレーン選択回路とを
   具備したことを特徴とするディスプレイ装置。
2. 【請求項２】特許請求の範囲第１項において、前記第１
   及び第２制御メモリは、各々、ブロックアドレスマップ
   メモリ及びラインアドレスマップメモリの一部として構
   成されたことを特徴とするディスプレイ装置。