JPH0230516B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、複数プレーンの画像メモリを備え、
ラスタスキヤン型CRTデイスプレイを用いて、
グラフイク表示を行なうのに好適なデイスプレイ
装置に関する。

(ロ) 従来の技術 特開昭59−114581号公報には、第１及び第２の
プレーンメモリを備え、その内容をラスタスキヤ
ン型デイスプレイに表示する装置において、ビデ
オ選択スイツチとそのスイツチによる指定に応じ
てプレーン選択信号を発生するビデオセレクタ
と、各プレーンメモリの出力段に接続されプレー
ン選択信号に応答して開閉するANDゲートとを
備え、第１及び第２のプレーンメモリの内容を同
時に、又は、別々に表示するデイスプレイ装置が
開示されている。

(ハ) 発明が解決しようとする問題点 従来の技術においては、ビデオ選択スイツチの
操作に応じてプレーンメモリの選択を行なうよう
にしているので、各プレーンメモリの内容を各々
単独に画面全体に表示するか、あるいは、両プレ
ーンメモリの内容を画面全体に重ね合わせて表示
することしかできなかつた。即ち、プレーン選択
を行なつても、１画面上に各プレーンの単独表示
と両プレーンの重ね合わせ表示とを混在させるこ
とは不可能であつた。

(ニ) 問題点を解決するための手段 本発明は複数プレーンの画像メモリと、画面ア
ドレス及びラスタアドレスを発生するCRTコン
トローラと、前記画像メモリの各プレーンを所定
の大きさのメモリブロツクに区画した該メモリブ
ロツクの座標を示す列アドレス及び行アドレスよ
り成るブロツクアドレスに前記画面アドレスを変
換する書換え可能なブロツクアドレスマツプメモ
リと、前記画像メモリの各プレーンの行方向をラ
スタに対応した１ドツトライン単位で分割したシ
リアルなラインアドレスに前記行アドレス及びラ
スタアドレスを変換する書換え可能なラインアド
レスマツプメモリとを備え、前記列アドレス及び
ラインアドレスで前記画像メモリをアドレス指定
するデイスプレイ装置において、前記画面アドレ
スの各値に対応して第１プレーン選択データを記
憶する書換え可能な第１制御メモリと、前記行ア
ドレス及びラスタアドレスの各値に対応して第２
プレーン選択データを記憶する書換え可能な第２
制御メモリと、第１表示モードと第２表示モード
のモード指定を行なうモード指定データを前記画
面アドレスの各値に対応して記憶する書換え可能
な第３制御メモリと、前記第１及び第２プレーン
選択データと前記モード指定データとを入力し、
前記第１表示モードでは前記複数プレーンの画像
メモリから読出された画像データを全て出力し、
第２表示モードでは前記第１及び第２選択プレー
ンデータに応じて前記画像メモリの唯一のプレー
ンの画像データのみを選択して出力するプレーン
選択回路とを設けて構成したものである。

(ホ) 作用 本発明では、ブロツクアドレスマツプメモリ及
びラインアドレスマツプメモリにより、画像メモ
リの１プレーンの１メモリブロツクを１ドツトラ
イン単位で指定し、対応する画像データを画面の
任意のラスタに対応させることができ、又、第１
及び第２制御メモリによる１メモリブロツクの１
ドツトライン単位でプレーン選択を行なえ、且
つ、第３制御メモリによりメモリブロツク単位に
表示モードの指定が行なえ、更には、プレーン選
択回路を備えているので、１画面上に、各プレー
ンの単独表示と複数プレーンの重ね合わせ表示と
を、混在させることが可能となる。

(ヘ) 実施例 第１図は本発明の実施例を示すブロツク図であ
り、１はＲ，Ｇ，Ｂ，Ｉ（インテンシテイー）に
各々対応する４つのプレーン１Ｒ，１Ｇ，１Ｂ，
１Ｉより成り、１プレーンが１画面以上の容量を
有する画像メモリ、２は画面アドレスMA及びラ
スタアドレスRAを発生するCRTコントローラ、
３は画面アドレスMAがアドレスとして与えら
れ、列アドレスＸ及び行アドレスＹより成るブロ
ツクアドレスに画面アドレスMAを変換する書換
え可能なブロツクアドレスマツプメモリ、４は行
アドレスＹ及びラスタアドレスRAがアドレスと
して与えられ、両アドレス情報をラインアドレス
に変換するラインアドレスマツプメモリ、５はド
ツトクロツクDOTCK、キヤラクタクロツク
CHRCK、ロード信号LOAD等のタイミング信号
を発生するタイミング制御回路、６Ｒ〜６Ｉは各
プレーン１Ｒ〜１Ｉから読出したパラレル画像デ
ータをドツトクロツクDOTCKに基づいてシリア
ルデータに変換するパラレルシリアル変換回路
Ｐ／Ｓ、７は両マツプメモリ及び画像メモリにデ
ータバスDBUSを介してデータを書込むための
CPU、８〜１０はアドレスバスABUSを介して
CPUから与えられるアドレスと、CRTコントロ
ーラあるいはマツプメモリから与えられるアドレ
スとを、キヤラクタクロツクCHRCKに応じて選
択するマルチプレクサMPX、１１はCPUからの
アドレスとリードイネーブル信号RE及びライト
イネーブル信号WEとを入力し、マツプメモリ
３，４及び画像メモリの各プレーン１Ｒ，１Ｇ，
１Ｂ，１Ｉのメモリ選択を行ない、且つ、読出し
及び書込みの制御を行なうリードライト制御回路
である。

ここで、デイスプレイ画面と画面アドレス及び
ラスタアドレスとの関係を第２図に示すと、デイ
スプレイ画面が48×48ドツト、即ち、キヤラクタ
で表わすと、12字×６行の構成である場合、画面
アドレスMAは１キヤラクタに対応する４×８ド
ツトの表示空間の画面位置を示すものであり、画
面左上端から右下端に向かつて、０〜71のアドレ
スが割り当てられる。又、ラスタアドレスRA
は、画面アドレスにより指定される画面の１表示
空間においてスキヤンすべきラスタの位置を示す
もので、各表示空間に対して０〜７までのラスタ
アドレスが割り当てられている。

一方、画像メモリ１の各プレーンは、第３図に
示すように、64×64ドツトの容量を有しており、
各プレーンを８×８ドツトのメモリブロツクに区
画し、各メモリブロツクの座標を列アドレスＸ及
び行アドレスＹより成るブロツクアドレス０，０
〜７，７で表わし、又、行方向をラスタに対応す
る１ドツトライン単位で分割し、各ドツトライン
をシリアルなラインアドレス０〜６３で表わし、
ブロツクアドレスＸ及びＹとラインアドレスLA
を、各々、ブロツクアドレスマツプメモリ３とラ
インアドレスマツプメモリ４に書込むようにして
いる。尚、第３図の太線で示すエリアが１画面の
容量に相当する。

ところで、本実施例では、プレーンを選択する
ためのプレーン選択データをＢ１２とＬ９の２ビ
ツトで構成しており、プレーン選択データＢ１２
を画面アドレスの各値に対応して記憶する第１制
御メモリと、第１表示モードと第２表示モードの
モード指定を行なうモード指定データＢ１５を画
面アドレスの各値に対応して記憶する第３制御メ
モリとを、ブロツクアドレスマツプメモリ３の一
部として構成している。又、プレーン選択データ
Ｌ９を行アドレスＹ及びラスタアドレスRAの各
値に対応して記憶する第２制御メモリを、ライン
アドレスマツプメモリ４の一部として構成してい
る。即ち、第４図に示すように、ブロツクアドレ
スマツプメモリ３には、各画面アドレスに対し
て、０〜４ビツト目までに行アドレスＹを、５〜
10ビツト目までに列アドレスＸを、12ビツト目に
プレーン選択データＢ１２を、そして、15ビツト
目にモード指定データＢ１５を記憶する構成と
し、又、第５図に示すように、ラインアドレスマ
ツプメモリ４には、行アドレスＹ及びラスタアド
レスRAの各値に対して、０〜８ビツト目までに
ラインアドレスLAを、９ビツト目にプレーン選
択データＬ９を記憶する構成としている。そし
て、パラレルシリアル変換回路６Ｒ〜６Ｉの後に
設けたプレーン選択回路１２でプレーン選択デー
タＢ１２及びＬ９とモード指定データＢ１５に応
じて各プレーンからの画像データが選択出力され
る。

そこで、第６図にプレーン選択回路１２の具体
回路例を、そして、そのタイミングチヤートを第
７図に示す。

第６図において、１３及び１４はキヤラクタク
ロツクCHRCKをラツチパルスとするラツチ回
路、１５〜１８はパラレルシリアル変換回路６Ｂ
〜６Ｉの各々の出力に接続されたANDゲート、
１９〜２４はNANDゲート、２５〜２７はイン
バータであり、ラツチ回路１３にモード指定デー
タＢ１５及びプレーン選択データＢ１２及びＬ９
が入力され、画像メモリ１の各プレーンからのパ
ラレル画像データをパラレルシリアル変換回路６
Ｂ〜６Ｉへロードするためのロード信号LOAD
はNANDゲート２１及び２２に入力される。

そこで、先ず、第１表示モードを指定する
「Ｌ」のモード指定データＢ１５が入力されたと
すると、ラツチ回路１３の対応する出力が「Ｌ」
となり、NANDゲート１９及び２０の出力が常
に「Ｈ」となるためNANDゲート２１及び２２
がイネーブルとなり、ロード信号LOADとキヤ
ラクタクロツクCHRCKが共に「Ｈ」のとき両
NANDゲート２１及び２２から「Ｌ」の信号が
出力され、パラレルシリアル変換回路６Ｂ〜６Ｉ
全てに、各プレーン１Ｂ〜１Ｉからのパラレル画
像データがロードされ、シリアルデータに変換さ
れる。一方、Ｂ１５の対応するラツチ回路１３の
出力によりNANDゲート２３及び２４はデイセ
ーブルされるので、その出力は常に「Ｈ」とな
り、キヤラクタクロツクCHRCKが立下がると、
ラツチ回路１４の両出力は共に「Ｈ」となり、従
つて、ANDゲート１５〜１８は全てイネーブル
となる。このためＲ，Ｇ，Ｂ，Ｉの各プレーンか
ら読出された画像データが同時に出力され、画面
上では各プレーンの画像の重ね合わせ表示が為さ
れる。即ち、カラー16色の表示が可能となる。

次に、モード指定データＢ１５が第２表示モー
ドを指定する「Ｈ」であり、今、仮に、プレーン
選択データＢ１２及びＬ９が共に「Ｌ」であつた
とする。

この場合、ラツチ回路１３へデータが取込まれ
ると、モード指定データＢ１５が「Ｈ」なので、
NANDゲート１９及び２０はイネーブル状態と
なるが、プレーン選択データＢ１２が「Ｌ」であ
るため、NANDゲート１９の出力は「Ｈ」とな
つてNANDゲート２１はイネーブル状態となり、
NANDゲート２０の出力は「Ｌ」となる。この
ため、NANDゲート２２の出力は他の２本の信
号とは無関係に「Ｈ」となり、パラレルシリアル
変換回路６Ｒ及び６Ｉへはプレーン１Ｒ及び１Ｉ
からの画像データがロードされず、シリアルデー
タは出力されない。ところが、NANDゲート２
１はイネーブル状態であるから、ロード信号
LOADとキヤラクタクロツクCHRCKが共に
「Ｈ」のときその出力が「Ｌ」となつて各プレー
ン１Ｂ及び１Ｇからの画像データが各々パラレル
シリアル変換回路６Ｂ及び６Ｇにロードされる。

これまでで、Ｂ及びＧに対応するプレーン１Ｂ
及び１Ｇが選択されたこととなる。

ところで、モード指定データＢ１５に対応する
ラツチ回路１３の出力が「Ｈ」となると、
NANDゲート２３及び２４はイネーブル状態と
なるが、プレーン選択データＬ９が「Ｌ」なの
で、NANDゲート２３の出力は「Ｌ」、そして、
NANDゲート２４の出力は「Ｈ」となる。この
ため、ANDゲート１５及び１７がイネーブルさ
れ、他のANDゲート１６及び１８はデイセーブ
ルされる。ところが、Ｒのプレーン１Ｒの画像デ
ータはロードされていないので、結局、Ｂのプレ
ーン１Ｂの画像データのみがANDゲート１５を
介して出力されることとなる。即ち、Ｂのプレー
ン１Ｂのみが選択されることになる。

以下、同様に、第８図に示すような、プレーン
選択データＢ１２とＬ９の組合わせにより、選択
されるプレーンが決定される。

ここで、プレーン選択データＢ１２は８×８ド
ツトのメモリブロツク単位にブロツクアドレスマ
ツプメモリ３に記憶されており、プレーン選択デ
ータＬ９は１ドツトライン単位にラインアドレス
マツプメモリ４に記憶されているので、プレーン
の選択は、８×１ドツト単位にきめ細く指定でき
る。又、モード指定データＢ１５はブロツクアド
レスマツプメモリ３に記憶されているので、表示
モードの指定はメモリブロツク単位に行なえる。

そこで、第１表示モードと第２表示モードでの
表示を、１画面上の任意の位置に混在させて表示
する例を以下に示す。

今、第９図に示すように、各プレーン１Ｇ〜１
Ｉに画像データが書込まれており、各プレーンの
画像Ｇ１，Ｒ２，Ｒ３，Ｉ４は各々単独に表示
し、各プレーンの同一アドレス上の画像Ｇ５，Ｒ
５，Ｂ５，Ｉ５は重ね合わせて表示を行なう場合
について説明する。

この場合、先ず、第１１図に示すように、ブロ
ツクアドレスマツプメモリ３には、画像Ｇ５，Ｒ
５，Ｂ５，Ｉ５を重ね合わせて表示すべき画面ア
ドレス、例えば０〜23に対し、モード指定データ
Ｂ１５として「０」を、そして、それ以外の画面
アドレスに対してはモード指定データＢ１５とし
て「１」を書込む。次に、１行目の画面アドレス
０〜１１に対しては行アドレスＹとして「０」を
書込み、以下、２〜６行目の画面アドレスに対し
て行アドレスＹとして「１」〜「５」を順に書込
む。又、上記した重ね合わせ表示をすべき画面ア
ドレスに対しては、列アドレスＸとして、画像Ｇ
５，Ｒ５，Ｂ５，Ｉ５が記憶されている各プレー
ン共通のメモリブロツクの座標を示す０〜５を順
に書込み、他の画像Ｇ１，Ｒ２，Ｂ３，Ｉ４につ
いても、列アドレスＸとしては、各画像が記憶さ
れているメモリブロツクの座標を示す４〜７，４
〜５，０〜３，２〜３を各画像を表示すべき画面
アドレスに対して書込む。更に、画像Ｂ３及びＧ
１を表示すべき画面アドレス２４〜３１，３６〜
４３，４８〜５５，６０〜６７に対しては、プレ
ーン選択データＢ１２として「０」を書込み、画
像Ｒ２及びＩ４を表示すべき画面アドレス３２〜
３５，４４〜４７，５６〜５９，６８〜７１に対
しては、プレーン選択データＢ１２として「１」
を書込む。

一方、ラインアドレスマツプメモリ４には、第
１２図に示すように、プレーン選択データＬ９と
しては、行アドレスＹの２及び３に対して「０」
を書込み、行アドレスＹの４及び５に対して
「１」を書込む。そして、更に、ラインアドレス
LAとしては、行アドレス０及び１に対してラス
タアドレスRAの増加に伴なつて、画像Ｇ５，Ｒ
５，Ｂ５，Ｉ５が記憶されている各プレーン共通
のシリアルなラインアドレス「32」〜「47」を書
込み、以下、同様に、行アドレス２及び３に対し
ては画像Ｂ３及びＲ２が記憶されているラインア
ドレス「16」〜「31」を、そして、行アドレス４
及び５に対しては画像Ｇ１及びＩ４が記憶されて
いるラインアドレス「０」〜「15」を、ラスタア
ドレスRAの増加に伴なつて順に書込む。

このように、各マツプメモリにデータを書込め
ば、第１０図に示すように、各プレーンの画像Ｂ
３，Ｒ２，Ｇ１，Ｉ４は１画面上の中央左部、中
央右部、左下部、右下部に各々単独で表示され、
且つ、画像Ｇ５，Ｒ５，Ｂ５，Ｉ５を重ね合わせ
た画像RGBI５が同一画面の上部に表示される。

このように、同一画面上で第１及び第２表示モ
ードでの表示が混在して表示される。

ところで、プレーン選択回路１２の出力である
Ｒ，Ｇ，Ｂ，Ｉの各ビデオ信号を直接カラーデイ
スプレイに入力すると、各プレーンの表示は予め
定められた色表示となるが、特開昭59−84295号
に開示されているような所謂パレツトレジスタを
接続して、その内容をCPUにより書換えれば、
所望の色表示が行なえる。

(ト) 発明の効果 本発明に依れば、同一画面上に、各プレーンの
単独表示と複数プレーンの重ね合わせ表示とを混
在させることが可能となり、更に、ブロツクアド
レス、ラインアドレス、プレーン選択データ、モ
ード指定データを書換ることにより、様々な表示
をスピーデイに切換えられる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロツク図、第
２図は表示画面と画面アドレス及びラスタアドレ
スとの対応を示す説明図、第３図は画像メモリの
各プレーンとブロツクアドレス及びラインアドレ
スとの対応を示す説明図、第４図及び第５図は
各々ブロツクアドレスマツプメモリ及びラインア
ドレスマツプメモリの記憶フオーマツトを示す説
明図、第６図はプレーン選択回路の具体回路図、
第７図はプレーン選択回路の動作を説明するため
のタイミングチヤート、第８図はプレーン選択デ
ータと各プレーンとの関係を示す説明図、第９図
は各プレーンの画像データの１例を示す説明図、
第１０図は表示例を示す説明図、第１１図及び第
１２図は各々ブロツクアドレスマツプメモリとラ
インアドレスマツプメモリの内容を示す説明図で
ある。 主な図番の説明 １，１Ｒ〜１Ｉ…画像メモ
リ、２…CRTコントローラ、３…ブロツクアド
レスマツプメモリ、４…ラインアドレスマツプメ
モリ、６Ｒ〜６Ｉ…パラレルシリアル変換回路、
１２…プレーン選択回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数プレーンの画像メモリと、画面アドレス
   及びラスタアドレスを発生するCRTコントロー
   ラと、前記画像メモリの各プレーンを所定の大き
   さのメモリブロツクに区画した該メモリブロツク
   の座標を示す列アドレス及び行アドレスより成る
   ブロツクアドレスに前記画面アドレスを変換する
   書換え可能なブロツクアドレスマツプメモリと、
   前記画像メモリの各プレーンの行方向をラスタに
   対応した１ドツトライン単位で分割したシリアル
   なラインアドレスに前記行アドレス及びラスタア
   ドレスを変換する書換え可能なラインアドレスマ
   ツプメモリとを備え、前記列アドレス及びライン
   アドレスで前記画像メモリをアドレス指定するデ
   イスプレイ装置において、前記画面アドレスの各
   値に対応して第１プレーン選択データを記憶する
   書換え可能な第１制御メモリと、前記行アドレス
   及びラスタアドレスの各値に対応して第２プレー
   ン選択データを記憶する書換え可能な第２制御メ
   モリと、第１表示モードと第２表示モードのモー
   ド指定を行なうモード指定データを前記画面アド
   レスの各値に対応して記憶する書換え可能な第３
   制御メモリと、前記第１及び第２プレーン選択デ
   ータと前記モード指定データとを入力し、前記第
   １表示モードでは前記複数プレーンの画像メモリ
   から読出された画像データを全て出力し、第２表
   示モードでは前記第１及び第２選択プレーンデー
   タに応じて前記画像メモリの唯一のプレーンの画
   像データのみを選択して出力するプレーン選択回
   路とを具備したことを特徴とするデイスプレイ装
   置。 ２ 特許請求の範囲第１項において、前記第１及
   び第３制御メモリは前記ブロツクアドレスマツプ
   メモリの一部として構成され、前記第２制御メモ
   リは前記ラインアドレスマツプメモリの一部とし
   て構成されたことを特徴とするデイスプレイ装
   置。