JPH0236009B2 - Memoriakusesuseigyohoshiki - Google Patents
MemoriakusesuseigyohoshikiInfo
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- JPH0236009B2 JPH0236009B2 JP6405383A JP6405383A JPH0236009B2 JP H0236009 B2 JPH0236009 B2 JP H0236009B2 JP 6405383 A JP6405383 A JP 6405383A JP 6405383 A JP6405383 A JP 6405383A JP H0236009 B2 JPH0236009 B2 JP H0236009B2
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- memory access
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- memory
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- 238000000034 method Methods 0.000 claims description 14
- 238000000605 extraction Methods 0.000 claims description 10
- 239000000284 extract Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はメモリアクセス制御方式に関し、特に
メモリアクセス要求に対して設定されたプライオ
リテイとメモリアクセス要求の登録順番とに従
い、バツフア手段からあらかじめ登録されたメモ
リアクセス要求を抽出して主記憶装置に送出する
ように構成したメモリアクセス制御方式に関す
る。
メモリアクセス要求に対して設定されたプライオ
リテイとメモリアクセス要求の登録順番とに従
い、バツフア手段からあらかじめ登録されたメモ
リアクセス要求を抽出して主記憶装置に送出する
ように構成したメモリアクセス制御方式に関す
る。
（従来方式）
従来のメモリアクセス制御方式においては、メ
モリアクセス要求元から各種のメモリアクセス情
報を含むメモリアクセスとメモリアクセス要求を
逐次バツフア手段に登録し、メモリアクセス要求
抽出手段によつて上記バツフア手段から抽出され
たメモリアクセス要求を主記憶装置に送出してい
た。第１図は従来のメモリアクセス制御装置のブ
ロツク図である。第１図において、複数のメモリ
アクセス要求元１１からメモリアクセス制御装置
１６に対して発行されたメモリアクセス要求は、
メモリアクセス要求元選択手段１２により１台の
メモリアクセス要求元を選択する。さらに、この
メモリアクセス要求元から発行されたメモリアク
セス要求と、このメモリアクセス要求に付随した
メモリアクセス情報とは、それぞれメモリアクセ
ス要求表示５１とメモリアクセス情報５２として
バツフア手段１３に逐次登録される。
モリアクセス要求元から各種のメモリアクセス情
報を含むメモリアクセスとメモリアクセス要求を
逐次バツフア手段に登録し、メモリアクセス要求
抽出手段によつて上記バツフア手段から抽出され
たメモリアクセス要求を主記憶装置に送出してい
た。第１図は従来のメモリアクセス制御装置のブ
ロツク図である。第１図において、複数のメモリ
アクセス要求元１１からメモリアクセス制御装置
１６に対して発行されたメモリアクセス要求は、
メモリアクセス要求元選択手段１２により１台の
メモリアクセス要求元を選択する。さらに、この
メモリアクセス要求元から発行されたメモリアク
セス要求と、このメモリアクセス要求に付随した
メモリアクセス情報とは、それぞれメモリアクセ
ス要求表示５１とメモリアクセス情報５２として
バツフア手段１３に逐次登録される。
ここで、バツフア手段１３から主記憶装置１７
に対して送出すべきメモリアクセス要求の抽出は
次のようにして行われる。すなわち、最初に全ワ
ードを同時にアクセスすることが可能なシフトレ
ジスタにより構成されたバツフア手段１３に登録
されたすべてのメモリアクセス要求表示５１と、
メモリアクセス情報５２とを読出す。次に、メモ
リバンクビジイフリツプフロツプ１５とバツフア
手段１３とに登録されたすべてのメモリアクセス
情報５２に含まれたメモリバンク番号のバンクビ
ジイチエツクを行い、バンクビジイに該当しない
メモリアクセス要求表示５１のなかから、高優先
度を有するメモリアクセス要求を選択する。この
時、同一の優先度を有するメモリアクセス要求が
存在する場合には、先にバツフア手段１３に登録
されたメモリアクセス要求表示５１を選択する。
そこで、選択されたメモリアクセス要求表示５１
がメモリリクエスト信号となり、これはメモリア
クセス情報５２に含まれているメモリアドレス、
ならびにリクエストコードなどと共に主記憶装置
１７に対して送出される。また、選択されたメモ
リアクセス要求がバツフア手段１３から主記憶装
置１７に対して送出されると、バツフア手段１３
に含まれた該当メモリアクセス要求表示５１はリ
セツトされる。
に対して送出すべきメモリアクセス要求の抽出は
次のようにして行われる。すなわち、最初に全ワ
ードを同時にアクセスすることが可能なシフトレ
ジスタにより構成されたバツフア手段１３に登録
されたすべてのメモリアクセス要求表示５１と、
メモリアクセス情報５２とを読出す。次に、メモ
リバンクビジイフリツプフロツプ１５とバツフア
手段１３とに登録されたすべてのメモリアクセス
情報５２に含まれたメモリバンク番号のバンクビ
ジイチエツクを行い、バンクビジイに該当しない
メモリアクセス要求表示５１のなかから、高優先
度を有するメモリアクセス要求を選択する。この
時、同一の優先度を有するメモリアクセス要求が
存在する場合には、先にバツフア手段１３に登録
されたメモリアクセス要求表示５１を選択する。
そこで、選択されたメモリアクセス要求表示５１
がメモリリクエスト信号となり、これはメモリア
クセス情報５２に含まれているメモリアドレス、
ならびにリクエストコードなどと共に主記憶装置
１７に対して送出される。また、選択されたメモ
リアクセス要求がバツフア手段１３から主記憶装
置１７に対して送出されると、バツフア手段１３
に含まれた該当メモリアクセス要求表示５１はリ
セツトされる。
選択されたメモリアクセス要求がバツフア手段
１３の中間のワードに存在する場合には、該当す
るメモリアクセス要求表示５１がリセツトされる
ことによつてバツフア手段１３に歯抜け状の空ワ
ードが発生する。この場合には、新たなメモリア
クセス要求のバツフア手段１３への登録は、登録
順番を保つて行わなければならないので、バツフ
ア手段１３の最も深いワードに存在する空ワード
に至るまでメモリアクセス要求表示５１とメモリ
アクセス情報５２とのシフト動作が実行される。
このシフト動作の模様は第２図に詳細に示してあ
る。第２図において、実行時間がT0から順次、
T1、T2、……TM、TM+1、……TNに至ると、シ
フトレジスタの第１段〜第Ｎ段の内容は順次右に
シフトされる。第２図において時間TM+1におけ
る第Ｍ段目の内容をみると、が抽出されて第Ｍ
段目のワードが空になつたことが示されている。
また、時間TNにおける第１段目の内容をみると、
新たなメモリアクセス要求が発生した場合には
第Ｍ段までシフト動作が行われていることがわか
る。
１３の中間のワードに存在する場合には、該当す
るメモリアクセス要求表示５１がリセツトされる
ことによつてバツフア手段１３に歯抜け状の空ワ
ードが発生する。この場合には、新たなメモリア
クセス要求のバツフア手段１３への登録は、登録
順番を保つて行わなければならないので、バツフ
ア手段１３の最も深いワードに存在する空ワード
に至るまでメモリアクセス要求表示５１とメモリ
アクセス情報５２とのシフト動作が実行される。
このシフト動作の模様は第２図に詳細に示してあ
る。第２図において、実行時間がT0から順次、
T1、T2、……TM、TM+1、……TNに至ると、シ
フトレジスタの第１段〜第Ｎ段の内容は順次右に
シフトされる。第２図において時間TM+1におけ
る第Ｍ段目の内容をみると、が抽出されて第Ｍ
段目のワードが空になつたことが示されている。
また、時間TNにおける第１段目の内容をみると、
新たなメモリアクセス要求が発生した場合には
第Ｍ段までシフト動作が行われていることがわか
る。
以下説明したように、従来のこの種のメモリア
クセス制御方式においては、メモリアクセス要求
元からのメモリアクセス要求をバツフア手段に逐
次登録し、このメモリアクセス要求に付随した優
先度とメモリアクセス要求のバツフア手段への登
録順番とに従つて、主記憶装置へ送出するメモリ
アクセス要求を抽出するために、バツフア手段に
登録されているすべてのメモリアクセス要求を同
時に参照する必要性があつた。また、バツフア手
段の途中に登録されているメモリアクセス要求を
抽出し、これにより、このバツフア手段に生ずる
歯抜け状の空ワードを効率よく使用するために、
バツフア手段をシフトレジスタにより構成してい
た。従つて、メモリアクセス要求と、このメモリ
アクセス要求に付随するメモリアクセス情報もシ
フトレジスタに登録していたために、多大な金物
量を必要としていた。
クセス制御方式においては、メモリアクセス要求
元からのメモリアクセス要求をバツフア手段に逐
次登録し、このメモリアクセス要求に付随した優
先度とメモリアクセス要求のバツフア手段への登
録順番とに従つて、主記憶装置へ送出するメモリ
アクセス要求を抽出するために、バツフア手段に
登録されているすべてのメモリアクセス要求を同
時に参照する必要性があつた。また、バツフア手
段の途中に登録されているメモリアクセス要求を
抽出し、これにより、このバツフア手段に生ずる
歯抜け状の空ワードを効率よく使用するために、
バツフア手段をシフトレジスタにより構成してい
た。従つて、メモリアクセス要求と、このメモリ
アクセス要求に付随するメモリアクセス情報もシ
フトレジスタに登録していたために、多大な金物
量を必要としていた。
（発明の目的）
本発明の目的は、複数のメモリアクセス要求元
からの各種のメモリアクセス情報を含むメモリア
クセス要求を逐次登録するためのバツフア手段を
シフトレジスタ群のみにより構成した場合に要す
る金物量を大幅に削減するために、メモリアクセ
ス要求元からのメモリアクセス要求と、このメモ
リアクセス要求に付随するメモリアドレスやメモ
リリクエストコードなどの第１のメモリアクセス
情報とをレジスタフアイルから構成された第１の
バツフア手段に登録し、且つ、メモリアクセス要
求とメモリアクセス要求に付随した第１のメモリ
アクセス情報とを登録した第１のバツフア手段の
登録アドレスと、メモリアクセス要求とメモリア
クセス要求に付随したメモリアクセス優先度やメ
モリバンク番号などの第２のメモリアクセス情報
とをシフトレジスタから成る第２のバツフア手段
に登録することにより、主記憶装置に送出される
メモリアクセス要求が上記第２のバツフア手段の
情報のみから抽出することができ、上記第２のバ
ツフア手段に登録されている主記憶装置への送出
の対象となつたメモリアクセス要求、すなわち、
抽出されたメモリアクセス要求に付随する上記第
１のバツフア手段の登録アドレスを抽出し、上記
第１のバツフア手段の登録アドレスに対応した第
１のバツフア手段から読出されたメモリアドレス
やメモリリクエストコードなどの第１のメモリア
クセス情報を主記憶装置に送出して、第１のバツ
フア手段から主記憶装置へアクセスすることが可
能な最も優先度の高いメモリアクセス要求を抽出
するのに必要な情報のみをシフトレジスタに登録
したメモリアクセス制御方式を提供することにあ
る。
からの各種のメモリアクセス情報を含むメモリア
クセス要求を逐次登録するためのバツフア手段を
シフトレジスタ群のみにより構成した場合に要す
る金物量を大幅に削減するために、メモリアクセ
ス要求元からのメモリアクセス要求と、このメモ
リアクセス要求に付随するメモリアドレスやメモ
リリクエストコードなどの第１のメモリアクセス
情報とをレジスタフアイルから構成された第１の
バツフア手段に登録し、且つ、メモリアクセス要
求とメモリアクセス要求に付随した第１のメモリ
アクセス情報とを登録した第１のバツフア手段の
登録アドレスと、メモリアクセス要求とメモリア
クセス要求に付随したメモリアクセス優先度やメ
モリバンク番号などの第２のメモリアクセス情報
とをシフトレジスタから成る第２のバツフア手段
に登録することにより、主記憶装置に送出される
メモリアクセス要求が上記第２のバツフア手段の
情報のみから抽出することができ、上記第２のバ
ツフア手段に登録されている主記憶装置への送出
の対象となつたメモリアクセス要求、すなわち、
抽出されたメモリアクセス要求に付随する上記第
１のバツフア手段の登録アドレスを抽出し、上記
第１のバツフア手段の登録アドレスに対応した第
１のバツフア手段から読出されたメモリアドレス
やメモリリクエストコードなどの第１のメモリア
クセス情報を主記憶装置に送出して、第１のバツ
フア手段から主記憶装置へアクセスすることが可
能な最も優先度の高いメモリアクセス要求を抽出
するのに必要な情報のみをシフトレジスタに登録
したメモリアクセス制御方式を提供することにあ
る。
（発明の構成）
本発明によるメモリアクセス制御方式はひとつ
以上のメモリアクセス要求元から各種のメモリア
クセス情報を有するメモリアクセス要求を逐次登
録した後で抽出し、抽出されたメモリアクセス要
求を主記憶装置に対して送出するように構成した
ものである。本発明によるメモリアクセス制御方
式は第１および第２のバツフア手段と、メモリア
クセス要求抽出手段とを備えて構成したものであ
る。
以上のメモリアクセス要求元から各種のメモリア
クセス情報を有するメモリアクセス要求を逐次登
録した後で抽出し、抽出されたメモリアクセス要
求を主記憶装置に対して送出するように構成した
ものである。本発明によるメモリアクセス制御方
式は第１および第２のバツフア手段と、メモリア
クセス要求抽出手段とを備えて構成したものであ
る。
第１のバツフア手段は、メモリアクセス要求元
からのメモリアクセス要求とメモリアクセス要求
に付随した第１のメモリアクセス情報とを登録し
ておくためのものである。
からのメモリアクセス要求とメモリアクセス要求
に付随した第１のメモリアクセス情報とを登録し
ておくためのものである。
第２のバツフア手段は、メモリアクセス要求と
メモリアクセス要求に付随した第１のメモリアク
セス情報を登録しておいた第１のバツフア手段の
ための登録アドレスと、メモリアクセス要求とメ
モリアクセス要求に付随した第２のメモリアクセ
ス情報とを登録しておくためのものである。
メモリアクセス要求に付随した第１のメモリアク
セス情報を登録しておいた第１のバツフア手段の
ための登録アドレスと、メモリアクセス要求とメ
モリアクセス要求に付随した第２のメモリアクセ
ス情報とを登録しておくためのものである。
メモリアクセス要求抽出手段は、第２のバツフ
ア手段に登録されたひとつ以上のメモリアクセス
要求とひとつ以上のメモリアクセス要求に付随し
た第２のメモリアクセス情報とを読出し、メモリ
バンクビジイに該当しない第２のメモリアクセス
情報を選択し、選択された第２のメモリアクセス
情報の内容と、第２のバツフア手段にひとつ以上
のメモリアクセス要求が登録されている場合に
は、第２のバツフア手段に登録されている順番に
従つて第２のバツフア手段からひとつ以上のメモ
リアクセス要求を抽出するためのものである。
ア手段に登録されたひとつ以上のメモリアクセス
要求とひとつ以上のメモリアクセス要求に付随し
た第２のメモリアクセス情報とを読出し、メモリ
バンクビジイに該当しない第２のメモリアクセス
情報を選択し、選択された第２のメモリアクセス
情報の内容と、第２のバツフア手段にひとつ以上
のメモリアクセス要求が登録されている場合に
は、第２のバツフア手段に登録されている順番に
従つて第２のバツフア手段からひとつ以上のメモ
リアクセス要求を抽出するためのものである。
以上の構成要素によつて、メモリアクセス要求
抽出手段により第２のバツフア手段からメモリア
クセス要求とメモリアクセス要求に付随した第１
のメモリ情報とを登録しておいた第１のバツフア
のための登録アドレスを抽出し、主記憶装置に対
して第１のバツフア手段のための登録アドレスに
対応した第１のバツフア手段から読出したメモリ
アクセス要求に付随した第１のメモリアクセス情
報を送出するように構成して本発明によるメモリ
アクセス制御方式が実現してある。
抽出手段により第２のバツフア手段からメモリア
クセス要求とメモリアクセス要求に付随した第１
のメモリ情報とを登録しておいた第１のバツフア
のための登録アドレスを抽出し、主記憶装置に対
して第１のバツフア手段のための登録アドレスに
対応した第１のバツフア手段から読出したメモリ
アクセス要求に付随した第１のメモリアクセス情
報を送出するように構成して本発明によるメモリ
アクセス制御方式が実現してある。
（実施例）
次に、本発明によるメモリアクセス制御方式の
実施例を図面を参照して詳細に説明する。
実施例を図面を参照して詳細に説明する。
第２図は本発明によるメモリアクセス制御方式
を実現するためのメモリアクセス制御装置の一実
施例を示すブロツク図である。第２図において、
メモリアクセス制御装置２８はメモリアクセス要
求元選択手段２２と、第１および第２のバツフア
手段２３，２４と、メモリアクセス要求抽出手段
２５と、メモリバンクビジイフリツプフロツプ２
６と、第１のバツフア手段２３のための登録アド
レスレジスタ２７とから成立ち、メモリアクセス
制御装置２８の一端にはメモリアクセス要求元２
１が接続され、その他端には主記憶装置２９が接
続されている。
を実現するためのメモリアクセス制御装置の一実
施例を示すブロツク図である。第２図において、
メモリアクセス制御装置２８はメモリアクセス要
求元選択手段２２と、第１および第２のバツフア
手段２３，２４と、メモリアクセス要求抽出手段
２５と、メモリバンクビジイフリツプフロツプ２
６と、第１のバツフア手段２３のための登録アド
レスレジスタ２７とから成立ち、メモリアクセス
制御装置２８の一端にはメモリアクセス要求元２
１が接続され、その他端には主記憶装置２９が接
続されている。
本発明によるメモリアクセス制御方式において
は、従来方式と同様に、メモリアクセス要求元２
１から発行されたメモリアクセス要求はメモリア
クセス要求元選択手段２２により選択される。選
択されたメモリアクセス要求にはメモリアクセス
情報が付随しているが、本実施例では第４図に示
すようなメモリアクセス要求と、メモリアドレス
と、リクエストコードと、リクエスト要求元コー
ドとから成るメモリアクセス情報を第１のメモリ
アクセス情報３１，３２としてレジスタフアイル
により構成された第１のバツフア手段２３に登録
している。また、このメモリアクセス要求に付随
するメモリバンク番号とこのメモリアクセス要求
の優先度を表わす情報とから成るメモリアクセス
情報、ならびにメモリアクセス要求を登録した第
１のバツフア手段２３の登録アドレスレジスタ２
７の内容を第５図に示すような第２のメモリアク
セス情報４１，４２として、シフトレジスタによ
り構成された第２のバツフア手段２４に登録して
いる。第２のバツフア手段２４から主記憶装置２
９に対して送出されたメモリアクセス要求の抽出
は、まつたく従来方式におけるバツフア手段１３
からの抽出方法とまつたく同様に行われる。
は、従来方式と同様に、メモリアクセス要求元２
１から発行されたメモリアクセス要求はメモリア
クセス要求元選択手段２２により選択される。選
択されたメモリアクセス要求にはメモリアクセス
情報が付随しているが、本実施例では第４図に示
すようなメモリアクセス要求と、メモリアドレス
と、リクエストコードと、リクエスト要求元コー
ドとから成るメモリアクセス情報を第１のメモリ
アクセス情報３１，３２としてレジスタフアイル
により構成された第１のバツフア手段２３に登録
している。また、このメモリアクセス要求に付随
するメモリバンク番号とこのメモリアクセス要求
の優先度を表わす情報とから成るメモリアクセス
情報、ならびにメモリアクセス要求を登録した第
１のバツフア手段２３の登録アドレスレジスタ２
７の内容を第５図に示すような第２のメモリアク
セス情報４１，４２として、シフトレジスタによ
り構成された第２のバツフア手段２４に登録して
いる。第２のバツフア手段２４から主記憶装置２
９に対して送出されたメモリアクセス要求の抽出
は、まつたく従来方式におけるバツフア手段１３
からの抽出方法とまつたく同様に行われる。
第２のバツフア手段２４から抽出されるべきワ
ードが決定されれば、抽出ワードのデータ、すな
わち、第２のメモリアクセス情報４２に含まれた
第１のバツフア手段２３のための登録アドレスに
より第１のバツフア手段２３から、第１のメモリ
アクセス情報３２に含まれたメモリアドレスと、
リクエストコードとを主記憶装置２９に対して送
出する。メモリアクセス要求元の選択手段２２に
より選択されたメモリアクセス要求、ならびにこ
のメモリアクセス要求に付随した第１および第２
のメモリアクセス情報は、それぞれ同時に第１お
よび第２のバツフア手段２３，２４に登録され
る。
ードが決定されれば、抽出ワードのデータ、すな
わち、第２のメモリアクセス情報４２に含まれた
第１のバツフア手段２３のための登録アドレスに
より第１のバツフア手段２３から、第１のメモリ
アクセス情報３２に含まれたメモリアドレスと、
リクエストコードとを主記憶装置２９に対して送
出する。メモリアクセス要求元の選択手段２２に
より選択されたメモリアクセス要求、ならびにこ
のメモリアクセス要求に付随した第１および第２
のメモリアクセス情報は、それぞれ同時に第１お
よび第２のバツフア手段２３，２４に登録され
る。
第３図に示すメモリアクセス制御方式の動作の
タイミングチヤートを第７図に示す。第７図はメ
モリアクセス要求と、第１のバツフア手段２３の
ための登録アドレスを保持するための登録アドレ
スレジスタ２７の内容とが第１および第２のバツ
フア手段２３，２４に保持される模様を示したも
のである。
タイミングチヤートを第７図に示す。第７図はメ
モリアクセス要求と、第１のバツフア手段２３の
ための登録アドレスを保持するための登録アドレ
スレジスタ２７の内容とが第１および第２のバツ
フア手段２３，２４に保持される模様を示したも
のである。
第１のメモリアクセス情報３２に含まれたリク
エスト要求元表示は、メモリリプライ時リプライ
先を決定するために使用される情報である。な
お、第１のバツフア手段に登録されるメモリアク
セス要求と第１のメモリアクセス情報とは、同時
に登録する必要はない。また、第２のバツフア手
段に登録されたメモリアクセス要求と第２のメモ
リアクセス情報とを登録するタイミングも、同時
である必要はない。
エスト要求元表示は、メモリリプライ時リプライ
先を決定するために使用される情報である。な
お、第１のバツフア手段に登録されるメモリアク
セス要求と第１のメモリアクセス情報とは、同時
に登録する必要はない。また、第２のバツフア手
段に登録されたメモリアクセス要求と第２のメモ
リアクセス情報とを登録するタイミングも、同時
である必要はない。
（発明の効果）
以上説明したように本発明においては、メモリ
アクセス要求を登録するためのバツフア手段をビ
ツト方向とワード方向とに集積度の高いレジスタ
フアイルとし、メモリアクセス要求の抽出に最低
限必要となる情報のみを、レジスタフアイルに比
べて集積度の低いシフトレジスタを使用して格納
することにより、金物量を大幅に削減したと云う
点に特長がある。さらに、第１のバツフア手段２
３のワード数を第２のバツフア手段２４のワード
数よりも大きく選ぶことにより、主記憶装置２９
からメモリリプライが返送されてくるまで、この
メモリリプライに対応するメモリアクセス要求を
第１のバツフア手段２３に保持することができる
余裕が生ずると云う効果がある。このことは、メ
モリアクセス要求からメモリリプライに至るまで
の一連のシーケンスを、メモリアクセス制御装置
の側で制御できると云う意味である。従つて、メ
モリアクセス制御装置からのメモリアクセス要求
に対して主記憶装置から応答するシーケンス管理
手段を省略することが可能になると云う効果もあ
る。
アクセス要求を登録するためのバツフア手段をビ
ツト方向とワード方向とに集積度の高いレジスタ
フアイルとし、メモリアクセス要求の抽出に最低
限必要となる情報のみを、レジスタフアイルに比
べて集積度の低いシフトレジスタを使用して格納
することにより、金物量を大幅に削減したと云う
点に特長がある。さらに、第１のバツフア手段２
３のワード数を第２のバツフア手段２４のワード
数よりも大きく選ぶことにより、主記憶装置２９
からメモリリプライが返送されてくるまで、この
メモリリプライに対応するメモリアクセス要求を
第１のバツフア手段２３に保持することができる
余裕が生ずると云う効果がある。このことは、メ
モリアクセス要求からメモリリプライに至るまで
の一連のシーケンスを、メモリアクセス制御装置
の側で制御できると云う意味である。従つて、メ
モリアクセス制御装置からのメモリアクセス要求
に対して主記憶装置から応答するシーケンス管理
手段を省略することが可能になると云う効果もあ
る。
第１図は、従来技術によるメモリアクセス制御
方式を実現するためのメモリアクセス制御装置の
一例を示すブロツク図である。第２図は、第１図
の装置において第２のバツフア手段に登録される
メモリアクセス要求と、メモリアクセス要求の抽
出により生ずる歯抜け状空ワードへのシフト動作
とのタイミングチヤートである。第３図は、本発
明によるメモリアクセス制御方式を実現するため
のメモリアクセス制御装置の一実施例を示すブロ
ツク図である。第４図〜第６図は第３図において
使用される情報の詳細を示す図である。第７図は
本発明によるメモリアクセス制御方式の動作タイ
ミングを示す図である。 １１，２１……メモリアクセス要求元、１２，
２２……メモリアクセス要求元選択手段、１３，
２３，２４，３３，４３，５３……バツフア手
段、１４，２５……メモリアクセス要求抽出手
段、１５，２６……メモリバンクビジイフリツプ
フロツプ、１６，２８……メモリアクセス制御装
置、１７，２９……主記憶装置、２７……登録ア
ドレスレジスタ、３１，４１，５１……メモリア
クセス要求表示、３２，４２，５２……メモリア
クセス情報。
方式を実現するためのメモリアクセス制御装置の
一例を示すブロツク図である。第２図は、第１図
の装置において第２のバツフア手段に登録される
メモリアクセス要求と、メモリアクセス要求の抽
出により生ずる歯抜け状空ワードへのシフト動作
とのタイミングチヤートである。第３図は、本発
明によるメモリアクセス制御方式を実現するため
のメモリアクセス制御装置の一実施例を示すブロ
ツク図である。第４図〜第６図は第３図において
使用される情報の詳細を示す図である。第７図は
本発明によるメモリアクセス制御方式の動作タイ
ミングを示す図である。 １１，２１……メモリアクセス要求元、１２，
２２……メモリアクセス要求元選択手段、１３，
２３，２４，３３，４３，５３……バツフア手
段、１４，２５……メモリアクセス要求抽出手
段、１５，２６……メモリバンクビジイフリツプ
フロツプ、１６，２８……メモリアクセス制御装
置、１７，２９……主記憶装置、２７……登録ア
ドレスレジスタ、３１，４１，５１……メモリア
クセス要求表示、３２，４２，５２……メモリア
クセス情報。
Claims (1)
- １ ひとつ以上のメモリアクセス要求元から各種
のメモリアクセス情報を有するメモリアクセス要
求を逐次登録した後で抽出し、抽出された前記メ
モリアクセス要求を主記憶装置に対して送出する
ように構成したメモリアクセス制御方式におい
て、前記メモリアクセス要求元からのメモリアク
セス要求と前記メモリアクセス要求に付随した第
１のメモリアクセス情報とを登録しておくための
第１のバツフア手段と、前記メモリアクセス要求
と前記メモリアクセス要求に付随した前記第１の
メモリアクセス情報を登録しておいた前記第１の
バツフア手段のための登録アドレスと、前記メモ
リアクセス要求と前記メモリアクセス要求に付随
した第２のメモリアクセス情報とを登録しておく
ための第２のバツフア手段と、前記第２のバツフ
ア手段に登録されたひとつ以上の前記メモリアク
セス要求とひとつ以上の前記メモリアクセス要求
に付随した前記第２のメモリアクセス情報とを読
出し、メモリバンクビジイに該当しない前記第２
のメモリアクセス情報を選択し、前記選択された
前記第２のメモリアクセス情報の内容と、前記第
２のバツフア手段に前記ひとつ以上のメモリアク
セス要求が登録されている場合には前記第２のバ
ツフア手段に登録されている順番に従つて前記第
２のバツフア手段から前記ひとつ以上のメモリア
クセス要求を抽出するためのメモリアクセス要求
抽出手段とを具備し、前記メモリアクセス要求抽
出手段により前記第２のバツフア手段から前記メ
モリアクセス要求と前記メモリアクセス要求に付
随した第１のメモリアクセス情報とを登録してお
いた前記第１のバツフア手段のための登録アドレ
スを抽出し、前記主記憶装置に対して前記第１の
バツフア手段のための登録アドレスに対応した前
記第１のバツフア手段から読出した前記メモリア
クセス要求に付随した前記第１のメモリアクセス
情報を送出するように構成して実現したことを特
徴とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6405383A JPH0236009B2 (ja) | 1983-04-12 | 1983-04-12 | Memoriakusesuseigyohoshiki |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6405383A JPH0236009B2 (ja) | 1983-04-12 | 1983-04-12 | Memoriakusesuseigyohoshiki |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59189463A JPS59189463A (ja) | 1984-10-27 |
| JPH0236009B2 true JPH0236009B2 (ja) | 1990-08-15 |
Family
ID=13246961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6405383A Expired - Lifetime JPH0236009B2 (ja) | 1983-04-12 | 1983-04-12 | Memoriakusesuseigyohoshiki |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0236009B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211950A (ja) * | 1985-07-10 | 1987-01-20 | Matsushita Electric Ind Co Ltd | メモリ・アクセス制御回路 |
-
1983
- 1983-04-12 JP JP6405383A patent/JPH0236009B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59189463A (ja) | 1984-10-27 |
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