JPS5851338A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPS5851338A JPS5851338A JP56149955A JP14995581A JPS5851338A JP S5851338 A JPS5851338 A JP S5851338A JP 56149955 A JP56149955 A JP 56149955A JP 14995581 A JP14995581 A JP 14995581A JP S5851338 A JPS5851338 A JP S5851338A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理システムにおける通１１制御装置の機
能改良に関する。近年情報処理システムの発達に伴り機
能の多様化と複雑化が進んでいる。
能改良に関する。近年情報処理システムの発達に伴り機
能の多様化と複雑化が進んでいる。
多積に及ぶ入出力および端末機器が開発されると共に、
従来の英数字あるいは仮名から日本語による処理の普及
に伴い漢字を含む多様のパターンを印字または表示処理
を行うようになっている。
従来の英数字あるいは仮名から日本語による処理の普及
に伴い漢字を含む多様のパターンを印字または表示処理
を行うようになっている。
これ等のパターン情報を入出力する機器としてはディス
プレイ、プリンタが上げられるが従来パターン情報を入
出力するためには、コード情報で編集されている情報を
ＣＰＵまたは端末装置に備えた記憶装置から英数字、仮
名文字、漢字および記号等（以下文字と省略）のコード
情報に対応するパターン情報を読出し通信制御装置等よ
シ他の端末装置へ送出している。
プレイ、プリンタが上げられるが従来パターン情報を入
出力するためには、コード情報で編集されている情報を
ＣＰＵまたは端末装置に備えた記憶装置から英数字、仮
名文字、漢字および記号等（以下文字と省略）のコード
情報に対応するパターン情報を読出し通信制御装置等よ
シ他の端末装置へ送出している。
このコード情報よりパターン情報への変換ｆｃＰＵまた
は端末装置で行うためには変換に伴う制御およびパター
ン情報の記憶のために、ＣＰＵまたは端末装置自身の負
荷の増大、記憶容量の増加を生じ、コスト的にも情報処
理システムの能力的にも悪影響を及ぼす欠点を有してい
た。
は端末装置で行うためには変換に伴う制御およびパター
ン情報の記憶のために、ＣＰＵまたは端末装置自身の負
荷の増大、記憶容量の増加を生じ、コスト的にも情報処
理システムの能力的にも悪影響を及ぼす欠点を有してい
た。
本発明社この欠点を除去するための手段を提供しようと
するものである。そのため、本発明はＣＰＵの命令に従
いその情報を送受信する複数の回線を備え九通信制御装
置において、ＣＰＵの使用するコード情報に対応する文
字パターン情報を記憶する手段を備えると共に、送信情
報の１ページ量をコード情報として一時記憶する手段と
して該回線に対応した複数のページバッファ領域と、そ
のぺ一判 ジバッファ領域に対応してコード情報を１行毎にパター
ン情報に変換し一時記憶する手段としてパターンバッフ
ァ領域を備えてなり、ページバック？」 ア領埴のコード情報をＩＪ毎Ｋｔ＆出しパターン情報に
変換してパターンバッファ領域に一時記憶し九内容を回
線により送信することを特徴とするものである。
するものである。そのため、本発明はＣＰＵの命令に従
いその情報を送受信する複数の回線を備え九通信制御装
置において、ＣＰＵの使用するコード情報に対応する文
字パターン情報を記憶する手段を備えると共に、送信情
報の１ページ量をコード情報として一時記憶する手段と
して該回線に対応した複数のページバッファ領域と、そ
のぺ一判 ジバッファ領域に対応してコード情報を１行毎にパター
ン情報に変換し一時記憶する手段としてパターンバッフ
ァ領域を備えてなり、ページバック？」 ア領埴のコード情報をＩＪ毎Ｋｔ＆出しパターン情報に
変換してパターンバッファ領域に一時記憶し九内容を回
線により送信することを特徴とするものである。
本発明の実施によってＣＰＵおよび端末装置における大
巾な負荷の軽減、情報処理システム内における情報流通
能力の向上、記憶容量の減少による経済的な情報処理シ
ステムの構成が実現出来る効果が得られる。
巾な負荷の軽減、情報処理システム内における情報流通
能力の向上、記憶容量の減少による経済的な情報処理シ
ステムの構成が実現出来る効果が得られる。
以下図面に従い本発明の一実施例について具体第１図（
ａ）（ｂ）は本発明における通信制御装置１０のブロッ
ク図である。第１図（ａ）（ｂ）において５０は中央制
御装置（ＣＰＵ）１１１は制御部、１２はインタフェー
ス制御回路、１３は記憶回路、１４は回線接続回路であ
り、記憶回路１３は制御プログラム領域１３ ＪＬ、／
＜ターンバッファ領域−１３ｂ、ベージバッファ領域１
３Ｃ１文字発生バッファ領埴１３ｄより構成される。ま
た制御プログラム領域１３１は中に回線接続制御プログ
ラム領域１３ａｍ、パターン制御プログラム領域１３ａ
ｂ等の領域を備える。一方間線接続回路１４は複数の回
線接続アダプタ１４ａ。
ａ）（ｂ）は本発明における通信制御装置１０のブロッ
ク図である。第１図（ａ）（ｂ）において５０は中央制
御装置（ＣＰＵ）１１１は制御部、１２はインタフェー
ス制御回路、１３は記憶回路、１４は回線接続回路であ
り、記憶回路１３は制御プログラム領域１３ ＪＬ、／
＜ターンバッファ領域−１３ｂ、ベージバッファ領域１
３Ｃ１文字発生バッファ領埴１３ｄより構成される。ま
た制御プログラム領域１３１は中に回線接続制御プログ
ラム領域１３ａｍ、パターン制御プログラム領域１３ａ
ｂ等の領域を備える。一方間線接続回路１４は複数の回
線接続アダプタ１４ａ。
ｂ・・・ｎより構成される。
制御部１１は記憶回路１３の制御プログラム領域１３−
に記憶している制御プログラムを実行することにより送
信情報についてコード情報よりパターン情報への変換制
御および回線接続制御等を行う。
に記憶している制御プログラムを実行することにより送
信情報についてコード情報よりパターン情報への変換制
御および回線接続制御等を行う。
回線接続アダプタ１４ａ〜ｎは端末用アダプタで回線か
ら受信した直列情報を並列に変換して制御部１１に送出
し、制御部１１からの並列送信情報を直列に変換して回
路へ送出するＯ 第２図に本発明の一実施例による通信制御装置における
送信情報の流れ図を示すＯ制御部１１はＣＰＵ５０から
送出されるコード情報をインタフェース制御回路１２を
通じて受信する。制御部１１はＣＰＵ５０よシのコード
情報中よシ誉込命令を検出してページバッファ領域１３
Ｃに書込みを開始し、命令により指定された所要バイト
数のコード情報を記憶したとき終了する０ベージノ（ツ
ファ領域１３Ｃは回線に対応して、例えば１ペ一ジ当如
２バイト×６４列×６４行＝８ＫＢ（キロノ（イト）を
８ペ一ジ分計６４ＫＢの記憶容量を持つＯ第３図にＣＰ
Ｕ５０よ）送出されるコード情報の形式を示す。 ８
ＢＡ （Ｓｅｔ Ｂｕｆｆｅｒ Ａｄｄｒｅｓｓ）は３
バイトからなるページバッファ領域１３Ｃのアドレスを
列および行で表わす命令であ’）、Ｘｏは列、ｙＯは行
をバイトで表わすＱＳＢＡがないときは前のコード情報
中アドレスに後続して記憶するＯ ＳＢＡに続くコード
情報はＸｏＦｅで表示されたベージノくッファ領域１３
のアドレスから記憶されていく。
ら受信した直列情報を並列に変換して制御部１１に送出
し、制御部１１からの並列送信情報を直列に変換して回
路へ送出するＯ 第２図に本発明の一実施例による通信制御装置における
送信情報の流れ図を示すＯ制御部１１はＣＰＵ５０から
送出されるコード情報をインタフェース制御回路１２を
通じて受信する。制御部１１はＣＰＵ５０よシのコード
情報中よシ誉込命令を検出してページバッファ領域１３
Ｃに書込みを開始し、命令により指定された所要バイト
数のコード情報を記憶したとき終了する０ベージノ（ツ
ファ領域１３Ｃは回線に対応して、例えば１ペ一ジ当如
２バイト×６４列×６４行＝８ＫＢ（キロノ（イト）を
８ペ一ジ分計６４ＫＢの記憶容量を持つＯ第３図にＣＰ
Ｕ５０よ）送出されるコード情報の形式を示す。 ８
ＢＡ （Ｓｅｔ Ｂｕｆｆｅｒ Ａｄｄｒｅｓｓ）は３
バイトからなるページバッファ領域１３Ｃのアドレスを
列および行で表わす命令であ’）、Ｘｏは列、ｙＯは行
をバイトで表わすＱＳＢＡがないときは前のコード情報
中アドレスに後続して記憶するＯ ＳＢＡに続くコード
情報はＸｏＦｅで表示されたベージノくッファ領域１３
のアドレスから記憶されていく。
コード情報の途中でＳＢＡが検出されるとその指定のア
ドレスからコード情報を記憶していくｏＡＮはｌバイ構
成の英数字および記号等を表わす命令であｆｉＡＮコー
ド以降すべてＡＮコードとなる。
ドレスからコード情報を記憶していくｏＡＮはｌバイ構
成の英数字および記号等を表わす命令であｆｉＡＮコー
ド以降すべてＡＮコードとなる。
またＫＮＪは漢字コードを茨わす命令であり、ＫＮＪコ
ード以降すべてＫＮＪコードとなる。何れも指定しない
ときは前と同じ￥体を続けて表わすことになる。ＩＩ込
み曾令で指定されたコード情報がすべてページバッファ
領域１３Ｃに記憶された時、ｆｉ＋１１御１１（１１は
パターン制御プログラム領域１３ａｂのプログラムに従
いページバッファ領Ｍ１３Ｃにおける指定アドレスのｔ
ｆｔ報を先頭の一行目から列方向にコード情報を取出し
、文字発生バッファ領域１３ｄから該コード情報に該当
するパターン情報を取出して、パターンバッファ領域１
３ｂの指定された領域例えば＃０のＡ領域にページバッ
ファ領列 域１３ｃの一行分を一時記憶する０パターンバツフア領
域１３ｂは１回−当ＪＡ、Ｂ領域の２つを用意し、第４
図にパターンバッファ領域１３ｂに一時記憶されたパタ
ーンを示す。第４図は例えば＃ＯのＡ領域５１２ビット
×１６ビツト＝ＩＫＢであり、英文字のＡおよび漢字の
光が記憶されている状態を示す。従ってパターンバッフ
ｙｆＪ竣１３ｂはページバッファ値域に対応して合計Ｉ
ＫＢｘ２ｘ８＝１６ＫＢの記憶容量を持つ。パターンバ
ッファ領域１３ｂのＪ −ン変換処理を行いパターンバッファ領域１３ｂの＃０
−Ｒ領域に一時記憶するＯ Ｂ領域へのパターン情報記
憶が終ると制御部１１はパターン制御プログラム領域１
３＆ｂのプログラムにより回線接続アダプタ１４ａ−ｎ
の内より例えば指定のアダプタ１４Ｃに対して起動を行
う。アダプタ１４ａは変復調。
ード以降すべてＫＮＪコードとなる。何れも指定しない
ときは前と同じ￥体を続けて表わすことになる。ＩＩ込
み曾令で指定されたコード情報がすべてページバッファ
領域１３Ｃに記憶された時、ｆｉ＋１１御１１（１１は
パターン制御プログラム領域１３ａｂのプログラムに従
いページバッファ領Ｍ１３Ｃにおける指定アドレスのｔ
ｆｔ報を先頭の一行目から列方向にコード情報を取出し
、文字発生バッファ領域１３ｄから該コード情報に該当
するパターン情報を取出して、パターンバッファ領域１
３ｂの指定された領域例えば＃０のＡ領域にページバッ
ファ領列 域１３ｃの一行分を一時記憶する０パターンバツフア領
域１３ｂは１回−当ＪＡ、Ｂ領域の２つを用意し、第４
図にパターンバッファ領域１３ｂに一時記憶されたパタ
ーンを示す。第４図は例えば＃ＯのＡ領域５１２ビット
×１６ビツト＝ＩＫＢであり、英文字のＡおよび漢字の
光が記憶されている状態を示す。従ってパターンバッフ
ｙｆＪ竣１３ｂはページバッファ値域に対応して合計Ｉ
ＫＢｘ２ｘ８＝１６ＫＢの記憶容量を持つ。パターンバ
ッファ領域１３ｂのＪ −ン変換処理を行いパターンバッファ領域１３ｂの＃０
−Ｒ領域に一時記憶するＯ Ｂ領域へのパターン情報記
憶が終ると制御部１１はパターン制御プログラム領域１
３＆ｂのプログラムにより回線接続アダプタ１４ａ−ｎ
の内より例えば指定のアダプタ１４Ｃに対して起動を行
う。アダプタ１４ａは変復調。
回線等の初期化、端末装置との接続制御が完了するとア
ダプタ１４ｃは終了の割込みを制御部１１に通知する。
ダプタ１４ｃは終了の割込みを制御部１１に通知する。
次に制御部１】け回線接続制御プログラム領域１３ａ轟
のプログラムに従い、先に一時記憶したパターンバッフ
ァ領域１３ｂの＃０−ａ領域からパターン情報を１２イ
ン０りずつアダプタ１４Ｃへ転送する。アダプタ１４ｃ
は回線速匿に対応してｌラインずつパターン情報を回
線に送出し、ハｐ −：／ バッファ領域１３ｂの＃０
−Ａ領域のパターン情報送出が完了すると、続いて＃０
−Ｂ’ｉ域のパターン情報について送信処理を行う。制
御部１１はパターンバッファ領域１３ｂの＃ｏ−Ａ＠Ｍ
が空になったとき、パターン制御プログラム領域１３ｍ
ｂに従い、ページバッファ領域１３ｃの指定アドレスよ
り次の行に一時記憶されたコード情報を取り出し前述の
通り文字発生バッファ領域１３ｄから該当するパターン
マ、′ｆ報に変換して、空になったパターンバッファ領
域１３ｂの＃０−Ａ領域に一時記憶して再びアダプタ１
４ｃにより回線に送出していく。
のプログラムに従い、先に一時記憶したパターンバッフ
ァ領域１３ｂの＃０−ａ領域からパターン情報を１２イ
ン０りずつアダプタ１４Ｃへ転送する。アダプタ１４ｃ
は回線速匿に対応してｌラインずつパターン情報を回
線に送出し、ハｐ −：／ バッファ領域１３ｂの＃０
−Ａ領域のパターン情報送出が完了すると、続いて＃０
−Ｂ’ｉ域のパターン情報について送信処理を行う。制
御部１１はパターンバッファ領域１３ｂの＃ｏ−Ａ＠Ｍ
が空になったとき、パターン制御プログラム領域１３ｍ
ｂに従い、ページバッファ領域１３ｃの指定アドレスよ
り次の行に一時記憶されたコード情報を取り出し前述の
通り文字発生バッファ領域１３ｄから該当するパターン
マ、′ｆ報に変換して、空になったパターンバッファ領
域１３ｂの＃０−Ａ領域に一時記憶して再びアダプタ１
４ｃにより回線に送出していく。
第５図は４発明の一実施例における記憶回路に記憶され
ているｆｕｌｌ ＋ｌプログラム、各データバッファの
割当てを示す図である。
ているｆｕｌｌ ＋ｌプログラム、各データバッファの
割当てを示す図である。
（１）回υ）ｔｌｌＪ＃招（ＬＣＷ）は２ＫＢから構成
される。
される。
１回線当り１２８バイトを割当てている。
（２）制御プログラム領域１３ａは４６ＫＢである。こ
の中にパターン処理を叶能とするパターン制卸ρルム グ・グラｂ必されている。
の中にパターン処理を叶能とするパターン制卸ρルム グ・グラｂ必されている。
（３）パターンバッファ領域１ａｂａ、１回線当り２Ｋ
Ｂを必要とする。これを８回線分用意しである。
Ｂを必要とする。これを８回線分用意しである。
（４）ページバッファ領域１３ｃは、１回線当り２ＫＢ
を必要とする。これを８回線分用意しである。
を必要とする。これを８回線分用意しである。
（５）文字発生バッファ領＃１３ｄはコード情報に各領
域における先頭アドレスを、Ｘ’０３ＦＦＦＦ’は末尾
アドレスを示す。
域における先頭アドレスを、Ｘ’０３ＦＦＦＦ’は末尾
アドレスを示す。
第６図は第５図におけるパターンバッファ領域１３ｂの
構成を示す。
構成を示す。
パターンバッファ領域１３ｂはページバッファ領クリ
域１３ｃの１行分に当るパターン情報を格納する。
パターンバッファ領域１３ｂは６４列の１６ラインから
構成される。記憶領域Ｆ！１０２４バイトを必要とする
０回線には１ライン嚇位で転送する０第７図は第５図に
おけるページバッファ値域１３Ｃの構成を示す。ページ
バッファ値域１３ ｃは１行が６４列からなっている０
最大６４行までのコード情報が格納出来る。ＣＰＵ５０
から転送されて来るコード情報を表わすＯ例えば漢字コ
ード（２）（イト）ではＦパイ）Ｋ左側のコードと右側
のコードの識別を付与する。また、英数字および記号等
の場合はＦバイトに″Ｏ”を格納する０１つのページバ
ッファは８０９２バイトからなり、８−ページノ（ツフ
ァでページバッファ領域１３ｃ６４ＫＢを構成するＯ 第８図は第５図におけるページノ（ツファ領域１３Ｃの
アドレス嗟開状況を示す。ページノ（ツファの最初はＸ
’０１００００’から始まり、第８番ｍｘ’ｏＩＥｏｏ
ｏ’から始まる。
構成される。記憶領域Ｆ！１０２４バイトを必要とする
０回線には１ライン嚇位で転送する０第７図は第５図に
おけるページバッファ値域１３Ｃの構成を示す。ページ
バッファ値域１３ ｃは１行が６４列からなっている０
最大６４行までのコード情報が格納出来る。ＣＰＵ５０
から転送されて来るコード情報を表わすＯ例えば漢字コ
ード（２）（イト）ではＦパイ）Ｋ左側のコードと右側
のコードの識別を付与する。また、英数字および記号等
の場合はＦバイトに″Ｏ”を格納する０１つのページバ
ッファは８０９２バイトからなり、８−ページノ（ツフ
ァでページバッファ領域１３ｃ６４ＫＢを構成するＯ 第８図は第５図におけるページノ（ツファ領域１３Ｃの
アドレス嗟開状況を示す。ページノ（ツファの最初はＸ
’０１００００’から始まり、第８番ｍｘ’ｏＩＥｏｏ
ｏ’から始まる。
第９図に第５図における］（ターンノ（ツ７ア領穢１３
ｂのアドレス展開状況を示す 、４ターンノ（ツファの
最初はＸ’００ＣＯＯＯ’から、第８番目はｘ’ ００
Ｆ８００ ’から始まる。
ｂのアドレス展開状況を示す 、４ターンノ（ツファの
最初はＸ’００ＣＯＯＯ’から、第８番目はｘ’ ００
Ｆ８００ ’から始まる。
第１０図はパターンバッファ領域１３ｂＡ、Ｂおよびペ
ージバッファ領域１３ｃにおける記憶分割塔位領域の先
頭アドレスを示す０ 第１１図はパターン情報処理を実行する回線の回線制御
語（ＬＣＷ）を示す。ＬＣＷは１２８バイト（ｘ’ｏｏ
’〜／７Ｆ／）から榊成される。本図では＃２回線（第
３番目）のＬＣＷを示す。次に各バイトの定義について
説明する。
ージバッファ領域１３ｃにおける記憶分割塔位領域の先
頭アドレスを示す０ 第１１図はパターン情報処理を実行する回線の回線制御
語（ＬＣＷ）を示す。ＬＣＷは１２８バイト（ｘ’ｏｏ
’〜／７Ｆ／）から榊成される。本図では＃２回線（第
３番目）のＬＣＷを示す。次に各バイトの定義について
説明する。
（１） ＭＯＤＥバイト （ｘ’ｏｏ’）回線の属性
を示す。詳細は第１２図に示す。
を示す。詳細は第１２図に示す。
本通信制御装［１０の初期化（ｉＰＭ）の時、ＣＰＵ５
０から制御プログラム、初期化情報等のローデングが完
了し、通信制御装置１０の制御が該プログラムの制御下
で動作開始する時に、各回線のＭＯＤＥバイトを参照す
るＱＩＭビット（第１２図のビット０）が＠１＃ならば
、ページバッフア領域１３ｃおよびパターンバッファ領
域１３ｂの先頭アドレスを該ＬｃＷのそれぞれのアドレ
スに格納する。これは収容回線数が例えば１６に対して
、ページバッファ領域１３ｃおよびパターンバッファ領
域の容置が８回線しかない九め絞込みを行う。
０から制御プログラム、初期化情報等のローデングが完
了し、通信制御装置１０の制御が該プログラムの制御下
で動作開始する時に、各回線のＭＯＤＥバイトを参照す
るＱＩＭビット（第１２図のビット０）が＠１＃ならば
、ページバッフア領域１３ｃおよびパターンバッファ領
域１３ｂの先頭アドレスを該ＬｃＷのそれぞれのアドレ
スに格納する。これは収容回線数が例えば１６に対して
、ページバッファ領域１３ｃおよびパターンバッファ領
域の容置が８回線しかない九め絞込みを行う。
（２） ＣＭＤバイト（Ｘ’０１’）ＣＰＵ５０から
の指令情報のコマンドが格納されている。
の指令情報のコマンドが格納されている。
（３） ＳＴＳバイト （Ｘ’０２’）本装置１０に
おいて、該コマンドを実行した結果の内容を通知するバ
イトである。
おいて、該コマンドを実行した結果の内容を通知するバ
イトである。
（４） ８ＮＳ Ｏ，１（Ｘ’０３’、 ’０４’
）巴 ＳＴＳバイトで通知した内容を補足するヤンスバイトで
ある。
）巴 ＳＴＳバイトで通知した内容を補足するヤンスバイトで
ある。
（５） ＰＢＡＯ〜２ （Ｘ’０５〜０７′）ペー
ジバッファに記憶すべき情報のページバッファ領域１３
ｃにおける先頭アドレスを格納する領域である。
ジバッファに記憶すべき情報のページバッファ領域１３
ｃにおける先頭アドレスを格納する領域である。
第１０図で示すアドレスのいずれかがセットされる。
（６） ＰＣＮ （Ｘ’０８’）
ページバッファの列アドレスを示す。
第３図のＳＢＡオーダのｘθ〜が格納される。
これとＲＰＮが示す座標に、ＣＰＵ５０からのコード情
報を格納する。格納後は＋１歩進する。
報を格納する。格納後は＋１歩進する。
（７） ＰＲＮ （Ｘ’０９’）
ページバッファの行アドレスを示す０
第３図のＳＢＡオーダのｙＯ〜が格納される０ＰＲＮと
ＰＣＮが示す座標に、ＣＰＵ５０からのコード情報を格
納する。ＰＣＮが６３を越えるとＰＲＮを歩進する。
ＰＣＮが示す座標に、ＣＰＵ５０からのコード情報を格
納する。ＰＣＮが６３を越えるとＰＲＮを歩進する。
（８） ＩＡＡＯ〜２ （Ｘ’ＯＡ’〜／ ＯＣ／
）パターンバッファＡに記１＃すべき情報のパターンバ
ッファ領域１３ｂにおける先頭アドレスを格納する領域
である。
）パターンバッファＡに記１＃すべき情報のパターンバ
ッファ領域１３ｂにおける先頭アドレスを格納する領域
である。
（９） ＩＡＢＯ〜２ （Ｘ’ＯＤ’〜１０Ｆ／）パ
ターンバッファＢの先頭アドレスを格納する領域である
。
ターンバッファＢの先頭アドレスを格納する領域である
。
制御プログラムは、本装置１０の初期化が完了した時点
で、ＭＯＤＥバイトのＩＭビットが１”ならば該ＬＣＷ
のＰＢＡ、ＩＡＡおよびＩＡＢの領域に各々の先頭アド
レスを作成して格納する。
で、ＭＯＤＥバイトのＩＭビットが１”ならば該ＬＣＷ
のＰＢＡ、ＩＡＡおよびＩＡＢの領域に各々の先頭アド
レスを作成して格納する。
（１０） ＩＦＡ （Ｘ’ＩＯ’）
パターンバッファＡ領域にパターン情報が格納されてい
ることを示すバイトである。本実施例ではａｌｌ （Ｘ
’ＦＦ’）の時が格納されている。
ることを示すバイトである。本実施例ではａｌｌ （Ｘ
’ＦＦ’）の時が格納されている。
Ｑｌ） ＩＦＢ （Ｘ’ｌｌ’）
パターンバッファＢ領埴にパターン情報が格納されてい
ることを示すバイトである。本実施例でｔｆａｌｌ １
（Ｘ’ＦＦ’）の時が格納されている。
ることを示すバイトである。本実施例でｔｆａｌｌ １
（Ｘ’ＦＦ’）の時が格納されている。
パターン制御プログラム１３ｍｂが七ッ卜する。
（１２） Ｉ ＬＮ （Ｘ’１２’）
パターンバッファ領域１３ｂのライン番号を示す。
文字発生バッファ領域１３ｄから収出したパターン情報
をバイト拳位で、ＩＣＮが示す列アドレスに格納する。
をバイト拳位で、ＩＣＮが示す列アドレスに格納する。
１バイト格納する毎にＩＬＮを歩進する。
１６バイト格納すると列アドレス（ＩＣＮ）を歩進し、
次の列にイメージ情報を格納する。
次の列にイメージ情報を格納する。
（１３） Ｉ ＣＮ （Ｘ’１３’）
パターンバッファ領域１３ｂの列アドレスを示す。
パターンバッファの先頭列からパターン情報（１６バイ
ト）を格納して行く０ パターンバッファが一杯になると該パターンバッファの
ＩＦＡ又はＩＦＢＫａｌｌｌをｊ己う〇（１４） ＬＦ
Ｇ （Ｘ’１４’） 用布、回線へ送出中のパターンバッファ領域ｔａｂのア
ドレスを示す。
ト）を格納して行く０ パターンバッファが一杯になると該パターンバッファの
ＩＦＡ又はＩＦＢＫａｌｌｌをｊ己う〇（１４） ＬＦ
Ｇ （Ｘ’１４’） 用布、回線へ送出中のパターンバッファ領域ｔａｂのア
ドレスを示す。
回線接続制御プログラムがパターンバッファＡ、 Ｂ
のいずれからパターン情報を回線へ送出しているかを示
す０ ＬＰＧがａｌｌ Ｏ（Ｘ’００’） ＝パターンバッフ
ァＡＬＦＧがａｌｌ １ （Ｘ’Ｐ’Ｆ’） ＝パタ
ーンバッファＢ（１５） ＢＮＯ（Ｘ’１６’） 回線接続制御プログラムが該パターンバッファからパイ
１１位で回線接続回路１４に送出時に使用する。
のいずれからパターン情報を回線へ送出しているかを示
す０ ＬＰＧがａｌｌ Ｏ（Ｘ’００’） ＝パターンバッフ
ァＡＬＦＧがａｌｌ １ （Ｘ’Ｐ’Ｆ’） ＝パタ
ーンバッファＢ（１５） ＢＮＯ（Ｘ’１６’） 回線接続制御プログラムが該パターンバッファからパイ
１１位で回線接続回路１４に送出時に使用する。
ＬＮＯが示すツイン番号のパターン情報をバイト単位で
回線接続回路１４に送出する。
回線接続回路１４に送出する。
（１６） ＬＮＯ（Ｘ’１７’）
回線接続制御プロゲラ人が該パターンバッファから送出
するパターン情報のライン番号を示す。
するパターン情報のライン番号を示す。
】ラインのパターン情報を送出する毎に歩進する。
１６ライン送出完了すると核パターンバッファのＩＦＡ
／ＩＦＢバイトのいずれかをクリヤする。
／ＩＦＢバイトのいずれかをクリヤする。
同時に次に送出するパターンバッファの選択を行ない、
ＬＰＧバイトに該バッフ７を記す。
ＬＰＧバイトに該バッフ７を記す。
第１２図はＭＯＤＥバイトの詳細を示す。
木製［１０に接続される回線の趨性を示す。
本装置ｌＯが初期化される時に、ＣＰＵ５０がらローデ
ィングされる。
ィングされる。
第１２図におけるＩＭはパターン情報処理端末？ｃＲｔ
Ｐ Ｃｉｆ Ｄ ＤＸ ハケｙ ） 交ｍ、 ｃ
Ｓｔ′ｉＤ ＤＸ 回線交換、ＳＷは公衆回線、ＬＥは
特定回線、 ＦＤは全二電回線、ＨＤは半二重回線を示
す。
Ｐ Ｃｉｆ Ｄ ＤＸ ハケｙ ） 交ｍ、 ｃ
Ｓｔ′ｉＤ ＤＸ 回線交換、ＳＷは公衆回線、ＬＥは
特定回線、 ＦＤは全二電回線、ＨＤは半二重回線を示
す。
このようにＣＰＵ５０よりコード情報によって送出され
る情報を通信制御装置１ｏによってパターン情報に変換
し、回線を通じて端末装置へ送出すれば従来コード＋ｔ
ｔ報よりパターン情報への変換をＣＰＵｔｆｃは端末装
置で行うのに比較してＣＰＵおよび端末装置における大
巾な負荷の幅減が出来る。
る情報を通信制御装置１ｏによってパターン情報に変換
し、回線を通じて端末装置へ送出すれば従来コード＋ｔ
ｔ報よりパターン情報への変換をＣＰＵｔｆｃは端末装
置で行うのに比較してＣＰＵおよび端末装置における大
巾な負荷の幅減が出来る。
第１図（ａ）（ｂ３は不発明の−実り例における通（ｇ
制御装置のブロック図、Ｍ２凶燻本発明の一実凡例にお
ける送信情報の流れ図、第３図は不兄明の一＊施例にお
けるコード情報の形式金ホす凶、第４図はパターンバッ
ファに記憶されＪｔパターンを示す図、第５図は記憶回
路における谷狐城の副自て図ｅｊｇｂ図はパターンバッ
ファ領域の構成図、第７図はページバッファ領域の構成
図、第８図はべ一ジパッンア領域におけるアドレス展−
図、第９図はパターンバッファ領域におけるアドレス展
開図、第１０図はパターンバッファ領域およびべ一ジバ
ｙ７ア験城における分割単位−城図、鳥ｌ１図は回ｉａ
ｍａｍ’を示す図Ｔ、６る。４１２図はＭＯＤｇバイト
の構成を示−１図である。 １０Ｆｉ壇ｍｌ！！１１岬装置、１１は制御部、１３は
に億ｉｇｌ路、ｘ４１ｉ回腺接続回路および５ｏは中米
制御装置で多４゜ 代１人−＄Ｐ′士 松 岡 ｘＶＪＡ町゛！コ） １
日 （α） ｌθ 案 ２ 回 秦 ろ 図 第 ７ 図 一−３シ１ノ 第 ８園 寮ｑ図 第 ４０ ２ 早 １１ 図 第 １２ 口
制御装置のブロック図、Ｍ２凶燻本発明の一実凡例にお
ける送信情報の流れ図、第３図は不兄明の一＊施例にお
けるコード情報の形式金ホす凶、第４図はパターンバッ
ファに記憶されＪｔパターンを示す図、第５図は記憶回
路における谷狐城の副自て図ｅｊｇｂ図はパターンバッ
ファ領域の構成図、第７図はページバッファ領域の構成
図、第８図はべ一ジパッンア領域におけるアドレス展−
図、第９図はパターンバッファ領域におけるアドレス展
開図、第１０図はパターンバッファ領域およびべ一ジバ
ｙ７ア験城における分割単位−城図、鳥ｌ１図は回ｉａ
ｍａｍ’を示す図Ｔ、６る。４１２図はＭＯＤｇバイト
の構成を示−１図である。 １０Ｆｉ壇ｍｌ！！１１岬装置、１１は制御部、１３は
に億ｉｇｌ路、ｘ４１ｉ回腺接続回路および５ｏは中米
制御装置で多４゜ 代１人−＄Ｐ′士 松 岡 ｘＶＪＡ町゛！コ） １
日 （α） ｌθ 案 ２ 回 秦 ろ 図 第 ７ 図 一−３シ１ノ 第 ８園 寮ｑ図 第 ４０ ２ 早 １１ 図 第 １２ 口
Claims (1)
- 【特許請求の範囲】 中央制御装置（ＣＰＵ）の命令に従いその情報を送受す
る複数の回線を備えた通信制御装置において、ＣＰＵの
使用するコード情報に対応する文字パターン情報を記憶
する手段を備えると共に、送信情報の１ページ量をコー
ド情報として一時記憶する手段として該回線に対応した
複数のページバッファ領域と、そのページバッファ領域
に対応してｉｌ コード情報を１４毎にパターン情報に変換し一時記憶す
る手段としてパターンバッファ領域を備え矧 てなり、ページバッファ領域のコード情報をＩＷ毎に読
出しパターン情報に変換してパターンバッファ領域に一
時記憶し九内答を回線により送信することを特徴とする
通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149955A JPS5851338A (ja) | 1981-09-22 | 1981-09-22 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149955A JPS5851338A (ja) | 1981-09-22 | 1981-09-22 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851338A true JPS5851338A (ja) | 1983-03-26 |
| JPS6224827B2 JPS6224827B2 (ja) | 1987-05-30 |
Family
ID=15486244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149955A Granted JPS5851338A (ja) | 1981-09-22 | 1981-09-22 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851338A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186650A (ja) * | 1987-01-27 | 1988-08-02 | 東陶機器株式会社 | サウナ風呂 |
| JPH0411709Y2 (ja) * | 1987-05-27 | 1992-03-24 | ||
| BR112014029007B1 (pt) | 2012-05-29 | 2020-10-27 | Jfe Steel Corporation | método de expansão de tubo para fabricar tubo de metal |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325730A (en) * | 1976-08-24 | 1978-03-09 | Fuji Heavy Ind Ltd | Dash pot means for internal combustion engine |
-
1981
- 1981-09-22 JP JP56149955A patent/JPS5851338A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325730A (en) * | 1976-08-24 | 1978-03-09 | Fuji Heavy Ind Ltd | Dash pot means for internal combustion engine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6224827B2 (ja) | 1987-05-30 |
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