JPS6224827B2 - - Google Patents
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- JPS6224827B2 JPS6224827B2 JP56149955A JP14995581A JPS6224827B2 JP S6224827 B2 JPS6224827 B2 JP S6224827B2 JP 56149955 A JP56149955 A JP 56149955A JP 14995581 A JP14995581 A JP 14995581A JP S6224827 B2 JPS6224827 B2 JP S6224827B2
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- 238000012545 processing Methods 0.000 claims description 15
- 238000004891 communication Methods 0.000 claims description 14
- 230000006870 function Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 8
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- 238000006243 chemical reaction Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
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- 235000016496 Panda oleosa Nutrition 0.000 description 1
- 240000000220 Panda oleosa Species 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
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- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
- Information Transfer Between Computers (AREA)
Description
【発明の詳細な説明】
本発明は情報処理システムにおける通信制御装
置の機能改良に関する。近年情報処理システムの
発達に伴い機能の多様化と複雑化が進んでいる。
置の機能改良に関する。近年情報処理システムの
発達に伴い機能の多様化と複雑化が進んでいる。
多種に及ぶ入出力および端末機器が開発される
と共に、従来の英数字あるいは仮名から日本語に
よる処理の普及に伴い漢字を含む多様のパターン
を印字または表示処理するようになつている。
と共に、従来の英数字あるいは仮名から日本語に
よる処理の普及に伴い漢字を含む多様のパターン
を印字または表示処理するようになつている。
これ等パターン情報の送受信可能な端末とし
て、デイスプレイ、プリンタ、FAX等多々あ
る。近年、増々これらの端末の種類、機能が増大
しつつある。
て、デイスプレイ、プリンタ、FAX等多々あ
る。近年、増々これらの端末の種類、機能が増大
しつつある。
従来、これらの端末に処理装置からパターン情
報を送出する場合、 処理装置内のフアイル、メモリ等にあらかじ
め蓄積されているパターン情報から、該当する
パターン情報を検索し、これに若干の加工を施
し、網との接続制御、端末装置との伝送制御を
行える機能を有する通信制御装置等を経由し
て、パターン情報を端末装置へ送出する。
報を送出する場合、 処理装置内のフアイル、メモリ等にあらかじ
め蓄積されているパターン情報から、該当する
パターン情報を検索し、これに若干の加工を施
し、網との接続制御、端末装置との伝送制御を
行える機能を有する通信制御装置等を経由し
て、パターン情報を端末装置へ送出する。
コード情報で編集されている文章、データ、
伝票等を処理装置内のキヤラクタジユネレータ
（CF）からコード情報に対応するパターン情報
を引出し、前記通信制御装置等を経由してパタ
ーン情報を端末装置へ送出している。
伝票等を処理装置内のキヤラクタジユネレータ
（CF）からコード情報に対応するパターン情報
を引出し、前記通信制御装置等を経由してパタ
ーン情報を端末装置へ送出している。
後者において、パターン情報への変換を処理装
置で行うことは、処理装置自身の負荷の増大、メ
モリ、フアイル容量の増加を招き、経済的にもシ
ステム能力の悪影響をおよぼすことになる。コー
ド情報をパターン情報に変換すると２桁程度情報
量が増加する。本発明は、処理装置で扱うコード
情報を、パターン情報を扱うデイスプレイ、プリ
ンタ、FAX等の端末装置に送信する際に、従来
のような処理装置でコード情報からパターン情報
への変換後端末装置に送信する方法の代わりに、
この変換処理を通信制御装置で行うことにより、
大巾な処理装置の負荷の軽減、システムスループ
ツトの向上、フアイル・メモリ容量の減少によつ
て経済的なシステム構成を可能とすることを目的
としている。そのため、本発明は中央処理装置
（CPU）とのインターフエイス制御回路、記憶回
路、回線接続回路及び制御部よりなり、記憶回路
はCPUから受信するコード情報を格納するペー
ジバツフア領域、ページバツフア領域に格納され
ているコード情報の一行分に対応して文字発生バ
ツフア領域より発生されたパターン情報を格納す
るパターンバツフア領域、制御プログラム領域及
び文字発生バツフア領域よりなり、制御回路は制
御プログラム領域に格納されている制御プログラ
ムにより、記憶回路のページバツフア領域、パタ
ーンバツフア領域及び文字発生バツフア領域に格
納されている情報を制御して、CPUからのコー
ド情報を、それに対応するパターン情報に変換し
て、回線接続回路を介して端末装置に送信する機
能を有することを特徴とするものである。
置で行うことは、処理装置自身の負荷の増大、メ
モリ、フアイル容量の増加を招き、経済的にもシ
ステム能力の悪影響をおよぼすことになる。コー
ド情報をパターン情報に変換すると２桁程度情報
量が増加する。本発明は、処理装置で扱うコード
情報を、パターン情報を扱うデイスプレイ、プリ
ンタ、FAX等の端末装置に送信する際に、従来
のような処理装置でコード情報からパターン情報
への変換後端末装置に送信する方法の代わりに、
この変換処理を通信制御装置で行うことにより、
大巾な処理装置の負荷の軽減、システムスループ
ツトの向上、フアイル・メモリ容量の減少によつ
て経済的なシステム構成を可能とすることを目的
としている。そのため、本発明は中央処理装置
（CPU）とのインターフエイス制御回路、記憶回
路、回線接続回路及び制御部よりなり、記憶回路
はCPUから受信するコード情報を格納するペー
ジバツフア領域、ページバツフア領域に格納され
ているコード情報の一行分に対応して文字発生バ
ツフア領域より発生されたパターン情報を格納す
るパターンバツフア領域、制御プログラム領域及
び文字発生バツフア領域よりなり、制御回路は制
御プログラム領域に格納されている制御プログラ
ムにより、記憶回路のページバツフア領域、パタ
ーンバツフア領域及び文字発生バツフア領域に格
納されている情報を制御して、CPUからのコー
ド情報を、それに対応するパターン情報に変換し
て、回線接続回路を介して端末装置に送信する機
能を有することを特徴とするものである。
本発明の実施によつてCPUおよび端末装置に
おける大巾な負荷の軽減、情報処理システム内に
おける情報流通能力の向上、記憶容量の減少によ
る経済的な情報処理システムの構成が実現出来
る。
おける大巾な負荷の軽減、情報処理システム内に
おける情報流通能力の向上、記憶容量の減少によ
る経済的な情報処理システムの構成が実現出来
る。
以下図面に従い本発明の一実施例について具体
的に説明する。
的に説明する。
第１図ａ，ｂは本発明による通信制御装置１０
のブロツク図である。第１図ａ，ｂにおいて５０
は中央制御装置（CPU）、１１はプログラマブル
の制御部、１２はインタフエース制御回路、１３
は記憶回路、１４は回線接続回路である。記憶回
路１３は制御プログラム領域１３ａ、パターンバ
ツフア領域１３ｂ、ページバツフア領域１３ｃ、
文字発生バツフア領域１３ｄより構成される。ま
た制御プログラム領域１３ａは中に回線接続制御
プログラム領域１３aa、パターン制御プログラム
領域１３ab等の領域を備える。
のブロツク図である。第１図ａ，ｂにおいて５０
は中央制御装置（CPU）、１１はプログラマブル
の制御部、１２はインタフエース制御回路、１３
は記憶回路、１４は回線接続回路である。記憶回
路１３は制御プログラム領域１３ａ、パターンバ
ツフア領域１３ｂ、ページバツフア領域１３ｃ、
文字発生バツフア領域１３ｄより構成される。ま
た制御プログラム領域１３ａは中に回線接続制御
プログラム領域１３aa、パターン制御プログラム
領域１３ab等の領域を備える。
制御部１１は記憶回路１３の制御プログラム領
域１３ａに記憶している制御プログラムを実行す
ることにより送信情報についてコード情報よりパ
ターン情報への変換制御および回線接続制御等を
行う。回線接続回路１４は回線接続機構で複数の
回線接続アダプタ１４ａ〜ｎより構成され、これ
には一般端末用とパターン端末装置用のアダプタ
ーを含む。一般端末用のアダプターは回線から受
信したデータを並列に変換してCPUに、また
CPUからの送信データを直列に変換して回線に
送出する機能を有し、一方パターン端末用はパタ
ーン端末装置との送信制御を行うアダプタである
が、本発明ではパターン端末用のアダプタの機能
について説明する。
域１３ａに記憶している制御プログラムを実行す
ることにより送信情報についてコード情報よりパ
ターン情報への変換制御および回線接続制御等を
行う。回線接続回路１４は回線接続機構で複数の
回線接続アダプタ１４ａ〜ｎより構成され、これ
には一般端末用とパターン端末装置用のアダプタ
ーを含む。一般端末用のアダプターは回線から受
信したデータを並列に変換してCPUに、また
CPUからの送信データを直列に変換して回線に
送出する機能を有し、一方パターン端末用はパタ
ーン端末装置との送信制御を行うアダプタである
が、本発明ではパターン端末用のアダプタの機能
について説明する。
第２図に本発明の一実施例による通信制御装置
における送信情報の流れ図であつて第１図とあわ
せて、コード情報がパターン情報に変換される状
態を示す。制御部１１はCPU５０から送出され
るコード情報をインタフエース制御回路１２を通
じて受信する。制御部１１はCPU５０よりコー
ド情報中の書込命令を検出してページバツフア領
域１３ｃに書込みを開始し、命令により指定され
た所要バイト数のコード情報を記憶したとき終了
する。ページバツフア領域１３ｃはｘ行、ｙ列か
ら構成され、回線に対応して、例えば１ページ当
たり８キロバイト（２バイト×64列×64行）を８
ページ分計64KBの記憶容量を持つ。
における送信情報の流れ図であつて第１図とあわ
せて、コード情報がパターン情報に変換される状
態を示す。制御部１１はCPU５０から送出され
るコード情報をインタフエース制御回路１２を通
じて受信する。制御部１１はCPU５０よりコー
ド情報中の書込命令を検出してページバツフア領
域１３ｃに書込みを開始し、命令により指定され
た所要バイト数のコード情報を記憶したとき終了
する。ページバツフア領域１３ｃはｘ行、ｙ列か
ら構成され、回線に対応して、例えば１ページ当
たり８キロバイト（２バイト×64列×64行）を８
ページ分計64KBの記憶容量を持つ。
パターンバツフアは、ページバツフアの１行分
をパターンに変換した情報を格納する。
をパターンに変換した情報を格納する。
このバツフアは１回線当たりＡ，Ｂの２つ用意
してある。
してある。
第３図にCPU５０より送出されるコード情報
の形式を示す。SBA（Set Buffer Address）は
３バイトからなるページバツフア領域１３ｃのア
ドレスを列および行で表す命令であり、xoは
列、yoは行をバイトで表す。SBAに続くコード
情報はxoyoで表示されたページバツフア領域１
３のアドレスから記憶されていく。SBAがない
ときは前のコード情報のアドレスに後続して記憶
する。コード情報の途中でSBAが検出される
と、その指定のアドレスからコード情報を記憶し
ていく。ANは１バイト構成の英数字および記号
等を表す命令でありANコード以降すべてANコー
ドとなる。またKNJは漢字コードを表す命令であ
り、KNJコード以降すべて漢字コードとなる。何
れも指定しないときは前と同じ字体を続けて表す
ことになる。
の形式を示す。SBA（Set Buffer Address）は
３バイトからなるページバツフア領域１３ｃのア
ドレスを列および行で表す命令であり、xoは
列、yoは行をバイトで表す。SBAに続くコード
情報はxoyoで表示されたページバツフア領域１
３のアドレスから記憶されていく。SBAがない
ときは前のコード情報のアドレスに後続して記憶
する。コード情報の途中でSBAが検出される
と、その指定のアドレスからコード情報を記憶し
ていく。ANは１バイト構成の英数字および記号
等を表す命令でありANコード以降すべてANコー
ドとなる。またKNJは漢字コードを表す命令であ
り、KNJコード以降すべて漢字コードとなる。何
れも指定しないときは前と同じ字体を続けて表す
ことになる。
第５図は本発明の一実施例における記憶回路１
３に記憶されている制御プログラム、各データバ
ツフアの割当てを示す図である。
３に記憶されている制御プログラム、各データバ
ツフアの割当てを示す図である。
(1) 回線毎の回線制御語（LCW）領域は2KBか
ら構成される。１回線当り128バイトを割り当
てている。
ら構成される。１回線当り128バイトを割り当
てている。
(2) 制御プログラム領域１３ａは46KBである。
この中にパターン処理を可能とするパターン制
御プログラムが格納されている。
この中にパターン処理を可能とするパターン制
御プログラムが格納されている。
(3) パターンバツフア領域１３ｂは１回線当り
2KBを必要とする。これを８回線分用意してあ
る。
2KBを必要とする。これを８回線分用意してあ
る。
(4) ページバツフア領域１３ｃは、１回線当り
8KBを必要とする。これを８回線分用意してあ
る。
8KBを必要とする。これを８回線分用意してあ
る。
(5) 文字発生バツフア領域１３ｄはコード情報に
対応するパターン情報の格納のため128KB用意
されている。尚第５図左端の記号X′000000′〜
X′030000′は各領域における先頭アドレスを、
X′03FFFF′は末尾アドレスを示す。
対応するパターン情報の格納のため128KB用意
されている。尚第５図左端の記号X′000000′〜
X′030000′は各領域における先頭アドレスを、
X′03FFFF′は末尾アドレスを示す。
第６図は第５図におけるパターンバツフア領域
１３ｂの構成を示す。
１３ｂの構成を示す。
パターンバツフア領域１３ｂはページバツフア
領域１３ｃの１行分に当るパターン情報を格納す
る。
領域１３ｃの１行分に当るパターン情報を格納す
る。
パターンバツフア領域１３ｂは64列の16ライン
から構成される。記憶領域は1024バイトを必要と
する。回線には１ライン単位で転送する。
から構成される。記憶領域は1024バイトを必要と
する。回線には１ライン単位で転送する。
第７図は第５図におけるページバツフア領域１
３ｃの構成を示す。ページバツフア領域１３ｃは
１行が64列からなつている。最大64行までのコー
ド情報が格納出来る。ページバツフア領域１３ｃ
は１行が64列からなつており、最大64桁までのコ
ード情報が格納できる。CPU５０から転送され
てくるコード情報（第３図）は、ページバツフア
１３ｃではＦ（Flag）、Ｄ（Data）の２バイトで
１つのコード情報を表す。例えば漢字コード（２
バイト必要）ではＦバイトに左側のコードと右側
のコードの識別を付与する。また、英数字および
記号等の場合はＦバイトに“０”を格納する。１
つのページバツフアは8092バイトから構成されて
おり、８−ページバツフアでページバツフア領域
１３ｃは64KBを構成する。
３ｃの構成を示す。ページバツフア領域１３ｃは
１行が64列からなつている。最大64行までのコー
ド情報が格納出来る。ページバツフア領域１３ｃ
は１行が64列からなつており、最大64桁までのコ
ード情報が格納できる。CPU５０から転送され
てくるコード情報（第３図）は、ページバツフア
１３ｃではＦ（Flag）、Ｄ（Data）の２バイトで
１つのコード情報を表す。例えば漢字コード（２
バイト必要）ではＦバイトに左側のコードと右側
のコードの識別を付与する。また、英数字および
記号等の場合はＦバイトに“０”を格納する。１
つのページバツフアは8092バイトから構成されて
おり、８−ページバツフアでページバツフア領域
１３ｃは64KBを構成する。
第８図は第５図におけるページバツフア領域１
３ｃのアドレス展開状況を示す。第１０図の右側
の図に示すページバツフアの先頭アドレス表の如
くページバツフアの最初はX′010000′から始ま
り、第８番目はX′01E000′から始まる。
３ｃのアドレス展開状況を示す。第１０図の右側
の図に示すページバツフアの先頭アドレス表の如
くページバツフアの最初はX′010000′から始ま
り、第８番目はX′01E000′から始まる。
第９図に第５図におけるパターンバツフア領域
１３ｂのアドレス展開状況を示す。第１０図の左
図に示すパターンバツフア先頭アドレス表の如
く、パターンバツフアの最初はX′00c000′から、
第８番目はX′00F800′から始まる。
１３ｂのアドレス展開状況を示す。第１０図の左
図に示すパターンバツフア先頭アドレス表の如
く、パターンバツフアの最初はX′00c000′から、
第８番目はX′00F800′から始まる。
第１０図は先に述べた如くパターンバツフア領
域１３ｂにおけるＡ領域およびＢ領域、およびペ
ージバツフア領域１３ｃにおける記憶分割単位領
域の先頭アドレスを示す。
域１３ｂにおけるＡ領域およびＢ領域、およびペ
ージバツフア領域１３ｃにおける記憶分割単位領
域の先頭アドレスを示す。
第１１図はパターン情報処理を実行する回線の
回線制御語（LCW）を示す。LCWは128バイト
（X′00′〜7F′）から構成される。本図では＃２回
線（第３番目）のLCWを示す。次に各バイトの
定義について説明する。
回線制御語（LCW）を示す。LCWは128バイト
（X′00′〜7F′）から構成される。本図では＃２回
線（第３番目）のLCWを示す。次に各バイトの
定義について説明する。
(1) MODEバイト（X′00′）
回線の属性を示す。詳細は第１２図に示す。
本通信制御装置１０の初期化（iPM）の時、
CPU５０から制御プログラム、初期化情報等
のローデングが完了し、通信制御装置１０の制
御が該プログラムの制御下で動作開始する時
に、各回線のMODEバイトを参照する。1Mビ
ツト（第１２図のビツト０）が“１”ならば、
ページバツフア領域１３ｃおよびパターンバツ
フア領域１３ｂの先頭アドレスを該LCWのそ
れぞれのアドレスに格納する。これは収納回線
数が例えば16に対して、ページバツフア領域の
容量が８回線しかない場合の絞り込みを行う。
CPU５０から制御プログラム、初期化情報等
のローデングが完了し、通信制御装置１０の制
御が該プログラムの制御下で動作開始する時
に、各回線のMODEバイトを参照する。1Mビ
ツト（第１２図のビツト０）が“１”ならば、
ページバツフア領域１３ｃおよびパターンバツ
フア領域１３ｂの先頭アドレスを該LCWのそ
れぞれのアドレスに格納する。これは収納回線
数が例えば16に対して、ページバツフア領域の
容量が８回線しかない場合の絞り込みを行う。
(2) CMDバイト（X′01′）
CPU５０からの指令情報のコマンドが格納
されている。
されている。
(3) STSバイト（X′02′）
通信制御装置１０において、該コマンドを実
行した結果の内容を通知するバイトである。
行した結果の内容を通知するバイトである。
(4) SNS０，１（X′03′、04′）
STSバイトで通知した内容を補足するセンス
バイトである。
バイトである。
(5) PBA０〜２（X′05′、07′）
ページバツフアに記憶すべき情報のページバ
ツフア領域１３ｃにおける先頭アドレスを格納
する領域である。
ツフア領域１３ｃにおける先頭アドレスを格納
する領域である。
第１０図で示すアドレスのいずれかがセツト
される。
される。
(6) PCN（X′08′）
ページバツフアの列アドレスを示す。
第３図のSBAオーダのx0〜が格納される。
これとRPNが示す座標に、CPU５０からの
コード情報を格納する。格納後は＋１歩進す
る。
コード情報を格納する。格納後は＋１歩進す
る。
(7) PRN（X′09′）
ページバツフアの行アドレスを示す。
第３図のSBAオーダのy0〜が格納される。
PRNとPCNが示す座標に、CPU５０からの
コード情報を格納する。PCNが63を越えると
PRNを歩進する。
コード情報を格納する。PCNが63を越えると
PRNを歩進する。
(8) IAA０〜２（X′0A′〜0C′）
パターンバツフアＡに記憶すべき情報のパタ
ーンバツフア領域１３ｂにおける先頭アドレス
を格納する領域である。
ーンバツフア領域１３ｂにおける先頭アドレス
を格納する領域である。
(9) IAB０〜２（X′0D′〜′0F′）
パターンバツフアＢの先頭アドレスを格納す
る領域である。
る領域である。
制御プログラムは、本装置の10の初期化が完
了した時点で、MODEバイトのIMビツトが
“１”ならば該LCWのPBA、IAAおよびIABの
領域に各々の先頭アドレスを作成して格納す
る。
了した時点で、MODEバイトのIMビツトが
“１”ならば該LCWのPBA、IAAおよびIABの
領域に各々の先頭アドレスを作成して格納す
る。
(10) IFA（X′10′）
パターンバツフアＡ領域にパターン情報が格
納されていることを示すバイトである。本実施
例ではall1（X′FF′）の時が格納されている。
納されていることを示すバイトである。本実施
例ではall1（X′FF′）の時が格納されている。
パターン制御プログラム１３abがセツトす
る。
る。
(11) IFB（X′11′）
パターンバツフアＢ領域にパターン情報が格
納されていることを示すバイトである。本実施
例ではall1（X′FF′）の時が格納されている。
納されていることを示すバイトである。本実施
例ではall1（X′FF′）の時が格納されている。
パターン制御プログラム１３abがセツトす
る。
る。
(12) ILN（X′12′）
パターンバツフア領域１３ｂのライン番号を
示す。
示す。
文字発生バツフア領域１３ｄから取出したパ
ターン情報をバイト単位で、ICNが示す列アド
レスに格納する。
ターン情報をバイト単位で、ICNが示す列アド
レスに格納する。
１バイト格納する毎にILNを歩進する。
16バイト格納すると列アドレス（ICN）を歩
進し、次の列にイメージ情報を格納する。
進し、次の列にイメージ情報を格納する。
(13) ICN（X′13′）
パターンバツフア領域１３ｂの列アドレスを
示す。
示す。
パターンバツフアの先頭列からパターン情報
（16バイト）を格納していく。
（16バイト）を格納していく。
パターンバツフアが一杯になると該パターン
バツフアのIFA又はIFBにall1を記す。
バツフアのIFA又はIFBにall1を記す。
(14) LFG（X′14′）
現在、回線へ送出中のパターンバツフア領域
１３ｂのアドレスを示す。
１３ｂのアドレスを示す。
回線接続制御プログラムがパターンバツフア
Ａ，Ｂのいずれからパターン情報を回線へ送出
しているかを示す。
Ａ，Ｂのいずれからパターン情報を回線へ送出
しているかを示す。
LFGがall0（X′00′）＝パターンバツフアＡ
LFGがall1（X′FF′）＝パターンバツフアＢ
(15) BNO（X′16′）
回線接続制御プログラムが該パターンバツフ
アからバイト単位で回線接続回路１４に送出時
に使用する。
アからバイト単位で回線接続回路１４に送出時
に使用する。
LNOが示すライン番号のパターン情報をバ
イト単位で回線接続回路１４に送出する。
イト単位で回線接続回路１４に送出する。
(16) LNO（X′17′）
回線接続制御プログラムが該パターンバツフ
アから送出するパターン情報のライン番号を示
す。
アから送出するパターン情報のライン番号を示
す。
１ラインのパターン情報を送出する毎に歩進
する。
する。
16ライン送出完了すると該パターンバツフア
のIFA／IFBバイトのいずれかをクリヤする。
のIFA／IFBバイトのいずれかをクリヤする。
同時に次に送出するパターンバツフアの選択
を行い、LFGバイトに該バツフアを記す。
を行い、LFGバイトに該バツフアを記す。
第１２図はMODEバイトの詳細を示す。
本通信制御装置１０に接続される回線の属性を
示す。
示す。
本装置１０が初期化される時に、CPU５０か
らローデイングされる。
らローデイングされる。
第１２図におけるIMはパターン情報処理端末
装置、PCはDDLパケツト交換、CSはDDX回線交
換、SWは公衆回線、LEは特定回線、FDは全二
重回線、HDは半二重回線を示す。
装置、PCはDDLパケツト交換、CSはDDX回線交
換、SWは公衆回線、LEは特定回線、FDは全二
重回線、HDは半二重回線を示す。
第１図、第２図によつて更に説明すると、制御
部１１がCPU５０から送出されるコード情報中
より書込命令を検知し、それで指定されたコード
情報が総べてページバツフア領域に格納される
と、続いてページバツフアからパターンバツフア
への転送が行われるがページバツフアからパター
ンバツフアへの転送は、書込命令で指定されたコ
ード情報がすべてページバツフアに格納された時
である。制御部１１はパターン制御プログラム領
域１３abのプログラムに従い、ページバツフア
領域１３ｃにおける指定アドレスの情報を先頭の
一行目から列方向にコード情報を取出し、文字発
生バツフア領域１３ｄから該コード情報に該当す
るパターン情報を取出して、パターンバツフア領
域１３ｂの指定された領域例えば＃０のＡ領域に
ページバツフア領域１３ｃの一行分を一時記憶す
る。パターンバツフア領域１３ｂは既に述べた如
く１回線当たりＡ、Ｂ領域の２つを用意されてお
り、第４図にパターンバツフア領域１３ｂに一時
記憶されたパターンを示す。第４図は例えば＃０
のＡ領域512ビツト×16ビツト＝1KBであり、第
一列目は英文字のＡ、および第３列、第４列目で
漢字の光が記憶されている状態を示す。従つてパ
ターンバツフア領域１３ｂはページバツフア領域
に対応して合計1KB×２×８＝16KBの記憶容量
を持つ。パターンバツフア領域１３ｂの＃０−Ａ
領域に１行分のパターン情報が記憶されるとペー
ジバツフア１３ｃの次の１行分について引続きパ
ターン変換処理が行われパターンバツフア領域１
３ｂの＃０−Ｂ領域に一時記憶する。Ｂ領域への
パターン情報記憶が終わると制御部１１はパター
ン制御プログラム領域１３abのプログラムによ
りパターン端末用アダプタとしての回線接続アダ
プタ１４ａ−ｎの内より例えば指定のアダプタ１
４ｃに対して起動を行う。アダプタ１４ｃは変復
調、回線等の初期化、端末装置との接続制御が完
了するとアダプタ１４ｃは終了の割込みを制御部
１１に通知する。次に制御部１１は回線接続制御
プログラム領域１３aaのプログラムに従い、先に
一時記憶したパターンバツフア領域１３ｂの＃０
−Ａ領域の先頭ラインから１ライン分のパターン
情報をアダプタ１４ｃに転送する。アダプタ１４
ｃは回線速度に対応して１ラインずつパターン情
報を回線に送出し、パターンバツフア領域１３ｂ
の＃０−Ａ領域のパターン情報送出が完了する
と、続いて＃０−Ｂ領域のパターン情報について
送信処理を行う。制御部１１はパターンバツフア
領域１３ｂの＃０−Ａ領域が空になつたとき、パ
ターン制御プログラム領域１３abに従い、ペー
ジバツフア領域１３ｃの指定アドレスより次の行
に一時記憶されたコード情報を取出し前述の通り
文字発生バツフア領域１３ｄから該当するパター
ン情報に変換して、空になつたパターンバツフア
領域１３ｂの＃−Ａ領域に一時記憶して再びアダ
プタ１４ｃにより回線に送出していく。
部１１がCPU５０から送出されるコード情報中
より書込命令を検知し、それで指定されたコード
情報が総べてページバツフア領域に格納される
と、続いてページバツフアからパターンバツフア
への転送が行われるがページバツフアからパター
ンバツフアへの転送は、書込命令で指定されたコ
ード情報がすべてページバツフアに格納された時
である。制御部１１はパターン制御プログラム領
域１３abのプログラムに従い、ページバツフア
領域１３ｃにおける指定アドレスの情報を先頭の
一行目から列方向にコード情報を取出し、文字発
生バツフア領域１３ｄから該コード情報に該当す
るパターン情報を取出して、パターンバツフア領
域１３ｂの指定された領域例えば＃０のＡ領域に
ページバツフア領域１３ｃの一行分を一時記憶す
る。パターンバツフア領域１３ｂは既に述べた如
く１回線当たりＡ、Ｂ領域の２つを用意されてお
り、第４図にパターンバツフア領域１３ｂに一時
記憶されたパターンを示す。第４図は例えば＃０
のＡ領域512ビツト×16ビツト＝1KBであり、第
一列目は英文字のＡ、および第３列、第４列目で
漢字の光が記憶されている状態を示す。従つてパ
ターンバツフア領域１３ｂはページバツフア領域
に対応して合計1KB×２×８＝16KBの記憶容量
を持つ。パターンバツフア領域１３ｂの＃０−Ａ
領域に１行分のパターン情報が記憶されるとペー
ジバツフア１３ｃの次の１行分について引続きパ
ターン変換処理が行われパターンバツフア領域１
３ｂの＃０−Ｂ領域に一時記憶する。Ｂ領域への
パターン情報記憶が終わると制御部１１はパター
ン制御プログラム領域１３abのプログラムによ
りパターン端末用アダプタとしての回線接続アダ
プタ１４ａ−ｎの内より例えば指定のアダプタ１
４ｃに対して起動を行う。アダプタ１４ｃは変復
調、回線等の初期化、端末装置との接続制御が完
了するとアダプタ１４ｃは終了の割込みを制御部
１１に通知する。次に制御部１１は回線接続制御
プログラム領域１３aaのプログラムに従い、先に
一時記憶したパターンバツフア領域１３ｂの＃０
−Ａ領域の先頭ラインから１ライン分のパターン
情報をアダプタ１４ｃに転送する。アダプタ１４
ｃは回線速度に対応して１ラインずつパターン情
報を回線に送出し、パターンバツフア領域１３ｂ
の＃０−Ａ領域のパターン情報送出が完了する
と、続いて＃０−Ｂ領域のパターン情報について
送信処理を行う。制御部１１はパターンバツフア
領域１３ｂの＃０−Ａ領域が空になつたとき、パ
ターン制御プログラム領域１３abに従い、ペー
ジバツフア領域１３ｃの指定アドレスより次の行
に一時記憶されたコード情報を取出し前述の通り
文字発生バツフア領域１３ｄから該当するパター
ン情報に変換して、空になつたパターンバツフア
領域１３ｂの＃−Ａ領域に一時記憶して再びアダ
プタ１４ｃにより回線に送出していく。
このようにCPU５０よりコード情報によつて
送出される情報を通信制御装置１０によつてパタ
ーン情報に変換し、回線を通じて端末装置へ送出
すれば従来コード情報よりパターン情報への変換
をCPUまたは端末装置で行うのに比較してCPU
および端末装置における大巾な負荷の軽減が出来
る。
送出される情報を通信制御装置１０によつてパタ
ーン情報に変換し、回線を通じて端末装置へ送出
すれば従来コード情報よりパターン情報への変換
をCPUまたは端末装置で行うのに比較してCPU
および端末装置における大巾な負荷の軽減が出来
る。
第１図ａ，ｂは本発明の一実施例における通信
制御装置のブロツク図、第２図は本発明の一実施
例における送信情報の流れ図、第３図は本発明の
一実施例におけるコード情報の形式を示す図、第
４図はパターンバツフアに記憶されたパターンを
示す図、第５図は記憶回路における各領域の割当
て図、第６図はパターンバツフア領域の構成図、
第７図はページバツフア領域の構成図、第８図は
ページバツフア領域におけるアドレス展開図、第
９図はパターンバツフア領域におけるアドレス展
開図、第１０図はパターンバツフア領域およびペ
ージバツフア領域における分割単位領域図、第１
１図は回線制御語を示す図である。第１２図は
MODEバイトの構成を示す図である。 １０は通信制御装置、１１は制御部、１３は記
憶回路、１４は回線接続回路および５０は中央制
御装置である。
制御装置のブロツク図、第２図は本発明の一実施
例における送信情報の流れ図、第３図は本発明の
一実施例におけるコード情報の形式を示す図、第
４図はパターンバツフアに記憶されたパターンを
示す図、第５図は記憶回路における各領域の割当
て図、第６図はパターンバツフア領域の構成図、
第７図はページバツフア領域の構成図、第８図は
ページバツフア領域におけるアドレス展開図、第
９図はパターンバツフア領域におけるアドレス展
開図、第１０図はパターンバツフア領域およびペ
ージバツフア領域における分割単位領域図、第１
１図は回線制御語を示す図である。第１２図は
MODEバイトの構成を示す図である。 １０は通信制御装置、１１は制御部、１３は記
憶回路、１４は回線接続回路および５０は中央制
御装置である。
Claims (1)
- １ 中央処理装置（CPU）とのインターフエイ
ス制御回路、記憶回路、回線接続回路及び制御部
よりなり、記憶回路はCPUから受信するコード
情報を格納するページバツフア領域、ページバツ
フア領域に格納されているコード情報の一行分に
対応して文字発生バツフア領域より発生されたパ
ターン情報を格納するパターンバツフア領域、制
御プログラム領域及び文字発生バツフア領域より
なり、制御部は制御プログラム領域に格納されて
いる制御プログラムにより、記憶回路のページバ
ツフア領域、パターンバツフア領域及び文字発生
バツフア領域に格納されている情報を制御して、
CPUからのコード情報を、それに対応するパタ
ーン情報に変換して、回線接続回路を介して端末
装置に送信する機能を有することを特徴とする通
信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149955A JPS5851338A (ja) | 1981-09-22 | 1981-09-22 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149955A JPS5851338A (ja) | 1981-09-22 | 1981-09-22 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851338A JPS5851338A (ja) | 1983-03-26 |
| JPS6224827B2 true JPS6224827B2 (ja) | 1987-05-30 |
Family
ID=15486244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149955A Granted JPS5851338A (ja) | 1981-09-22 | 1981-09-22 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851338A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325180B2 (ja) * | 1987-01-27 | 1991-04-05 | Toto Ltd | |
| JPH0411709Y2 (ja) * | 1987-05-27 | 1992-03-24 | ||
| US9707614B2 (en) | 2012-05-29 | 2017-07-18 | Jfe Steel Corporation | Tube expanding method for manufacturing metal tube |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325730A (en) * | 1976-08-24 | 1978-03-09 | Fuji Heavy Ind Ltd | Dash pot means for internal combustion engine |
-
1981
- 1981-09-22 JP JP56149955A patent/JPS5851338A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325730A (en) * | 1976-08-24 | 1978-03-09 | Fuji Heavy Ind Ltd | Dash pot means for internal combustion engine |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325180B2 (ja) * | 1987-01-27 | 1991-04-05 | Toto Ltd | |
| JPH0411709Y2 (ja) * | 1987-05-27 | 1992-03-24 | ||
| US9707614B2 (en) | 2012-05-29 | 2017-07-18 | Jfe Steel Corporation | Tube expanding method for manufacturing metal tube |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5851338A (ja) | 1983-03-26 |
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