JP2005518584A - データ要素の格納方法 - Google Patents
データ要素の格納方法 Download PDFInfo
- Publication number
- JP2005518584A JP2005518584A JP2003570334A JP2003570334A JP2005518584A JP 2005518584 A JP2005518584 A JP 2005518584A JP 2003570334 A JP2003570334 A JP 2003570334A JP 2003570334 A JP2003570334 A JP 2003570334A JP 2005518584 A JP2005518584 A JP 2005518584A
- Authority
- JP
- Japan
- Prior art keywords
- data
- data elements
- copy
- memory device
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Abstract
【解決手段】 データ要素 (1〜12) をメモリ・デバイス (118) に格納する方法は、データ要素 (1〜12) をデータ要素 (1〜12) の第一構成の組 (102〜108) にグループ化する第一グループ化ステップと、各データ要素 (1〜12) の第一コピーをデータ・ユニット (120) に書き込む第一書き込みステップであって、このステップによって、この第一構成の組の内の第一組 (102) に属するデータ要素 (1,2,3) の第一コピーが、第一データ・ユニット (120) に書き込まれる、第一書き込みステップと、データ要素 (1〜12) を、データ要素 (1〜12) の第二構成の組 (110〜116) にグループ化する第二グループ化ステップと、各データ要素 (1〜12) の第二コピーをさらなるデータ・ユニット (122) に書き込む第二書き込みステップであって、このステップによって、この第二構成の組の内の第一組 (110) に属するデータ要素 (1, 5, 9) の第二コピーが、さらなるデータ・ユニット (122) である第二データ・ユニット (122) に書き込まれる、第二書き込みステップ、を含む。
Description
‐ 前記データ要素を、データ要素の第一構成の組にグループ化する第一グループ化ステップと、
‐前記各データ要素の第一コピーを、前記メモリ・デバイスのデータ・ユニットに書き込む第一書き込みステップであって、これにより、前記第一構成の前記組の内の第一組に属するデータ要素の第一コピーが、前記データ・ユニットの第一データ・ユニットに書き込まれるステップと、
を含む、データ要素を格納する方法に関する。
データ要素をプロセスするためのプロセッサと、
バースト・アクセス能力を持つ、前記データ要素を格納するためのメモリ・デバイスと、
を有する、プロセッシング装置であって、
‐ 前記データ要素を、データ要素の第一構成の組にグループ化する第一グループ化ステップと、
‐前記各データ要素の第一コピーを、前記メモリ・デバイスのデータ・ユニットに書き込む第一書き込みステップであって、これにより、前記第一構成の前記組の内の第一組に属するデータ要素の第一コピーが、前記データ・ユニットの第一データ・ユニットに書き込まれるステップと、
を含む方法、を実行することにより前記データ要素を格納するように構成されているプロセッシング装置、に関する。
‐ 前記データ要素をデータ要素の第二構成の組にグループ化する第二グループ化ステップと、
‐前記各データ要素の第二コピーを、前記メモリ・デバイスのさらなるデータ・ユニットに書き込む第二書き込みステップであって、これにより、前記第二構成の前記組の第一組に属するデータ要素の第二コピーが、前記さらなるデータ・ユニットの第二データ・ユニットに書き込まれる第二書き込みステップと
を含むことにより、達成される。本発明の重要な側面は、データ要素の多数のコピーが格納されることである。このことにより、データ要素のコピーを効率的に読み出すことが可能となる。本発明による方法の利点は、データ要素をプロセスするためのプロセッサと、データ要素を格納するためのメモリ・デバイスとの間で用いられるバンド幅の低減が達成されることである。プロセッサと書き込み用のメモリ・デバイスとの間では、データ・バスはバンド幅をさらに用いるが、データ要素にアクセスして読み出しを行うことが、実質的により少ないデータ転送オーバーヘッドで行えるので、データ・バス全体でのバンド幅の使用が低減される。第一グループ化ステップと第二グループ化ステップが、第一コピーと第二コピーを後で各々読み出すことに基づいていることは有利である。このことを、例によって説明する。図1Aも参照されたい。
‐ ビデオ圧縮。つまり、例えばMPEG規格に準じたエンコーディングまたはデコーディング。
‐ インターレーシング解除:インターレングとは、奇数番号または偶数番号のイメージ・ラインを交互に伝送するための、一般的なビデオ・ブロードキャスト・プロシージャである。インターレーシング解除は、垂直解像度の完全な復元を試みる。つまり、各イメージに対して、奇数ラインと偶数ラインとを同時に利用可能にさせる。
‐ 上位変換:元の一連の入力イメージから、より大きな一連の出力イメージが計算される。出力イメージは、一時的に、元の2つの入力イメージの間に配置される。
‐ 一時的なノイズ低減。これは、空間的なプロセッシングも行って、空間に関する一時的なノイズ低減を図ることができる。
‐ メモリ転送オーバーヘッド・カルキュレータ (calculator) 306。このメモリ転送オーバーヘッド・カルキュレータは、メモリ転送オーバーヘッドを計算して、制御パラメータの組を得るように設計されている。制御パラメータの第一グループは、格納または検索されるデータ・ブロックの属性に関連している。これらのデータ・ブロックの属性は、例えば、垂直サイズ、水平サイズ、および特定の寸法を有するデータ・ブロックがアクセスされる確率である。別の側面は、各データ・ブロックの各第一データ要素の物理アドレスの確率分布である。この情報の他にも、メモリ・デバイス118の属性(例えば、メモリ・バスの幅と、バンク340〜346の数)が既知でなければならない。メモリ・バンクへ組織化すること(つまり、データ・ブロックを様々なバンク340〜346に渡って拡散させる戦略)は、メモリ・バンド幅の効率にとって重要な要素である。この戦略を、メモリ転送オーバーヘッド・カルキュレータに設けなければならない。
‐ 最少コスト・エスタブリッシャ308。最少コスト・エスタブリッシャは、メモリ転送オーバーヘッド・カルキュレータ306に、様々な制御パラメータの組を供給する。最少コスト・エスタブリッシャは、制御パラメータのどの組から、可能な最低のメモリ転送オーバーヘッドが得られるかを決定するように構成されている。最少コスト・エスタブリッシャからの出力は、最適なウィンドウ・サイズを含んでいる。この最少コスト・エスタブリッシャ308は、社内整理番号PHNL010057が付与された特許出願に記述されているユニットにしたがって設計してもよい。
‐ マッピング・ジェネレータ310。マッピング・ジェネレータ310は、データ・ブロック326のデータ要素328の論理アドレス320を、データ・ユニット330、331のデータ・セル332、333の物理アドレス322、323に翻訳するマッピングを生成するように構成されている。このマッピングを生成するには、マッピング・ジェネレータ310は、最少コスト・エスタブリッシャ308により計算される情報を必要とする。ルックアップ・テーブル334は、マッピング・ジェネレータからの出力である。このルックアップ・テーブル334は、マッピングを記述している。
‐ アドレス・ジェネレータ312。アドレス・ジェネレータ312は、論理アドレス320の各事例に対して物理アドレス322、323を決定する。アドレス・ジェネレータ312は、ルックアップ・テーブル334を使用する。
‐ メモリ・コマンド・ジェネレータ314。メモリ・デバイス118(例えばSDRAM)内のデータ・ユニット330、331にアクセスするには、第一に、行起動コマンド(行アドレス・ストローブ (RAS: Row Address Strobe) とも呼ばれる)をバンク340〜346に発行して、アドレスされている行をそのバンクのページにコピーしなければならない。ある程度の遅延の後、この同じバンクに対する読み込みコマンドまたは書き込みコマンド(列アドレス・ストローブ (CAS: Column Address Strobe (CAS)) とも呼ばれる)を発行して、行内の要求されているデータ・ユニットにアクセスすることができる。行内の要求されているデータ・ユニットがすべてアクセスされると、対応するバンクを事前チャージすることができる。これらのコマンドはすべて、タイミングが重要である。メモリ・コマンド・ジェネレータは、各データ・アクセスに対するこれらのコマンドを、正確な順序で、かつコマンド間に正確な遅延を生じさせて作成する。
‐ 520:マクロ・ブロックを予測するには、メモリ・デバイス118からデータ要素を読み出すメモリ・アクセスが必要である。インターレース型データ・ブロックとプログレッシブ型データ・ブロックの両方が読み出される。Viを、要求されているインターレース型データ・ブロックの組とし、かつVpを、要求されているプログレッシブ型データ・ブロックの組とする。これらの組は、以下のデータ・ブロックから成る。これらのデータ・ブロックを要求して、予測が可能となるかも知れない。
Vi ={(16×16), (17×16), (16×17), (17×17), (16×8), (18×8), (16×9), (18×9), (17×8), (17×9), (16×4), (18×4), (16×5), (18×5)}、および、
Vp ={(16×16), (17×16), (16×17), (17×17),(16×8), (18×8), (16×9), (18×9)}
これらの要求されたデータ・ブロックは動き補償されるので、ピクチャ内の任意の位置に配置可能であり、かつしたがって、必ずしもデータ・ユニットにアラインされるとは限らない。つまり、相当な転送オーバーヘッドが生成される。
‐ 524:再構築されたマクロ・ブロックは、メモリ・デバイス118に書き込まれる。再構築の後、インターレース型またはプログレッシブ型のマクロ・ブロックは、元のメモリ内に書き込まれる。マクロ・ブロックは、ピクチャを左から右かつ頂部から底部まで走査しながらシーケンシャルにプロセスされるので、これらのデータ・ブロックは寸法 (16×16) を持ち、かつ16×16のグリッド上でアラインされる。
‐ 522:メモリ・デバイス118からデータが読み出されて、表示される。再構築されたビデオを表示するには、インターレース型データまたはプログレッシブ型データが、メモリからライン方向に読み出される。メモリに書き込まれている再構築されたビデオ・データは、表示のために読み出されるが、予測のための参照データとしても使用される。したがって、メモリ内の同じデータが、ブロックに基づくデータ要求と、ラインに基づく要求のために使用される。
104…第一構成の組
106…第一構成の組
108…第一構成の組
110…第二構成の組
112…第二構成の組
114…第二構成の組
116…第二構成の組
118…メモリ・デバイス
122…さらなるデータ・ユニット
300…メモリ・アドレス翻訳ユニット
326…データ・ブロック
400…イメージ・プロセッシング装置
500…プロセッシング装置
Claims (14)
- バースト・アクセス能力を持つメモリ・デバイスを適用することによってデータ要素を格納する方法であって、
‐ 前記データ要素を、データ要素の第一構成の組にグループ化する第一グループ化ステップと、
‐前記各データ要素の第一コピーを、前記メモリ・デバイスのデータ・ユニットに書き込む第一書き込みステップであって、これにより、前記第一構成の前記組の内の第一組に属するデータ要素の第一コピーが、前記データ・ユニットの第一データ・ユニットに書き込まれる第一書き込みステップと、
を含む、データ要素を格納する方法において、
前記方法が、さらに、
‐前記データ要素をデータ要素の第二構成の組にグループ化する第二グループ化ステップと、
‐前記各データ要素の第二コピーを、前記メモリ・デバイスのさらなるデータ・ユニットに書き込む第二書き込みステップであって、これにより、前記第二構成の前記組の第一組に属するデータ要素の第二コピーが、前記さらなるデータ・ユニットの第二データ・ユニットに書き込まれる第二書き込みステップと、
を含むことを特徴とする方法。 - 前記第一グループ化ステップが、前記第一コピーを後で読み出すことに基づいていることを特徴とする、請求項1に記載の方法。
- 前記メモリ・デバイスが、同期ダイナミック・ランダム・アクセス・メモリであることを特徴とする、請求項1に記載の方法。
- 前記第一構成の前記組の内の前記第一組が、データ要素のデータ・ブロックに対応することを特徴とする、請求項1に記載の方法。
- 前記第一グループ化ステップが、データ要素の前記データ・ブロックの寸法に基づいていることを特徴とする、請求項4に記載の方法。
- 前記第一グループ化ステップが、前記第一構成の前記組の前記第一組に属するデータ要素の前記第一コピーの読み込みアクセスを数回行うことに基づいていることを特徴とする、請求項4に記載の方法。
- 前記データ要素が、イメージの各ピクセルの値に対応していることを特徴とする、請求項4に記載の方法。
- 前記第一グループ化ステップが、表示モードがインターレース型であるか、またはプログレッシブ型であるか、に基づいていることを特徴とする、請求項6に記載の方法。
- データ要素をプロセスするためのプロセッサと、
バースト・アクセス能力を持つ、前記データ要素を格納するためのメモリ・デバイスと、
を有する、プロセッシング装置であって、
前記プロセッシング装置が、
‐ 前記データ要素を、データ要素の第一構成の組にグループ化する第一グループ化ステップと、
‐前記各データ要素の第一コピーを、前記メモリ・デバイスのデータ・ユニットに書き込む第一書き込みステップであって、これにより、前記第一構成の前記組の内の第一組に属するデータ要素の第一コピーが、前記データ・ユニットの第一データ・ユニットに書き込まれる第一書き込みステップと、
を含む方法であって、
‐前記データ要素をデータ要素の第二構成の組にグループ化する第二グループ化ステップと、
‐前記各データ要素の第二コピーを、前記メモリ・デバイスのさらなるデータ・ユニットに書き込む第二書き込みステップであって、これにより、前記第二構成の前記組の第一組に属するデータ要素の第二コピーが、前記さらなるデータ・ユニットの第二データ・ユニットに書き込まれる第二書き込みステップと、
をさらに含むことを特徴とする方法、
を実行することにより、前記データ要素を格納するように構成されている、プロセッシング装置。 - イメージをプロセスするように設計されていることを特徴とする、請求項9に記載のプロセッシング装置。
- ビデオ圧縮を行うように設計されていることを特徴とする、請求項10に記載のプロセッシング装置。
- 前記イメージ内のノイズを低減させるように設計されていることを特徴とする、請求項10に記載のプロセッシング装置。
- 前記イメージをインターレース解除するように設計されていることを特徴とする、請求項10に記載のプロセッシング装置。
- 上位変換を行うように設計されていることを特徴とする、請求項10に記載のプロセッシング装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP02075704 | 2002-02-21 | ||
PCT/IB2003/000369 WO2003071518A2 (en) | 2002-02-21 | 2003-01-31 | Method of storing data-elements |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005518584A true JP2005518584A (ja) | 2005-06-23 |
Family
ID=27741187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003570334A Ceased JP2005518584A (ja) | 2002-02-21 | 2003-01-31 | データ要素の格納方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20050083337A1 (ja) |
EP (1) | EP1479066A2 (ja) |
JP (1) | JP2005518584A (ja) |
KR (1) | KR20040086399A (ja) |
CN (1) | CN1636239A (ja) |
AU (1) | AU2003205953A1 (ja) |
WO (1) | WO2003071518A2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4845475B2 (ja) * | 2005-10-20 | 2011-12-28 | 富士通セミコンダクター株式会社 | 画像表示装置およびその制御方法 |
EP2024928B1 (en) * | 2006-05-09 | 2013-07-24 | Silicon Hive B.V. | Programmable data processing circuit |
JP5617582B2 (ja) * | 2010-12-08 | 2014-11-05 | 富士通株式会社 | プログラム、情報処理装置、及び情報処理方法 |
CN108139994B (zh) * | 2016-05-28 | 2020-03-20 | 华为技术有限公司 | 内存访问方法及内存控制器 |
CN109992234B (zh) | 2017-12-29 | 2020-11-17 | 浙江宇视科技有限公司 | 图像数据读取方法、装置、电子设备及可读存储介质 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9321372D0 (en) * | 1993-10-15 | 1993-12-08 | Avt Communications Ltd | Video signal processing |
US5689305A (en) * | 1994-05-24 | 1997-11-18 | Kabushiki Kaisha Toshiba | System for deinterlacing digitally compressed video and method |
KR100203243B1 (ko) * | 1995-07-31 | 1999-06-15 | 윤종용 | 에스디알에이엠에 프레임의 영상신호를 기록하는 방법 |
US5912676A (en) * | 1996-06-14 | 1999-06-15 | Lsi Logic Corporation | MPEG decoder frame memory interface which is reconfigurable for different frame store architectures |
US5796412A (en) * | 1996-09-06 | 1998-08-18 | Samsung Electronics Co., Ltd. | Image data storing method and processing apparatus thereof |
US6831649B2 (en) * | 2001-02-15 | 2004-12-14 | Sony Corporation | Two-dimensional buffer pages using state addressing |
-
2003
- 2003-01-31 JP JP2003570334A patent/JP2005518584A/ja not_active Ceased
- 2003-01-31 KR KR10-2004-7012823A patent/KR20040086399A/ko not_active Application Discontinuation
- 2003-01-31 AU AU2003205953A patent/AU2003205953A1/en not_active Abandoned
- 2003-01-31 EP EP03702836A patent/EP1479066A2/en not_active Withdrawn
- 2003-01-31 WO PCT/IB2003/000369 patent/WO2003071518A2/en not_active Application Discontinuation
- 2003-01-31 US US10/504,662 patent/US20050083337A1/en not_active Abandoned
- 2003-01-31 CN CNA038043572A patent/CN1636239A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20050083337A1 (en) | 2005-04-21 |
WO2003071518A3 (en) | 2004-02-05 |
WO2003071518A2 (en) | 2003-08-28 |
KR20040086399A (ko) | 2004-10-08 |
CN1636239A (zh) | 2005-07-06 |
AU2003205953A1 (en) | 2003-09-09 |
EP1479066A2 (en) | 2004-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100852084B1 (ko) | 메모리 어드레스 변환 장치, 메모리 어드레스 변환 방법 및 이미지 처리 장치 | |
TW315570B (ja) | ||
KR101127962B1 (ko) | 영상 처리 장치 및 영상 처리를 위한 프레임 메모리 관리 방법 | |
US7773676B2 (en) | Video decoding system with external memory rearranging on a field or frames basis | |
US5912676A (en) | MPEG decoder frame memory interface which is reconfigurable for different frame store architectures | |
US8687706B2 (en) | Memory word array organization and prediction combination for memory access | |
US7737986B2 (en) | Methods and systems for tiling video or still image data | |
US7702878B2 (en) | Method and system for scalable video data width | |
US8175157B2 (en) | Apparatus and method for controlling data write/read in image processing system | |
JPH08123953A (ja) | 画像処理装置 | |
CN102055973B (zh) | 存储器地址映射方法及存储器地址映射电路 | |
US20090132759A1 (en) | Information processing apparatus and method for controlling information processing apparatus | |
US9201781B2 (en) | Data processing apparatus, data processing method and data sharing system | |
US20080044107A1 (en) | Storage device for storing image data and method of storing image data | |
JP2005518584A (ja) | データ要素の格納方法 | |
US20040061704A1 (en) | Memory access method for video decoding | |
JPH08186826A (ja) | 画像復号処理方法およびそれに用いる記憶装置並びに画像復号装置 | |
JP5182285B2 (ja) | デコード方法及びデコード装置 | |
US7420567B2 (en) | Memory access method for video decoding | |
JPH07298264A (ja) | 画像データの処理方法およびそれに用いる記憶装置ならびに画像データの処理装置 | |
EP1014716A1 (en) | Addressing process for the storage of image blocks | |
US20080229034A1 (en) | Data management for image processing | |
US20080137745A1 (en) | Method and device for processing video data | |
JP3011344B2 (ja) | 画像処理装置 | |
JP4983160B2 (ja) | 動画像処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051219 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060801 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081017 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081028 |
|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20090219 |