CN1636239A - 存储数据元素的方法 - Google Patents

存储数据元素的方法 Download PDF

Info

Publication number
CN1636239A
CN1636239A CNA038043572A CN03804357A CN1636239A CN 1636239 A CN1636239 A CN 1636239A CN A038043572 A CNA038043572 A CN A038043572A CN 03804357 A CN03804357 A CN 03804357A CN 1636239 A CN1636239 A CN 1636239A
Authority
CN
China
Prior art keywords
data
data elements
memory device
elements
copy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA038043572A
Other languages
English (en)
Inventor
E·G·T·贾斯佩斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1636239A publication Critical patent/CN1636239A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/393—Arrangements for updating the contents of the bit-mapped memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Databases & Information Systems (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Read Only Memory (AREA)
  • Image Input (AREA)

Abstract

一种将数据元素(1－12)存储到存储器设备(118)的方法包括：将数据元素(1－12)分组成数据元素(1－12)集合(102－108)的第1排列的第1分组步骤；将各数据元素(1－12)的第1拷贝写入数据单元(120)的第1写步骤，由此属于第1排列的集合的第1个集合(102)的这些数据元素(1，2，3)的第1拷贝被写入第1数据单元(120)；将数据元素(1－12)分组成数据元素(1－12)集合(110－116)的第2排列的第2分组步骤；将各数据元素(1－12)的第2拷贝写入另外的数据单元(122)的第2写步骤，由此属于第2排列的集合的第1个集合(110)的这些数据元素(1，5，9)的第2拷贝被写入该另外的数据单元(122)的第2数据单元(122)。

Description

存储数据元素的方法
本发明涉及一种通过应用带有突发访问能力的存储器设备来存储数据元素的方法，该方法包括：
-将数据元素分组成数据元素集合的第1排列的第1分组步骤；
-将各数据元素的第1拷贝写入存储器设备的数据单元的第1写步骤，由此属于第1排列的集合的第1个集合的这些数据元素的第1拷贝被写入数据单元的第1数据单元。
本发明还涉及一种处理装置，包括用来处理数据元素的处理器，和用来存储数据元素并带有突发访问能力的存储器设备，该处理装置被安排成用于通过执行下述方法来存储数据元素，该方法包括：
-将数据元素分组成数据元素集合的第1排列的第1分组步骤；
-将各数据元素的第1拷贝写入存储器设备的数据单元的第1写步骤，由此属于第1排列的集合的第1个集合的这些数据元素的第1拷贝被写入数据单元的第1数据单元。
随着视频处理应用的分辨率变高，视频信号处理器必须在严格界定的时间期间内处理大量数据。为了得到高存储带宽，一些存储器设备，例如同步动态随机存储器(SDRAM)，使用了一个重要的特征：突发访问模式。突发访问模式使得通过给出一个读或写命令就可以访问若干连续数据字成为了可能。因为动态存储单元的读取是有破坏性的，所以把存储器存储体的一行单元中的内容拷贝到一行静态存储器单元-即页面寄存器。其后，提供对该行静态存储器单元的访问。相似地，当另一行需要被访问时，首先，该行静态存储器单元中的内容必须被拷贝回原始的、被破坏的动态单元。这些被称为行激活和分别预充电(pre-charge)的动作，会消耗宝贵的时间，在此期间存储器单元的阵列-即存储体不能被访问。为了最优化存储器总线的带宽的使用率，数据只应该以数据突发的颗粒大小-例如8个字而加以访问。这些数据突发代表存储器设备中只能整体访问的不重叠的数据单元。由于对于数据的请求可能只关注几个字节-即数据单元比被请求的数据块大，并且对数据的请求可能牵扯存储器设备中的超过一个数据单元，所以传输开销的量就可能会很大。为了最小化该开销，一个从逻辑地址到物理地址的良好映射就很重要。为了说明这一点，提供下面的例子。一个视频处理算法处理8×8个像素的二维阵列。这样的二维阵列代表数据块。如果多个像素的地址被线性映射为物理地址，那么访问这样的数据块就会导致7个行被改变。然而，如果这样的8×8个像素的数据块被保存在存储器设备的一个数据单元中，则访问这样的8×8数据块就不会引起任何行的改变。
从Visual Communications and Image Processing 2000，Proceedings of SPIE-The International Society for OpticalEngineering，Vol.4067，part two，2000年，922-931页的文章《ArrayAddress Translation for SDRAM-based Video ProcessingApplication》可以知道一种为了减少多维视频处理应用的存储周期的数量的存储地址转换单元。在该文章中描述了一种算法，该算法考虑存储访问方式和存储参数寻求合适窗口的大小。逻辑阵列-例如视频帧被划分成称为窗口的矩形集合。该窗口大小决定了来自例如视频帧的像素如何被划分成若干相关像素的组。换言之，视频帧被分解成若干区域，其中这样一个区域的空间大小对应于窗口的大小。来自这样一个区域的所有像素都属于相关像素的一个组。相关像素的每一组被存储在存储器设备的行中。窗口的宽度对应于水平方向上像素的数量。窗口的高度对应于垂直方向上像素的数量。地址转换意味着为逻辑地址决定物理地址。为了将数据元素例如像素存储到存储器设备，为了该数据元素的逻辑地址，作为数据单元一部分的数据元的物理地址必须被计算出来。每一个像素都有逻辑地址。这个地址可以是视频帧内的像素的坐标组。如果需要将相关像素的组存储到一个数据单元，那么这就决定了物理地址的计算与被存储像素相关。来自相关像素组的像素必须被映射为连续的物理地址。在这篇文章中，提出将视频数据映射到存储器，它是以分析应用软件为基础的。
预测一个不是优化的窗口大小的结果在于它导致不是优化的、逻辑到物理地址的映射。效果是相关的像素组没有被存储到一个数据单元而是分散到多个数据单元。一个访问这样的相关像素组的数据块请求有显著的数据传输开销。该存储器设备多次被调用，而不是执行一次突发访问。因此，数据元素被存储的方式是极为重要的。
本发明的目的是提供一种缩减数据传输开销的在开头段落描述的方法。该目的通过进而包含下列步骤的方法实现：
-将数据元素分组成数据元素集合的第2排列的第2分组步骤；
-将各数据元素的第2拷贝写入存储器设备的另外数据单元的第2写步骤，由此属于第2排列的集合的第1个集合的这些数据元素的第2拷贝被写入该另外的数据单元的第2数据单元。
本发明的一个重要方面是数据元素的多个拷贝被存储。这样就能够实现有效率地读取数据元素的拷贝。依据本发明的该方法的优点是用于处理数据元素的处理器和用于存储数据元素的存储器设备之间的带宽使用率被降低。尽管为了写入而在处理器和存储器设备之间使用数据总线的额外带宽，但是数据总线的总体带宽使用率却被降低，这是因为可以以基本上更小的数据传输开销来访问数据元素而进行读取。有帮助的是，第1分组步骤和第2分组步骤分别基于第1拷贝和第2拷贝的后续读取。这个可以通过一个例子来解释。再参看图1A。
设想存在12个数据元素[1-12]，它们必须被写入包含均能存储3个数据元素的数据单元的存储器设备。首先这些数据被顺序地以4个突发写入：[1，2，3]、[4，5，6]、[7，8，9]和[10，11，12]。该写入没有导致任何开销。接下来，数据元素再一次被请求进行进一步的处理，因此它们必须被读取。假设该进一步的处理是以一种子采样(sub-sampled)的方式加以执行的：4个数据元素中的1个被取出。因此，首先数据元素{1，5，9}被处理。这意味着包含下列数据元素的3元组的数据块需要被访问：[1，2，3]、[4，5，6]和[7，8，9]，导致了3*2＝6个数据元素的开销。接下来，其他数据元素被相应处理，例如3元组{2，6，10}。这意味着包含下列数据元素的3元组的数据块需要被访问：[1，2，3]、[4，5，6]和[10，11，12]导致了3*2＝6个数据元素的开销。所有的数据元素都被以子采样的方式处理导致了4*6＝24的开销之后，数据元素以第2种方式处理，这次以顺序的次序不导致任何开销。全部的开销是24个数据元素。
替代地，使用数据元素需要首先用子采样方式然后以连续顺序的现有技术来存储数据元素。使用本发明并且数据被两次写入导致了12个数据元素的写入开销。下面的数据元素的3元组被存储到存储器设备：[1，2，3]、[4，5，6]、[7，8，9]、[10，11，12]和[1，5，9]、[2，6，10]、[3，7，11]、[4，8，12]。不过，读取这些数据元素将不会导致任何开销。整体的开销比前面的例子少，即12比24。
在依据本发明的该方法的实施方式中，存储器设备是同步动态随机存储器。该方法在使用带有突发访问模式特征的存储器设备的例子中非常有用。突发访问模式使得给出一个读或写命令就可以访问若干连续数据字成为了可能。这样的存储器设备的例子是同步动态随机存储器(SDRAM)设备。至于对访问更复杂的存储器设备-例如双数据传输率同步动态随机存储器DRAM(DDR SDRAM)或直接Rambus DRAM，该方法也很有帮助。
在依据本发明的该方法的实施方式中，该第1排列的集合的第1个集合对应于数据元素的数据块。有帮助的是将本方法应用到数据元素对应于可以被逻辑分解为数据块的元素的矩阵的场合。这可以通过一个例子来说明。参看图2A和图2B。假设存在数据元素的2维矩阵。这些数据元素的多个拷贝被存储到存储器设备：一次对应于64*1大小的数据块，一次对应于16*4大小的数据块。对于写入这些拷贝而言，以前就需要一个等于2维矩阵数据的大小的开销。然而，16*4的数据块或64*1的数据块的读取访问可以是在不消耗开销的情况下进行的。在该种场合，假设被请求和被存储的数据之间的重叠为100％。仅当存储的拷贝对应于64*1的数据块，16*4的数据块的读取访问才会导致4*(64-16)的开销。再一次假设重叠是100％。否则开销还要大得多。
在依据本发明的该方法的实施方式中，第1分组步骤基于数据元素的数据块的大小。在Visual Communications and Image Processing2000，Proceedings of SPIE-The International Society forOptical Engineering，Vol.4067，part two，2000年，922-931页的文章《Array Address Translation for SDRAM-based Video ProcessingApplication》中描述了如何确定逻辑和物理地址之间的最理想的映射。对于计算这一映射，会涉及到若干个参数。有帮助的是考虑了数据块的期望的读取请求。这意味着使用一种有关哪些数据元素是同时被需要的现有技术来定义该映射。因此数据块的大小是用来定义映射的参数。很清楚的是数据元素的分组对应于逻辑到物理地址的映射。
在依据本发明的该方法的实施方式中，第1分组步骤基于若干对属于第1排列的集合的第1个集合的那些数据元素的第1拷贝的读取访问。第1拷贝被读取的次数是一个与映射的确定有关的参数。这与程序的处理步骤中数据块出现的概率有关系。一个程序可能有多种类型的操作数对应于数据块的类型。例如，在MPEG的例子中，数据块的集合是：V＝{(16×16)，(17×16)，(16×17)，(17×17)，(16×8)，(18×8)，(16×9)，(18×9)，(17×8)，(17×9)，(16×4)，(18×4)，(16×5)，(18×5)}。然而，这些类型并不都是以相同的频率使用的。出现的概率和从而对存储器的访问的请求每种类型都不同。对于MPEG的应用，参考画面通过宏块的方式写入存储器。尽管写入请求的量相同，但出现的概率与请求的总量有关。因此，写入请求出现的概率非常依赖于用来预测的数据请求的量。后者是由下列这些因素决定的，字段的量和帧预测，画面组(the Group Of Pictures-GOP)的结构，和B画面中的前向、后向和双向预测的宏块的量等。如果映射依赖于出现的概率，那么它就是有帮助的。
在依据本发明的该方法的实施方式中，数据元素对应于图像的各像素的值。大多数视频处理算法都基于多维阵列，即数据块和嵌套循环。应用依据本发明的该方法对视频或静态图像处理算法来说大有裨益。在那种情况下，数据块的元素与像素的值相关。像素的值可以代表亮度或一个颜色分量的值。
在依据本发明的该方法的实施方式中，第1分组步骤基于显示模式是隔行的还是逐行的。该显示模式是与定义映射有关的参数。考虑定义分组是有好处的。
有帮助的是依照本发明设计一个图像处理装置。该图像处理装置可以支持下列一种或多种图像处理的类型：
-视频压缩，即编码或解码，例如依据MPEG标准进行；
-去隔行，隔行是一种用来交替传输奇数或偶数编号的图像行的通用视频播放过程。去隔行试图恢复全部垂直分辨率，即使奇数和偶数行对每个图像同时可用；
上转换(Up-conversion)，根据一系列原始输入的图像，计算出一个较大系列的输出图像。输出图像在时间上位于两个原始输入图像之间；
时间噪声降低(Temporal noise reduction)。这还涉及到空间处理，导致空间-时间噪声降低。
处理装置的修改及其变化可以对应于描述的该方法、它的修改和变化。该处理装置可以包括额外的元件-例如一个用于接收代表图像的信号的接口单元，一个用于导出被处理图像的接口单元或一个用于显示被处理图像的显示设备。
依据本发明的该方法以及该处理设备的这些及其他方面将通过参照后面描述的实施方式和相伴的附图变得清晰起来而且被解释清楚。其中，
图1A示意性地表示了将12个数据元素存储到存储器设备；
图1B示意性地表示了将30个像素存储到存储器设备；
图2A示意性地表示了将64×1个像素映射到存储器设备数据单元；
图2B示意性地表示了将16×4个像素映射到存储器设备数据单元；
图3示意性地表示了存储器地址转换单元和与该存储器地址转换单元连接的主要元件；
图4示意性地表示了依据本发明的图像处理装置的最重要的元件；
图5示意性地表示了被设计用来执行MPEG解码的处理装置。
所有附图中的相应参考标号意义相同或相似。
图1A示意性地表示了将12个数据元素1-12存储到存储器设备118。存储器设备118包括数据单元120-125，127。每一个数据单元都包括数据元126，128-136，用来存储数据元素1-12的拷贝。例如数据单元120包括3个数据元126，128和130，数据单元122包括3个数据元132-136。在表1中列出了要被顺序地写入存储器设备118的数据元素的3元组。3元组的标识-即集合102-116也被列出。
                     表1
数据元素 集合 数据单元
[1，2，3] 102  120
[4，5，6] 104  121
[7，8，9] 106  123
[10，11，12] 108  125
[1，5，9] 110  122
[2，6，10] 112  ...
[3，7，11] 114  ...
[4，8，12] 116  127
图1B示意性地表示了将30个像素(0，0)-(4，5)存储到存储器设备118。每个像素(0，0)-(4，5)的两份拷贝被存储到存储器设备118。首先，像素被分组成4×1像素的数据块的排列。像素的拷贝依据该排列被存储。接下来，像素被分组成2×2像素的数据块的排列，并且依据该排列像素的拷贝被顺序地存储。在表2中，列出一些被顺序地写入的像素的集合。还列出了数据单元120-124，138和140的标识。
               表2
像素 数据单元
(0，0)，(0，1)，(0，2)，(0，3) 120
(0，4)，(0，5)，(1，0)，(1，1) 122
(1，2)，(1，3)，(1，4)，(1，5) 124
...... ......
(0，0)，(0，1)，(1，0)，(1，1) 138
(0，2)，(0，3)，(1，2)，(1，3)
(0，4)，(0，5)，(1，4)，(1，5) 140
...... ......
图2A示意性地表示了将64×1个像素映射到存储器设备数据单元，并且图2B示意性地表示了将16×4个像素映射到存储器设备数据单元。假设一个像素对应一个字节。存储器设备201包括64个数据单元。每个数据单元可以包含64个字节。存储器设备的逻辑大小是这样的，以致使其能够保存每个均具有128个像素的32个视频行中的像素。存储器设备包含4个存储体。对应于不同存储体的数据单元用附图标记202-208标识出来。为了映射像素，需要认识多种选项。最直接的方式是将视频行的64个连续像素映射到图2A所描述的一个数据单元。图2A显示了64个像素的每个连续行是如何在存储体中在水平和垂直方向上交错的。由于交错映射，如果像素数据被顺序读取或写入，则对存储器的访问就能够很好地对4个存储体连续地进行寻址。但是，当从存储器设备请求16×16像素的数据块，传输的数据量要多得多。如果数据块在一个数据单元中水平放置，那么有64×16个像素被传输。如果数据块在水平方向上覆盖2个数据单元，那么传输的数据量为128×16个像素。当如图2B所述一种映射策略被选择，开销较少。然而，当128×1的数据块被请求时，图2A提供了一个更好的映射策略。
图3示意性地表示了存储器地址转换单元300和与该存储器地址转换单元300连接的主要元件。处理器316请求存储器访问。数据元素的拷贝被存储在存储器设备118中。每个由处理器316对存储器访问作出的请求都会导致把数据从处理器316传输324到存储器设备118，反之亦然。伴随每个写入请求，处理器316向存储地址转换单元300提供每个数据块326的每个数据元素328的逻辑地址320，其必须被写入该请求。该存储器地址转换单元300将逻辑地址320转换成一个物理地址或多个物理地址322，323，这取决于是否应该写入多个拷贝。注意：并不是所有的情况下，多个拷贝都将被写入存储器设备118。因为写入之后可能只有一个读取请求跟随。该存储器地址转换单元300将该物理地址提供给存储器设备118。存储器设备118包括若干数据单元330，331。每个数据单元330，331包含若干数据元332，333。存储器设备118包括4个存储体340-346。
存储器地址转换单元300包括下列元件：
-存储器传输开销计算器306。该存储器传输开销计算器被设计为对一组控制参数计算存储器传输开销。控制参数的第1组与被存储或被检索的数据块的特性相关。数据块的特性例如为垂直大小和水平大小以及访问一个具有一定大小的数据块的概率。另一方面，就是每个数据块的每个第1数据元素的物理地址的概率分布。除了该信息之外，存储器设备118的特性也必须知道，例如存储器总线的宽度和存储体340-346的数量。存储体的组织-即将数据块分散到各存储体340-346的策略，对于存储器带宽效率是个重要的因素。这个策略必须被提供给该存储器传输开销计算器。
-最小成本确立器308。该最小成本确立器为存储器传输开销计算器306提供控制参数的各集合。该最小成本确立器被安排用来确定哪一组控制参数会导致最低的可能存储器传输开销。从最小成本确立器的输出包含最佳窗口大小或窗口大小。该最小成本确立器308可以依据代理人案卷号为PHNL010057的专利申请描述的单元来设计。
-映射生成器310。该映射生成器310被安排用来生成映射，用于把数据块326的数据元素328的逻辑地址320转换成数据单元330，331的数据元332，333的物理地址322，323。为了生成这个映射，映射生成器310需要由最小成本确立器308计算出来的信息。从该映射生成器的输出是一个查找表334。该查找表334描述了该映射。
-地址生成器312。该地址生成器312为逻辑地址320的每个实例确定一个或多个物理地址322，323。它使用查找表334。
-存储器命令生成器314。为了访问存储器设备118-例如SDRAM中的数据单元330，331，首先必须给存储体340-346发出一个行激活命令，也称为行地址选通(RAS)，以便把被寻址的行拷贝到该存储体的页中。在某个延时后，还对相同的存储体发出一个读取或写入命令，也称为列地址选通(CAS)，以便访问该行中所要求的数据单元。当该行中的所有要求的数据单元都被访问时，相应的存储体可以被预充电。所有这些命令的定时至关重要。该存储器命令生成器按照正确的次序并且以在命令之间的正确的延时来给每个数据访问生成这些命令。
图4表示了依据本发明的图像处理装置400的最重要的元素。该图像处理装置400具有一个处理器416，用来处理代表要加以压缩、解压缩、增强或过滤的图像的数据。该数据可以是通过天线或电缆被广播和接收的，但是也可以是来自诸如录像机(盒式视频记录器-VCR)或DVD(数字多功能盘)之类的存储器设备的数据。用于导入数据的接口单元410具有一个连接器414。用于导入数据的接口单元被连接到总线412，用来在图像处理装置400内部传输数据。该数据可以通过电缆被送出，也可以通过录像机(VCR)或CD刻录机(紧凑盘记录器-CD记录器)这样的设备被储存。用于导出数据的接口单元418具有一个连接器416。用于导出数据的接口单元被连接到总线412，用来在图像处理装置400内部传输数据。该数据可以由图像处理装置400通过图像捕获单元420加以生成。该数据也可以被图像处理装置400通过图象显示装置422可视化。该数据可以被存储在存储器设备118中。从存储器设备118分别访问要被存储或要被检索的数据可以由存储器地址转换单元300处理。为了访问数据，用于接收数据的接口单元410，用于导出数据的接口单元418和处理器416与存储器地址转换单元300通信。
图5示意性地表示了被设计用来执行MPEG解码的处理装置500。在该处理装置500的输入连接器，提供有比特流。该处理装置500在输出连接器504提供一系列图像。MPEG解码器包括可变长的解码单元506、游程长度解码单元508、Z型扫描单元510、反量子化单元512、逆DCT单元514和运动补偿单元516。处理装置500进一步包括视频输出单元520和存储器设备118。本发明的方法如何被应用到这个处理设备将被解说。
对于MPEG解码，对存储的数据元素的基于块和基于行的访问都是需要的：
-520：存储器访问被要求从存储器设备118读取数据元素，以便预测宏块。隔行和逐行的数据块都被读取。设Vi代表请求的隔行的数据块集合，Vp代表请求的逐行的数据块集合。这些集合由可能被要求用来预测的下面的数据块构成。Vi＝{(16×16)，(17×16)，(16×17)，(17×17)，(16×8)，(18×8)，(16×9)，(18×9)，(17×8)，(17×9)，(16×4)，(18×4)，(16×5)，(18×5)}，并且Vp＝{(16×16)，(17×16)，(16×17)，(17×17)，(16×8)，(18×8)，(16×9)，(18×9)}。由于这些请求的数据块都被动态补偿，所以它们可以位于画面内的任意位置，而且因此不必与数据单元对齐，即生成了可观的传输开销。
-524：把被重建的宏块写入存储器设备118中。在重建之后，隔行或逐行的宏块被写回存储器。这些数据块都有(16□16)的大小，并且被对齐在16□16的网格，由于宏块被顺序地处理，所以从左至右从上到下地扫描画面。
-522：数据被从存储器设备118读出用来显示。为了显示重建的视频，隔行或逐行的数据被以逐行的方式从存储器读出。要写入存储器的重建的视频数据被读出用来显示，但是也用作预测的参考数据。因此，存储器中的相同数据被用于基于块的数据请求和基于行的请求。
注意：用于预测的基于块的读取和用于显示的基于行的读取与总线使用的最优化相矛盾。因此建议分两次将重建的宏块写入存储器设备118，一次用于预测520一次用于显示522。数据元素的分组分别为每个写入流被最优化来降低读取时导致的它们各自传输开销。尽管两次写入重建数据导致了额外的数据传输，但是整体的传输开销却明显地下降，引起了数据传输的净增益。因此，对于预测，重建的宏块被作为16□4大小的数据块存储。对于显示，宏块被作为64□1大小的数据块存储。大多数可买到的MPEG编码器使用B画面来达到更高的性能，即压缩比率和图片质量乘积。例如，比特流可以具有下列序列结构：IBPBPBPBIB。对于这样的序列，只有一半的数据会被作为用来预测的参考数据存储(只有I和P画面)。因此，总请求/传输比率降低。
尽管本发明建议分两次将解码的数据写入存储器设备，但是所要求的存储器大小却有必要增大比例。对于平常的解码器，解码的数据只被存储一次，稍微多于3帧的存储器被使用。在建议的解码器执行中，需要4帧的存储器而不是需要3帧的存储器，不过尽管一半的输出数据被两次写入。这样，超过50％的数据被写入，而只有超过33％的存储器是需要的。基本上，这是由于传统的解码器中3帧存储器的低效率的使用导致的。
需要注意，上述实施例只是说明而非限定本发明。而且本领域技术人员在不偏离权利要求的范围内可以设计出选择性的实施例。在权利要求中，任何位于括号内的附图标记不构成对权利要求的限制。词语“包括”、“包含”并没有把权利要求中没有列出的元件和步骤的存在排除在外。元件前的词语“一种”没有把该元件的复数存在排除在外。本发明可以由通过包含多个独特的元件的硬件和通过适当编程的计算机实现。在列举了若干装置的单元权利要求中，这些装置中的一些可以通过相同硬件来加以实现。

Claims (14)

1.一种通过使用带有突发访问能力的存储器设备(118)来存储数据元素(1-12)的方法，该方法包括：
-将数据元素(1-12)分组成数据元素(1-12)集合(102-108)的第1排列的第1分组步骤；
-将各数据元素(1-12)的第1拷贝写入存储器设备(118)的数据单元(120)的第1写步骤，由此属于第1排列的集合的第1个集合(102)的这些数据元素(1，2，3)的第1拷贝被写入数据单元(120)的第1数据单元(120)，其特征在于，该方法进一步包含下列步骤：
-将数据元素(1-12)分组成数据元素(1-12)集合(110-116)的第2排列的第2分组步骤；
-将各数据元素(1-12)的第2拷贝写入存储器设备(118)的另外的数据单元(122)的第2写步骤，由此属于第2排列的集合的第1个集合(110)的这些数据元素(1，5，9)的第2拷贝被写入该另外的数据单元(122)的第2数据单元(122)。
2.如权利要求1所述的方法，其特征在于，第1分组步骤基于该第1拷贝的顺序读取。
3.如权利要求1所述的方法，其特征在于，该存储器设备(118)是一个同步动态随机存取存储器。
4.如权利要求1所述的方法，其特征在于，第1排列的集合的第1个集合(102)对应于数据元素的数据块(326)。
5.如权利要求4所述的方法，其特征在于，该第1分组步骤基于数据元素的数据块(326)的大小。
6.如权利要求4所述的方法，其特征在于，该第1分组步骤基于属于第1排列的集合的第1个集合(102)的这些数据元素(1，2，3)的第1拷贝的多个读取访问。
7.如权利要求4所述的方法，其特征在于，该数据元素对应于图像的各个像素的值。
8.如权利要求6所述的方法，其特征在于，该第1分组步骤基于显示模式是隔行的还是逐行的。
9.一种处理装置(300，400，500)，包括用来处理数据元素(1-12)的处理器(316)，和用来存储数据元素(1-12)并带有突发访问能力的存储器设备(118)，该处理装置(300，400，500)被安排成用于通过执行下述方法来存储数据元素(1-12)，该方法包括：
-将数据元素(1-12)分组成数据元素(1-12)集合(102-108)的第1排列的第1分组步骤；
-将各数据元素(1-12)的第1拷贝写入存储器设备(118)的数据单元(120)的第1写步骤，由此属于第1排列的集合的第1个集合(102)的这些数据元素(1，2，3)的第1拷贝被写入数据单元(120)的第1数据单元(120)，其特征在于进一步，该方法包含下列步骤：
-将数据元素(1-12)分组成数据元素(1-12)集合(110-116)的第2排列的第2分组步骤；
-将各数据元素(1-12)的第2拷贝写入存储器设备(118)的另外的数据单元(122)的第2写步骤，由此属于第2排列的集合的第1个集合(110)的这些数据元素(1，5，9)的第2拷贝被写入该另外的数据单元(122)的第2数据单元(122)。
10.如权利要求9所述的处理装置(300，400，500)，其特征在于，被设计用来处理图像。
11.如权利要求10所述的处理装置(400，500)，其特征在于，被设计成用来实施视频压缩。
12.如权利要求10所述的处理装置(300，400)，其特征在于，被设计用来降低图像的噪声。
13.如权利要求10所述的处理装置(300，400)，其特征在于，被设计用来去隔行图像。
14.如权利要求10所述的处理装置(300，400)，其特征在于，被设计用来实施上转换。
CNA038043572A 2002-02-21 2003-01-31 存储数据元素的方法 Pending CN1636239A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP02075704 2002-02-21
EP02075704.3 2002-02-21

Publications (1)

Publication Number Publication Date
CN1636239A true CN1636239A (zh) 2005-07-06

Family

ID=27741187

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA038043572A Pending CN1636239A (zh) 2002-02-21 2003-01-31 存储数据元素的方法

Country Status (7)

Country Link
US (1) US20050083337A1 (zh)
EP (1) EP1479066A2 (zh)
JP (1) JP2005518584A (zh)
KR (1) KR20040086399A (zh)
CN (1) CN1636239A (zh)
AU (1) AU2003205953A1 (zh)
WO (1) WO2003071518A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108139994A (zh) * 2016-05-28 2018-06-08 华为技术有限公司 内存访问方法及内存控制器
CN109992234A (zh) * 2017-12-29 2019-07-09 浙江宇视科技有限公司 图像数据读取方法、装置、电子设备及可读存储介质

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4845475B2 (ja) 2005-10-20 2011-12-28 富士通セミコンダクター株式会社 画像表示装置およびその制御方法
US8339405B2 (en) * 2006-05-09 2012-12-25 Intel Corporation Programmable data processing circuit
JP5617582B2 (ja) * 2010-12-08 2014-11-05 富士通株式会社 プログラム、情報処理装置、及び情報処理方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9321372D0 (en) * 1993-10-15 1993-12-08 Avt Communications Ltd Video signal processing
US5689305A (en) * 1994-05-24 1997-11-18 Kabushiki Kaisha Toshiba System for deinterlacing digitally compressed video and method
KR100203243B1 (ko) * 1995-07-31 1999-06-15 윤종용 에스디알에이엠에 프레임의 영상신호를 기록하는 방법
US5912676A (en) * 1996-06-14 1999-06-15 Lsi Logic Corporation MPEG decoder frame memory interface which is reconfigurable for different frame store architectures
US5796412A (en) * 1996-09-06 1998-08-18 Samsung Electronics Co., Ltd. Image data storing method and processing apparatus thereof
US6831649B2 (en) * 2001-02-15 2004-12-14 Sony Corporation Two-dimensional buffer pages using state addressing

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108139994A (zh) * 2016-05-28 2018-06-08 华为技术有限公司 内存访问方法及内存控制器
CN108139994B (zh) * 2016-05-28 2020-03-20 华为技术有限公司 内存访问方法及内存控制器
CN109992234A (zh) * 2017-12-29 2019-07-09 浙江宇视科技有限公司 图像数据读取方法、装置、电子设备及可读存储介质
CN109992234B (zh) * 2017-12-29 2020-11-17 浙江宇视科技有限公司 图像数据读取方法、装置、电子设备及可读存储介质
US11270675B2 (en) 2017-12-29 2022-03-08 Zhejiang Uniview Technologies Co., Ltd. Burst image data reading method and apparatus, electronic device, and readable storage medium

Also Published As

Publication number Publication date
US20050083337A1 (en) 2005-04-21
KR20040086399A (ko) 2004-10-08
EP1479066A2 (en) 2004-11-24
JP2005518584A (ja) 2005-06-23
AU2003205953A1 (en) 2003-09-09
WO2003071518A2 (en) 2003-08-28
WO2003071518A3 (en) 2004-02-05

Similar Documents

Publication Publication Date Title
KR100852084B1 (ko) 메모리 어드레스 변환 장치, 메모리 어드레스 변환 방법 및 이미지 처리 장치
US8687706B2 (en) Memory word array organization and prediction combination for memory access
US7768520B2 (en) Hierarchical tiling of data for efficient data access in high performance video applications
US5912676A (en) MPEG decoder frame memory interface which is reconfigurable for different frame store architectures
US8175157B2 (en) Apparatus and method for controlling data write/read in image processing system
EP0917375A2 (en) Picture memory mapping for compression and decompression of image sequences
US7773676B2 (en) Video decoding system with external memory rearranging on a field or frames basis
US20040258147A1 (en) Memory and array processor structure for multiple-dimensional signal processing
US20070124793A1 (en) Memory controller for handling multiple clients and method thereof
CN1154366C (zh) 在sdram中记录一帧图象信号的方法
US6028612A (en) Picture memory mapping to minimize memory bandwidth in compression and decompression of data sequences
CN101031052A (zh) 图像在存储器中的地址映射方法
CN101662608B (zh) 一种储存数据的方法
US6205181B1 (en) Interleaved strip data storage system for video processing
US20080158601A1 (en) Image memory tiling
CN1645928A (zh) 用于压缩视频信号解码的图像存储方法
CN1878307A (zh) 提高视频解码器中sdram总线效率的方法
CN1636239A (zh) 存储数据元素的方法
US20040061704A1 (en) Memory access method for video decoding
US6456746B2 (en) Method of memory utilization in a predictive video decoder
US20040155883A1 (en) Memory access method for video decoding
JPH06189292A (ja) 動画像復号装置
CN1154048C (zh) 寻址处理方法
US20080137745A1 (en) Method and device for processing video data
Tajime et al. Memory compression method considering memory bandwidth for HDTV decoder LSIs

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication