CN1878307A - 提高视频解码器中sdram总线效率的方法 - Google Patents
提高视频解码器中sdram总线效率的方法 Download PDFInfo
- Publication number
- CN1878307A CN1878307A CN 200610098907 CN200610098907A CN1878307A CN 1878307 A CN1878307 A CN 1878307A CN 200610098907 CN200610098907 CN 200610098907 CN 200610098907 A CN200610098907 A CN 200610098907A CN 1878307 A CN1878307 A CN 1878307A
- Authority
- CN
- China
- Prior art keywords
- data
- sdram
- access order
- write
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
本发明涉及一种视频解码器中提高SDRAM总线效率的方法。本发明首先采用一种新的存储结构把视频数据以行为单位交替存储在SDRAM不同的组中，然后按照一种新的访问顺序交替访问图像各行，这样无论解码器向SDRAM请求读取参考数据还是解码后的数据写回SDRAM，无论一次访问几行数据，无论逐行还是隔行，访问SDRAM的顺序都是不同的组交替，可以实现SDRAM的乒乓操作，大大提高了总线的效率。
Description
技术领域
本发明属于数字多媒体信号处理领域，特别涉及一种视频解码器中提高SDRAM总线效率的方法。
背景技术
随着网络和多媒体技术的飞速发展，数字视频的应用越来越广泛。由于视频数据量太大，为了能够在现有介质中传输或者存储，通常需要先通过编码器将视频数据压缩，传输或者存储压缩后的数据，而在接收端通过解码器进行解码后再在显示设备上显示。视频数据流的数据量大，播放实时性要求高，解码器中需要高速大容量的存储器作为图像数据的缓存。由于SDRAM比SRAM等存储器具有容量大，成本便宜等优点，成为视频解码器中常用的数据存储器。可是SDRAM的控制比较复杂，需要进行定时刷新以保持数据，因此需要专门的SDRAM控制器来实现和SDRAM的接口。
图1为典型的SDRAM结构图。图中108为SDRAM的存储单元阵列。它可以有多个组，每个组都是由存储单元组成的阵列，根据行地址和列地址来定位。SDRAM的访问方式有突发和全页两种。突发方式下，一次操作访问SDRAM一个组中同一行的连续几个数据。全页方式下，一次操作访问SDRAM一个组中一行的所有数据。以上两种方式下，SDRAM的操作都可以被预充电命令打断。一次典型的SDRAM的读写方式如下，控制器先发送激活命令，SDRAM接收到该命令时，锁定要操作的行地址。等待两到三个时钟周期后，发送读或者写命令。SDRAM接收到该命令时，锁定要操作的列地址。这样便确定了要操作的数据的地址。对读操作，控制器发送读命令后等待两到三个时钟周期便可在总线上采样读出的数据。对写操作，控制器发送写命令的同时开始在总线上给出数据。数据读写完毕要发送预充电命令结束该次操作。这样，一次操作过程中，总线上有6到7个节拍没有数据。当一次读写的数据量比较小时，总线的效率非常低。
为了提高总线的效率，对SDRAM的操作可以采用乒乓操作的方式。所谓乒乓操作，指的是，在操作一个组的过程中，可以不等该组被释放掉，就可以操作另外一个组。只要操作这两个组的命令和数据总线上的数据不冲突并满足一定的时序约束条件。这样变有效利用了上面读写操作过程中的空节拍，大大提高了数据总线的效率。
多媒体解码系统中，视频数据的数据量最大，占了绝大部分的SDRAM总线。解码过程中需要将SDRAM中存储的参考数据读入解码器，将解码的数据写入解码器。解码后的数据要在显示设备上显示，需要将数据读入解码系统中的显示模块。因而视频数据多次进出SDRAM。SDRAM总线的负荷很高。在传统的实现方法中视频数据按行或者按宏块存储，(逐行存或者隔行存)，不能保证一次读或者写的数据分布在SDRAM的不同组(bank)中，因此不能采用乒乓操作，总线的效率很低。
所以在传统的实现方法中，为了保证解码器的正常工作需要更高的SDRAM总线频率或者更大的SDRAM数据位宽，但这势必造成成本的增加。因此，有必要寻找一种视频解码器中提高SDRAM总线效率的方法，在保证解码器正常工作的前提下尽量降低SDRAM总线频率和数据位宽，从而降低系统成本。
发明内容
本发明的目的就是针对现有技术的不足，提供一种提高视频解码器中SDRAM总线效率的方法。
为了实现上述目的，本发明的视频解码器中提高SDRAM总线效率的方法包括两个部分，首先采用一种新的存储结构把视频数据以行为单位交替存储在SDRAM不同的组中，然后按照一种新的访问顺序交替访问图像各行来读取参考数据和回写解码数据，实现乒乓操作提高总线效率。
所述的新的存储结构具体为：图像的第4*N(N为整数，下同)行和第4*N+3行存在一个组中，第4*N+1行和第4*N+2行存在另一个组中。
所述的新的访问顺序根据请求数据的格式和访问起始行i(i为整数，下同)分为三种情况具体为：
情况1：请求的图像数据为逐行且i为偶数
访问顺序如下：i，i+1，i+3，i+2，i+4，i+5，i+7，i+6，i+8…
情况2：请求的图像数据为逐行且i为奇数
访问顺序如下：i，i+2，i+1，i+3，i+4，i+6，i+5，i+7，i+8…
情况3：请求的图像数据为隔行
访问顺序如下：i，i+2，i+4，i+6，i+8…
所述的视频解码器包括任何采用运动补偿技术进行解码的解码系统。
所述的新的访问顺序应用于两种情况：读取参考数据和回写解码数据。该访问顺序根据需要读取和回写的数据行数取所述序列的前若干个数字作为实际使用的访问顺序。数据行数在读取参考数据时至少包括4，5，8，9四种情况，在回写解码数据时至少包括4，8两种情况。
所述的乒乓操作是标准SDRAM芯片都支持的一种连续交替访问SDRAM中不同组的操作模式。
读取参考数据时，考虑到运动补偿的半象素预测，一次访问SDRAM读取的图像行数可能为4，5，8，9，这时按照上述顺序读取4，5，8或9行即可。回写解码数据时，一次访问SDRAM回写的图像行数可能为4或者8，这时按照上述顺序写入4或8行即可。
本发明中无论解码器向SDRAM请求读取参考数据还是解码后的数据写回SDRAM，无论一次访问几行数据，无论请求的数据格式是逐行还是隔行，访问SDRAM的顺序都是不同的组交替进行，都可以实现SDRAM的乒乓操作，因此大大提高了总线的效率。
附图说明
图1是SDRAM存储器的典型结构图；
图2是本发明一实施例的一个宏块的图像数据构成示意图；
图3是本实施例中视频数据存储结构示意图。
具体实施方式
以下结合一个具体实施例详细说明本发明的视频解码器中提高SDRAM总线效率的方法。
本例中，图像数据的扫描格式为4:2:0，一个象素的Y、Cr、Cb数据各用8bit表示，SDRAM数据位宽为16bit，SDRAM的一个存储单元可以存储2个象素的亮度或者色差数据。根据图2，4:2:0模式下一个宏块的图像数据构成示意图，其中0，1，2，3表示四个8×8象素的亮度块，4表示一个8×8象素的Cr块，5表示一个8×8象素的Cb块。解码器读取参考数据时，分别将0和1两个亮度块，2和3两个亮度块，4和5两个色差块合并在一起从SDRAM中读取，写入解码数据时也是分别将0和1两个亮度块，2和3两个亮度块，4和5两个色差块合并在一起向SDRAM中写入。
图3是本发明的一个实施例中视频数据存储结构示意图。该SDRAM存储器中包含两个组，分别称为组0和组1。图像的第0，4，8…4*N行和第3，7，11…4*N+3行图像数据存放在组0中，图像的第1，5，9…4*N+1行和第2，6，10…4*N+2行图像数据存放在组1中。
下面对本发明的访问顺序根据请求数据的格式和访问起始行i分为三种情况举例说明，假设每次访问的图像数据为9行：
情况1：请求的图像数据为逐行且i为偶数
访问顺序如下：i，i+1，i+3，i+2，i+4，i+5，i+7，i+6，i+8…
以i＝4为例，实际的访问顺序为4，5，7，6，8，9，11，10，12。根据图3所示，满足乒乓操作的要求。
情况2：请求的图像数据为逐行且i为奇数
访问顺序如下：i，i+2，i+1，i+3，i+4，i+6，i+5，i+7，i+8…
以i＝5为例，实际访问顺序为5，7，6，8，9，11，10，12，13。根据图3所示，满足乒乓操作的要求。
情况3：请求的图像数据为隔行
访问顺序如下：i，i+2，i+4，i+6，i+8…
以i＝1为例，实际访问顺序为1，3，5，7，9，11，13，15，17。根据图3所示，满足乒乓操作的要求。
只要进行简单的分析便可以证明，无论解码器向SDRAM请求读取参考数据还是解码后的数据写回SDRAM，无论一次访问几行数据，无论请求的数据格式是逐行还是隔行，访问SDRAM的顺序都是不同的组交替进行，都满足乒乓操作的要求。
在不使用乒乓操作时，本例中一次读写SDRAM有效数据占用的时钟周期数为8个，空节拍占用的时钟周期数为6或7(这里按7计算)，因此SDRAM总线效率约为8/(8+7)≈53.3％。在使用乒乓操作时，本例中一次读写SDRAM有效数据占用的时钟周期数扩大为72个(9行图像数据串联在一起一次访问)，因此SDRAM总线效率约为72/(72+7)≈91.1％。
实际的SDRAM总线效率与一次访问的象素数和行数已经SDRAM芯片的性能参数有关，但是只要进行简单的分析即可证明，通过采用本发明的方法可以使视频解码器中SDRAM总线效率得到明显提高。
如上所述，本发明首先采用一种新的存储结构把视频数据以行为单位交替存储在SDRAM不同的组中，然后按照一种新的访问顺序交替访问图像各行来读取参考数据和回写解码数据，实现乒乓操作，在不增加解码器资源的条件下，明显提高了视频解码器中SDRAM总线效率。
尽管本发明是参照其优选实施例来具体描述的，但本领域的技术人员应该理解，在不脱离有所附权利要求限定的本发明的精神和范围的情况下，可以对其进行形式和细节的各种修改。
Claims (3)
1、提高视频解码器中SDRAM总线效率的方法，其特征在于该方法采用一种新的存储结构把视频数据以行为单位交替存储在SDRAM不同的组中，按照一种新的访问顺序交替访问图像各行来读取参考数据和回写解码数据，实现乒乓操作提高总线效率；
所述的新的存储结构具体为：图像的第4*N(N为整数，下同)行和第4*N+3行存在一个组中，第4*N+1行和第4*N+2行存在另一个组中；
所述的新的访问顺序根据请求数据的格式和访问起始行i(i为整数，下同)分为三种情况具体为：
情况1：请求的图像数据为逐行且i为偶数
访问顺序如下：i，i+1，i+3，i+2，i+4，i+5，i+7，i+6，i+8…
情况2：请求的图像数据为逐行且i为奇数
访问顺序如下：i，i+2，i+1，i+3，i+4，i+6，i+5，i+7，i+8…
情况3：请求的图像数据为隔行
访问顺序如下：i，i+2，i+4，i+6，i+8…。
2、如权利要求1所述的提高视频解码器中SDRAM总线效率的方法，其特征在于所述的视频解码器包括任何采用运动补偿技术进行解码的解码系统。
3、如权利要求1所述的提高视频解码器中SDRAM总线效率的方法，其特征在于所述的新的访问顺序应用于两种情况：读取参考数据和回写解码数据；该访问顺序根据需要读取和回写的数据行数取所述序列的前若干个数字作为实际使用的访问顺序；数据行数在读取参考数据时至少包括4，5，8，9四种情况，在回写解码数据时至少包括4，8两种情况。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2006100989071A CN100444636C (zh) | 2006-07-14 | 2006-07-14 | 提高视频解码器中sdram总线效率的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2006100989071A CN100444636C (zh) | 2006-07-14 | 2006-07-14 | 提高视频解码器中sdram总线效率的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1878307A true CN1878307A (zh) | 2006-12-13 |
| CN100444636C CN100444636C (zh) | 2008-12-17 |
Family
ID=37510572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100989071A Active CN100444636C (zh) | 2006-07-14 | 2006-07-14 | 提高视频解码器中sdram总线效率的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100444636C (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101848395A (zh) * | 2010-06-13 | 2010-09-29 | 上海交通大学 | H.264/avc输入码流用解码器及其控制方法 |
| CN102833541A (zh) * | 2012-08-03 | 2012-12-19 | 东莞中山大学研究院 | 用于mpeg-2视频解码的sdram存储结构 |
| CN104270585A (zh) * | 2014-10-17 | 2015-01-07 | 中国电子科技集团公司第四十四研究所 | Cmos图像传感器数据读写控制方法 |
| CN105681815A (zh) * | 2015-12-12 | 2016-06-15 | 中国航空工业集团公司西安航空计算技术研究所 | 提高去块效应滤波模块重构数据存储速度的方法 |
| CN106528456A (zh) * | 2016-11-16 | 2017-03-22 | 湖南国科微电子股份有限公司 | 一种提高视频解码显示中系统总线效率的方法及系统 |
| CN112437303A (zh) * | 2020-11-12 | 2021-03-02 | 北京深维科技有限公司 | 一种jpeg解码方法及装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69525424T2 (de) * | 1994-11-25 | 2002-10-02 | Koninklijke Philips Electronics N.V., Eindhoven | Verfahren und Vorrichtung zur Dekodierung von kodierten Videosignalen |
| CN1181433C (zh) * | 2001-03-26 | 2004-12-22 | 矽统科技股份有限公司 | 提升总线效率的管路式sdram存储器控制器与控制方法 |
| CN2775976Y (zh) * | 2004-12-31 | 2006-04-26 | 北京中星微电子有限公司 | 一种针对Mpeg－4编解码的低功耗SDRAM帧缓冲结构 |
-
2006
- 2006-07-14 CN CNB2006100989071A patent/CN100444636C/zh active Active
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101848395A (zh) * | 2010-06-13 | 2010-09-29 | 上海交通大学 | H.264/avc输入码流用解码器及其控制方法 |
| CN102833541A (zh) * | 2012-08-03 | 2012-12-19 | 东莞中山大学研究院 | 用于mpeg-2视频解码的sdram存储结构 |
| CN102833541B (zh) * | 2012-08-03 | 2015-04-15 | 东莞中山大学研究院 | 用于mpeg-2视频解码的sdram控制系统 |
| CN104270585A (zh) * | 2014-10-17 | 2015-01-07 | 中国电子科技集团公司第四十四研究所 | Cmos图像传感器数据读写控制方法 |
| CN105681815A (zh) * | 2015-12-12 | 2016-06-15 | 中国航空工业集团公司西安航空计算技术研究所 | 提高去块效应滤波模块重构数据存储速度的方法 |
| CN105681815B (zh) * | 2015-12-12 | 2018-12-25 | 中国航空工业集团公司西安航空计算技术研究所 | 提高去块效应滤波模块重构数据存储速度的方法 |
| CN106528456A (zh) * | 2016-11-16 | 2017-03-22 | 湖南国科微电子股份有限公司 | 一种提高视频解码显示中系统总线效率的方法及系统 |
| CN106528456B (zh) * | 2016-11-16 | 2020-02-21 | 湖南国科微电子股份有限公司 | 一种提高视频解码显示中系统总线效率的方法及系统 |
| CN112437303A (zh) * | 2020-11-12 | 2021-03-02 | 北京深维科技有限公司 | 一种jpeg解码方法及装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100444636C (zh) | 2008-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20100156917A1 (en) | Image processing apparatus and method for managing frame memory in image processing | |
| JP5351145B2 (ja) | メモリ制御装置、メモリシステム、半導体集積回路およびメモリ制御方法 | |
| CN100444636C (zh) | 提高视频解码器中sdram总线效率的方法 | |
| CN1154366C (zh) | 在sdram中记录一帧图象信号的方法 | |
| EP1998569A1 (en) | Method for mapping image addresses in memory | |
| US20070076511A1 (en) | Method and apparatus for mapping memory | |
| CN101212674A (zh) | 图像在存储器中的地址映射方法 | |
| CN101662608B (zh) | 一种储存数据的方法 | |
| CN101340580A (zh) | 视频硬件解码器的片外动态存储器的地址映射方法 | |
| EP2092759B1 (en) | System for interleaved storage of video data | |
| JP5145890B2 (ja) | 情報処理装置、及び、情報処理装置の制御方法 | |
| CN1588552A (zh) | 有异步缓存的双倍速动态随机存取存储器控制装置及方法 | |
| CN1543210A (zh) | 图像数据处理系统及图像数据读取和写入方法 | |
| CN1645928A (zh) | 用于压缩视频信号解码的图像存储方法 | |
| US20080044107A1 (en) | Storage device for storing image data and method of storing image data | |
| US20040061704A1 (en) | Memory access method for video decoding | |
| CN1967713A (zh) | 大容量高速缓冲存储器 | |
| US8581918B2 (en) | Method and system for efficiently organizing data in memory | |
| JPH06189292A (ja) | 動画像復号装置 | |
| US20040155883A1 (en) | Memory access method for video decoding | |
| CN1154048C (zh) | 寻址处理方法 | |
| CN1636239A (zh) | 存储数据元素的方法 | |
| CN101729903A (zh) | 一种读取参考帧数据的方法、系统和多媒体处理器 | |
| CN1479308A (zh) | 存储器存取方法 | |
| US6873334B2 (en) | Method of buffer management and task scheduling for two-dimensional data transforming |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee | ||
| CP03 | Change of name, title or address |
Address after: No. 90, Wensanlu Road, Hangzhou, Zhejiang, Xihu District Patentee after: Hangzhou National Chip Science & Technology Co., Ltd. Address before: 5A, Neusoft building, No. 99 Huaxing Road, Hangzhou, Zhejiang, Xihu District Patentee before: Hangzhou Guoxin Science & Technology Co., Ltd. |