CN102833541A - 用于mpeg-2视频解码的sdram存储结构 - Google Patents
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Abstract
本发明公开了一种高数据吞吐率的用于MPEG-2视频解码的SDRAM存储结构，它包括：用于接收MPEG-2视频解码的各种请求信号，并将处理后的请求信号提交给状态机控制以及命令解码单元，同时平衡MPEG-2视频解码端与SDRAM控制端之间数据传输速度的访问接口单元；接收各种请求信号，根据当前状态按照一定的仲裁机制执行某个请求的操作，同时负责SDRAM控制系统状态机的运作，并将各个操作转换成控制SDRAM的相关命令信号的状态机控制以及命令解码单元；接收到MPEG-2解码端传来的逻辑地址后，将其转换成控制SDRAM的相关物理地址的地址映射单元；对各种命令信号、数据信号以及地址映射单元的各种地址信号进行延迟、筛选处理，产生可直接输出到SDRAM芯片的控制信号的SDRAM接口单元。
Description
技术领域
本发明涉及一种SDRAM存储机制，具体来说，涉及一种高数据吞吐率的用于MPEG-2视频解码的SDRAM存储结构。
背景技术
在实时的MPEG-2高清视频解码过程中，有大量的中间数据需要存取访问，这些数据包括MPEG-2视频码流的写入和读出，更主要的是，在MPEG-2解码过程中，解码出图像的所有像素值需要临时保存，一方面用于运动补偿运算中的参考图像，另一方面也用以之后的播放显示。这些数据的容量大，传输带宽要求高，SRAM因其成本过高，不适于用在高清视频解码这种需要存储庞大数据量的场合，SDRAM以其成本低、容量大的特点成为众多高清视频解码器外部存储器的选择，但SDRAM控制复杂、读写开销大的缺点往往使其应用时需要较高的总线频率，大大提高了高清视频解码芯片设计的难度以及芯片的功耗。
为了提高SDRAM存储系统的数据吞吐率，光靠提高系统的运行频率是不可取的，这样不仅会增加功耗、成本，当SDRAM的运行频率较高后，一些时间参数消耗的无用周期所占比例相对也较大，造成资源浪费。所以，为使SDRAM存储达到较高的数据吞吐率，需要结合SDRAM的工作特性以及视频解码中数据的存取特点，优化SDRAM的数据存储方式、调度算法以及系统结构。
在MPEG-2视频解码过程中，涉及数据存取的过程包括视频码流的读写、运动补偿中参考帧宏块像素值的读取、显示图像时基于行像素值的读取和新解码帧的基于块像素值的回写等，在高清视频实时解码系统中，这些过程往往都是以流水线方式进行，因此对SDRAM的存储操作也要考虑到与这些流水线操作的配合。另外，MPEG-2视频解码的时钟与SDRAM的主时钟往往不同，而这两端之间的信号、数据的传输就涉及到异步时钟的处理，在传统的SDRAM存储系统的设计中，并没有考虑到各个访问过程的流水线操作，而是一个访问在上一访问全部结束后才开始。
发明内容
针对以上的不足，本发明提供了一种用于MPEG-2视频解码的SDRAM存储结构，根据这个SDRAM存储结构设计出来的SDRAM存储系统，一方面可配合MPEG-2视频解码的流水线操作，另一方面可在该存储结构下进一步设计出优化的SDRAM调度算法，达到较高的数据吞吐率。
本发明的用于MPEG-2视频解码的SDRAM存储结构包括：用于接收MPEG-2视频解码的各种请求信号，并将处理后的请求信号提交给状态机控制以及命令解码单元，同时平衡MPEG-2视频解码端与SDRAM控制端之间数据传输速度的访问接口单元；接收由访问接口单元处理过的各种请求信号，根据当前状态按照一定的仲裁机制执行某个请求的操作，同时负责SDRAM控制系统状态机的运作，并将各个操作转换成控制SDRAM的相关命令信号的状态机控制以及命令解码单元；接收到MPEG-2解码端传来的逻辑地址后，将其按照一定的数据存储方式转换成控制SDRAM的相关物理地址的地址映射单元；对状态机控制以及命令解码单元的各种命令信号、数据信号以及地址映射单元的各种地址信号进行延迟、筛选处理，产生可直接输出到SDRAM芯片的控制信号的SDRAM接口单元。各单元之间相互通信，将MPEG-2视频解码中的存取请求转换成用以控制SDRAM芯片的命令信号、地址信号和数据信号。
所述访问接口单元包括视频码流写接口单元、视频码流读接口单元、参考宏块读接口单元、解码块写接口单元和显示行读接口单元，每一接口单元分别包括异步时钟处理单元和异步FIFO单元，异步时钟处理单元对MPEG-2视频解码过程的对应的存储访问请求、访问请求中的逻辑地址和异步FIFO中的读地址以及写地址的时钟信号进行处理，异步FIFO单元采用异步FIFO机制处理这些异步时钟数据。
所述状态机控制以及命令解码单元分为请求仲裁单元、状态机控制单元和命令解析单元三大部分，请求仲裁单元的请求仲裁处理采取优先级调度机制，按照视频解码中各个访问请求的重要性以及访问的特性从高到低分配优先级，状态机控制单元判断到当前状态为空闲状态时，对多个请求进行仲裁，接收相对优先级最高的请求并进行相关的处理，命令解析单元根据每个请求的处理过程中的时序操作和状态，生成输出给SDRAM芯片的各命令信号。
所述地址映射单元处理过程中的视频解码访问中输入的逻辑地址与控制SDRAM的物理地址之间的映射关系由视频数据存储在SDRAM中的组织方式决定。
所述地址映射单元输出的物理地址根据状态机控制以及命令解码单元输出的各个状态值，结合SDRAM地址的使用方法，随着状态的转移不断地更新。
本发明的有益效果：与其它的SDRAM控制技术相比，该SDRAM控制机制主要针对视频图像的储存特点进行设计，无论在地址的控制上，还是在命令的控制上，都根据视频数据的不同格式进行具体操作，对于视频流数据的存取，该设计方法的吞吐量将比传统的SDRAM控制方式的吞吐量提高数倍以上，特别是对于场景变化较多的视频图像，运用上面介绍的SDRAM储存结构更能提高SDRAM的数据吞吐量。该结构从不同的访问接口设计，灵活的状态机控制方式以及巧妙的地址隐射方式入手，大大地提高了视频图像储存时的数据吞吐量，这些优点都是传统的SDRAM控制方式所无法实现的。
附图说明
图1为本发明的用于MPEG-2视频解码的SDRAM存储结构示意图；
图2为本发明的访问接口单元的信号接口以及原理框架图；
图3为本发明的状态机控制以及命令解码单元的信号接口以及原理框架图；
图4为本发明的地址映射单元处理中逻辑地址与物理地址的映射关系图；
图5为本发明的SDRAM存储结构的处理流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清晰明白，以下结合附图进一步说明本发明实施用于MPEG-2视频解码的SDRAM存储结构。
如图1所示，本发明的用于MPEG-2视频解码的SDRAM存储结构包括访问接口单元、状态机控制以及命令解码单元、地址映射单元和SDRAM接口单元，访问接口单元一方面接收MPEG-2视频解码的各种请求信号，并将处理后的请求信号提交给状态机控制以及命令解码单元，另一方面访问接口单元还起着数据缓存的作用，平衡MPEG-2视频解码端与SDRAM控制端数据传输速度的不一致；状态机控制以及命令解码单元接收到由访问接口单元处理过的各种请求信号后，因为这些请求有可能同时发生，需要经过一定的仲裁机制，根据当前状态决定执行某个请求的相关操作，状态机控制以及命令解码单元还负责SDRAM控制系统状态机的运作，并将各个操作转换成控制SDRAM的相关命令信号；地址映射单元接收到MPEG-2解码端传来的逻辑地址后，将其按照一定的数据存储方式，转换成控制SDRAM的相关物理地址；SDRAM接口单元对状态机控制以及命令解码单元的各种命令信号、数据信号和地址映射单元的各种地址信号进行延迟、筛选等处理，然后产生可直接输出到SDRAM芯片的控制信号。各单元之间相互通信，将MPEG-2视频解码中的存取请求转换成用以控制SDRAM芯片的命令信号、地址信号和数据信号。
图2为访问接口单元的信号接口以及原理框架图，访问接口单元具体包括视频码流写接口单元、视频码流读接口单元、参考宏块读接口单元、解码块写接口单元和显示行读接口单元，访问接口单元的原理和功能实现基本相同，各接口单元关键是处理好各异步时钟信号处理和内部异步FIFO的设计。本发明的每一接口单元包括异步时钟处理单元和异步FIFO单元，其中，异步时钟处理单元处理的异步时信号包括MPEG-2视频解码过程的各种存储访问请求、各种访问请求中的逻辑地址和异步FIFO中的读地址以及写地址，因为各访问请求中读写的数据较多，而视频解码端以及SDRAM端数据的读写时钟不同，异步FIFO单元采用异步FIFO机制处理这些异步时钟数据，例如，如果SDRAM的时钟频率较快，一般在100MHz以上，而MPEG-2视频解码的时钟频率一般为54MHz，在异步FIFO的处理机制下，往往SDRAM中的数据会先存进FIFO，而视频解码端需要相对较久的时间再把FIFO中的数据读出，这样一来，视频解码端读数据时SDRAM控制器可处理下一个读写请求，这种处理机制正是实现多个访问过程流水线存取的关键。
图3为状态机控制以及命令解码单元的信号接口以及原理框架图，状态机控制以及命令解码单元为SDRAM控制系统的核心部分，状态机控制以及命令解码单元分为请求仲裁单元、状态机控制单元和命令解析单元三大部分。其中，请求仲裁单元的请求仲裁处理采取优先级调度机制，按照视频解码中各个访问请求的重要性以及访问的特性（传输带宽以及每次存取的数据量）从高到低分配优先级；由于SDRAM的控制过程较复杂，状态机控制单元需要设计合理的状态机来实现不同操作之间的先后调用以及衔接，代表这些操作的多个状态包括空闲状态、刷新状态、预充电状态以及针对不同访问过程的读写状态等，状态机控制以及命令解码单元判断到当前状态为空闲状态时，对多个请求进行仲裁，接收相对优先级最高的请求并进行相关的处理；命令解析单元根据每个请求的处理过程中的时序操作和状态，生成输出给SDRAM芯片的各命令信号。
图4为地址映射单元处理中逻辑地址和物理地址的映射关系图，地址映射单元的主要功能就是将当前视频解码访问中输入的逻辑地址转换成可供SDRAM控制的物理地址，这两种地址的映射关系是由视频数据存储在SDRAM中的组织方式决定的，好的组织方式会大大提高SDRAM存储的数据吞吐率；另一方面，输出的物理地址还会根据状态机控制以及命令解码单元输出的各个状态值，结合SDRAM地址的使用方法，随着状态的转移不断地更新。因为地址映射单元的各个输出地址是针对各种访问类型的，所以在SDRAM接口单元中会根据从状态机控制以及命令解码单元输出的各种状态，将这些地址进行选择后组合成符合SDRAM地址格式的最终输出地址，同样，各个访问接口单元的读写数据也因访问过程的不同而归为若干类，SDRAM接口单元需要将这些不同类别的各组数据根据状态变化筛选出用于SDRAM输入输出数据接口的一组数据。
图5为基于所发明的SDRAM存储结构的处理流程图，在该SDRAM存储结构下，各个处理单元互相配合，实现基于MPEG-2视频解码对SDRAM的各种控制。首先，需要严格按照SDRAM芯片的工作原理以及用户的需求，对SDRAM进行相关的初始化处理，包括上电延时，对所有bank预充电，自动刷新，以及对模式寄存器进行赋值等步骤，这些处理基本在状态机控制以及命令解码单元中完成；当初始化完成进入空闲状态后，先要判断是否需要对SDRAM进行刷新，如果不用即可接收视频解码端发来的访问请求，这些访问请求包括视频码流写、视频码流读、参考宏块读、解码块写和显示行读五类；经过仲裁选出优先级较高的请求后，就进行针对其中一类访问请求的相关处理，这些处理一方面需要在各访问接口单元进行数据缓存，一方面需要在状态机控制以及命令解码单元进行读写激活，读写操作以及预充电等多个状态的控制，并生成相应的SDRAM命令，另一方面还要在地址映射单元进行相关的地址映射以及更新；当完成某个访问请求后再次回到空闲状态，重复之前的处理。
以上所述仅为本发明的较佳实施方式，本发明并不局限于上述实施方式，在实施过程中可能存在局部微小的结构改动，如果对本发明的各种改动或变型不脱离本发明的精神和范围，且属于本发明的权利要求和等同技术范围之内，则本发明也意图包含这些改动和变型。
Claims (5)
1.一种用于MPEG-2视频解码的SDRAM存储结构，其特征在于，它包括：
用于接收MPEG-2视频解码的各种请求信号，并将处理后的请求信号提交给状态机控制以及命令解码单元，同时平衡MPEG-2视频解码端与SDRAM控制端之间数据传输速度的访问接口单元；
接收由访问接口单元处理过的各种请求信号，根据当前状态按照一定的仲裁机制执行某个请求的操作，同时负责SDRAM控制系统状态机的运作，并将各个操作转换成控制SDRAM的相关命令信号的状态机控制以及命令解码单元；
接收到MPEG-2解码端传来的逻辑地址后，将其按照一定的数据存储方式转换成控制SDRAM的相关物理地址的地址映射单元；
对状态机控制以及命令解码单元的各种命令信号、数据信号以及地址映射单元的各种地址信号进行延迟、筛选处理，产生可直接输出到SDRAM芯片的控制信号的SDRAM接口单元，
各单元之间相互通信，将MPEG-2视频解码中的存取请求转换成用以控制SDRAM芯片的命令信号、地址信号和数据信号。
2.根据权利要求1所述的用于MPEG-2视频解码的SDRAM存储结构，其特征在于，所述访问接口单元包括视频码流写接口单元、视频码流读接口单元、参考宏块读接口单元、解码块写接口单元和显示行读接口单元，每一接口单元分别包括异步时钟处理单元和异步FIFO单元，异步时钟处理单元对MPEG-2视频解码过程的对应的存储访问请求、访问请求中的逻辑地址和异步FIFO中的读地址以及写地址的时钟信号进行处理，异步FIFO单元采用异步FIFO机制处理这些异步时钟数据。
3.根据权利要求2所述的用于MPEG-2视频解码的SDRAM存储结构，其特征在于，所述状态机控制以及命令解码单元分为请求仲裁单元、状态机控制单元和命令解析单元三大部分，请求仲裁单元的请求仲裁处理采取优先级调度机制，按照视频解码中各个访问请求的重要性以及访问的特性从高到低分配优先级，状态机控制单元判断到当前状态为空闲状态时，对多个请求进行仲裁，接收相对优先级最高的请求并进行相关的处理，命令解析单元根据每个请求的处理过程中的时序操作和状态，生成输出给SDRAM芯片的各命令信号。
4.根据权利要求3所述的用于MPEG-2视频解码的SDRAM存储结构，其特征在于，所述地址映射单元处理过程中的视频解码访问中输入的逻辑地址与控制SDRAM的物理地址之间的映射关系由视频数据存储在SDRAM中的组织方式决定。
5.根据权利要求4所述的用于MPEG-2视频解码的SDRAM存储结构，其特征在于，所述地址映射单元输出的物理地址根据状态机控制以及命令解码单元输出的各个状态值，结合SDRAM地址的使用方法，随着。
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