CN106528456B - 一种提高视频解码显示中系统总线效率的方法及系统 - Google Patents

一种提高视频解码显示中系统总线效率的方法及系统 Download PDF

Info

Publication number
CN106528456B
CN106528456B CN201611006083.0A CN201611006083A CN106528456B CN 106528456 B CN106528456 B CN 106528456B CN 201611006083 A CN201611006083 A CN 201611006083A CN 106528456 B CN106528456 B CN 106528456B
Authority
CN
China
Prior art keywords
ddr
data
request
video
system bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611006083.0A
Other languages
English (en)
Other versions
CN106528456A (zh
Inventor
赵修齐
袁涛
姜黎
李天望
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hunan Goke Microelectronics Co Ltd
Original Assignee
Hunan Goke Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hunan Goke Microelectronics Co Ltd filed Critical Hunan Goke Microelectronics Co Ltd
Priority to CN201611006083.0A priority Critical patent/CN106528456B/zh
Publication of CN106528456A publication Critical patent/CN106528456A/zh
Application granted granted Critical
Publication of CN106528456B publication Critical patent/CN106528456B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
    • G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/44—Decoders specially adapted therefor, e.g. video decoders which are asymmetric with respect to the encoder

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

本发明公开了一种提高视频解码显示中系统总线效率的方法及系统，在视频解码显示系统中增加请求合并和分离模块的方法，减少视频显示模块每行数据的请求个数，大大提高系统的效率。本发明解决了解码系统中的YUV效率存储方案给显示系统带来的请求多，容易被打断的问题；提高了系统总线的总体性能。

Description

一种提高视频解码显示中系统总线效率的方法及系统
技术领域
本发明涉及一种提高视频解码显示中系统总线效率的方法及系统。
背景技术
随着众多如数字电视、互联网高清视频、高超清数字电视机顶盒等数码产品的逐渐普及，视频编解码技术的标准化正在使得所述领域的技术商业化。对于视频编解码而言，ITU-T H.264、H265以及具有自主知识产权的AVS/AVS+/AVS2等标准正得到广泛使用。视频数据的播放要求实时性高，从而带来高清、超清的实时解码时需要带宽需求也越来越大，系统总线的效率性能也越来越成为瓶颈。
为了提高效率的压缩像素信息，在处理16x16宏块的过程还会将图像进行更小的分割，比如16x16,16x8,8x16,8x8这些分割，在H.264、AVS等标准中，为了更大的压缩视频码率采用了最小的4x4的图像分割，更加精细的压缩了视频图像信息，从而压缩了码率，但是却大大增加了编码和解码过程中数据读取的读取和使用，块状数据的读取成为了一个必然的趋势，而各种视频图像的大小也习惯性地以16或者8作为其水平和垂直方向的宽度，以便于处理，所以在解码过程中读取的都是按照块的方式进行读取，为了提高读取的效率多数解码器都是采用特殊的存储方式对YUV数据进行存储。
图1为典型的解码器存储解码YUV数据的存储方案。这种方式的存储解码器可以一次读取一个8x8的块不需要换行连续读取，提高了编码解码器过程中的块状数据读取的效率。但是我们的系统中除了解码器模块之外还会有显示模块，基本上所有的显示都是按照行的方式处理。例如在1080P的解码显示系统中，对于利于视频编解码的YUV的存储方式，显示模块读取一行YUV需要发送1920/8=240次请求，每次请求长度只有8个像素点，严重影响系统BUS的效率，是目前系统问题的主要问题所在。
发明内容
本发明所要解决的技术问题是，针对现有技术不足，提供一种提高视频解码显示中系统总线效率的方法及系统。
为解决上述技术问题，本发明所采用的技术方案是：一种提高视频解码显示中系统总线效率的方法，其特征在于，包括以下步骤：
1）系统BOOT启动控制系统复位，DDR初始化；
2）获取视频数据源；
3）解码器读取视频数据源进行解码，然后将解码的YUV数据通过系统总线传送到DDR控制器中，然后通过DDR PHY写到DDR中；
4）系统控制模块控制视频显示模块工作，视频显示模块将一行数据的多次请求按照系统总线的最大长度方式合并请求发送给系统总线；
5）系统总线接收视频显示模块发来的请求，传递给DDR控制器，DDR控制器解析到请求方式是合成请求，将合成请求分解成多次YUV的数据请求，并且通过合成方案的反向方式计算出每次请求的实际物理地址，分次串行发送读取命令给DDR PHY，完成多次多地址的DDR的读取操作；
6）DDR控制器再将返回的DDR读取数据返回给系统总线，然后返回到视频显示模块中。
步骤4）中，实际物理地址Address=帧起始地址+ 场次信息x场地址偏移+ Y坐标地址x列地址偏移+ X坐标地址x像素地址偏移。
本发明还提供了一种提高视频解码显示中系统总线效率的系统，包括：
视频源：普通系统中的视频数据源的源头，类似网络机顶盒中通过Ethernet或者通过USB连接的硬盘或者U盘中的视频数据源；用于获取视频数据源；
解码器：读取视频数据源用于解码，然后将解码后的视频数据源，即YUV数据通过系统总线传送到DDR控制器中，然后通过DDR PHY写到DDR中；
系统控制模块：用于调度及控制视频显示模块工作；
视频显示模块：用于视频数据的请求及显示工作，将一行视频数据的多次请求按照系统总线的最大长度方式合并请求发送给系统总线；
系统总线：用于接收视频源、解码器、系统控制模块、视频显示模块、DDR控制器发送的数据的请求，传递给DDR控制器；
DDR控制器：用于连接系统总线和DDR PHY之间的数据交互，解析请求方式，若解析到请求方式是合成请求，则将合成请求分解成多次YUV的数据请求，并且通过合成方案的反向方式计算出每次请求的实际物理地址，分次串行发送读取命令给DDR PHY，完成多次多地址的DDR的读取操作；再将返回的DDR读取数据返回给系统总线，然后返回到视频显示模块中。
所述视频显示模块包括：
请求合成模块：用于将一行数据的多次请求按照系统总线的最大长度方式合并请求发送给系统总线。
所述DDR控制器包括：
请求分离模块：用于将合成请求分解成多次YUV的数据请求，并且通过合成方案的反向方式计算出每次请求的实际物理地址，分次串行发送读取命令给DDR PHY，完成多次多地址的DDR的读取操作；再将返回的DDR读取数据返回给系统总线，然后返回到视频显示模块中。
与现有技术相比，本发明所具有的有益效果为：本发明解决了解码系统中的YUV效率存储方案给显示系统带来的请求多，容易被打断的问题；提高了系统总线的总体性能。
附图说明
图1为典型的解码器存储解码YUV数据的存储方案；
图2为本发明一实施例系统结构框图。
具体实施方式
如图2，该发明的特点和流程如下：
1)系统BOOT启动控制系统复位，DDR初始化等一系列流程。
2) 视频源模块启动得到需要显示的视频数据源。
3)解码器读取视频数据源解码，然后将解码后用于显示的YUV数据通过203系统总线传送到DDR控制器中，然后通过DDR PHY写到DDR中，此处DDR控制器确认是实际地址操作不需要进行请求分离。
4)系统控制模块控制视频显示模块工作，视频显示模块通过请求合成模块将一行数据的多次请求按照系统总线的最大长度方式合并请求发送给系统总线。
5)系统总线接收视频显示模块发来的请求，传递给DDR控制器模块，DDR控制器解析到请求方式是合成请求，通过请求分离模块将合成请求分解成多次YUV的数据请求，并且通过合成方案的反向方式计算（请求分离模块给出）出每次请求的实际物理地址，分次串行发送读取命令给DDRPHY,完成多次多地址的DDR的读取操作，减少中间被其它请求打断的困扰。
6)请求分离模块再将返回的DDR读取数据返回给系统总线，再回到视频显示模块中，由于返回的数据都是按照读取行顺序需求的方式进行拼接的，所以返回的数据可以直接被视频显示模块直接使用无需再做处理，这种方式的改变会使得以前需要多次请求的操作通过一次的请求的方式完成，大大提高了解码显示系统中的总线的效率。
请求合成模块主要是根据目前视频显示的需求方式，以行为单位对需要显示的数据进行读取，在读取的请求上对本来需要多次请求的行视频显示数据进行合并处理，原来每次请求的数据长度应该是YUV存放的线性的数据长度8 pixel 64 bit 数据，请求合并之后使用总线的最大burst size，从而减轻总线的请求量提高总线效率，当然对于请求的总线协议上进行特殊定义，首先需要定义一个固定的ID值作为请求合成的方式的固定ID，当然这个固定的ID值不能被其它模块使用，其次我们需要对请求的地址进行从新的定义，合并之后的请求地址包含请求行的X、Y坐标信息以及读取场次信息，这个需要和请求分离模块的分解地址相匹配，才能保证取到你想要的地址上的数据。
请求分离模块的主要任务是根据系统总线上特殊固定ID的请求进行解析，根据请求的地址信号的逆过程解析出当前需求的场次信息以及请求行的X、Y坐标，按照请求的长度分解成相应的几段数据，每段数据是8个像素的数据（根据前面提出的YUV的常用存储方式确定），然后进行地址的计算，根据Address = Frame base address（帧起始地址）+ 场次信息x Filed offset（场地址偏移）+ Y坐标地址x line offset（列地址偏移）+X坐标地址xpixel offset（像素地址偏移），精确计算出每段8个像素点的准确位置，通过DDR控制器直接将请求发送给DDR PHY，每发出一个请求的同时计算出下一段的8个像素点的地址，接着发送下一个地址的请求，从而达到高速高效串行的请求的输出，相应的请求分离模块将DDRPHY 返回的像素的数据使用FIFO保存起来，当所有的请求的数据都从DDR得到之后，再通过系统总线按照系统总线的协议方式将本来分散存储的数据高效回馈给请求合成模块，减少多次请求带来的系统效率的影响。

Claims (3)

1.一种提高视频解码显示中系统总线效率的方法，其特征在于，包括以下步骤：
1）系统BOOT启动控制系统复位，DDR初始化；
2）获取视频数据源；
3）解码器读取视频数据源进行解码，然后将解码的YUV数据通过系统总线传送到DDR控制器中，然后通过DDR PHY写到DDR中；
4）系统控制模块控制视频显示模块工作，视频显示模块将一行数据的多次请求按照系统总线的最大长度方式合并请求发送给系统总线；
5）系统总线接收视频显示模块发来的请求，传递给DDR控制器，DDR控制器解析到请求方式是合成请求，将合成请求分解成多次YUV的数据请求，并且通过合成方案的反向方式计算出每次请求的实际物理地址，分次串行发送读取命令给DDR PHY，完成多次多地址的DDR的读取操作；
6）DDR控制器再将返回的DDR读取数据返回给系统总线，然后返回到视频显示模块中。
2.根据权利要求1所述的提高视频解码显示中系统总线效率的方法，其特征在于，步骤5）中，实际物理地址Address=帧起始地址+ 场次信息x场地址偏移+ Y坐标地址x列地址偏移+ X坐标地址x像素地址偏移。
3.一种提高视频解码显示中系统总线效率的系统，其特征在于，包括：
视频源：普通系统中的视频数据源的源头，包括网络机顶盒中通过Ethernet或者通过USB连接的硬盘或者U盘中的视频数据源；用于获取视频数据源；
解码器：读取视频数据源用于解码，然后将解码后的视频数据源，即YUV数据通过系统总线传送到DDR控制器中，然后通过DDR PHY写到DDR中；
系统控制模块：用于调度及控制视频显示模块工作；
视频显示模块：用于视频数据的请求及显示工作，将一行视频数据的多次请求按照系统总线的最大长度方式合并请求发送给系统总线；
系统总线：用于接收视频源、解码器、系统控制模块、视频显示模块、DDR控制器发送的数据的请求，传递给DDR控制器；
DDR控制器：用于连接系统总线和DDR PHY之间的数据交互，解析请求方式，若解析到请求方式是合成请求，则将合成请求分解成多次YUV的数据请求，并且通过合成方案的反向方式计算出每次请求的实际物理地址，分次串行发送读取命令给DDR PHY，完成多次多地址的DDR的读取操作；再将返回的DDR读取数据返回给系统总线，然后返回到视频显示模块中。
CN201611006083.0A 2016-11-16 2016-11-16 一种提高视频解码显示中系统总线效率的方法及系统 Active CN106528456B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611006083.0A CN106528456B (zh) 2016-11-16 2016-11-16 一种提高视频解码显示中系统总线效率的方法及系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611006083.0A CN106528456B (zh) 2016-11-16 2016-11-16 一种提高视频解码显示中系统总线效率的方法及系统

Publications (2)

Publication Number Publication Date
CN106528456A CN106528456A (zh) 2017-03-22
CN106528456B true CN106528456B (zh) 2020-02-21

Family

ID=58353356

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611006083.0A Active CN106528456B (zh) 2016-11-16 2016-11-16 一种提高视频解码显示中系统总线效率的方法及系统

Country Status (1)

Country Link
CN (1) CN106528456B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113573072B (zh) * 2021-09-22 2021-12-17 苏州浪潮智能科技有限公司 一种图像处理方法、装置及相关组件

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0817501A3 (en) * 1996-07-04 2000-02-23 Matsushita Electric Industrial Co., Ltd. Management of multiple buffers and video decoders in progressive digital video decoder
CN1622620A (zh) * 2004-12-31 2005-06-01 北京航空航天大学 一种在互联网上多点视频会议多屏幕显示的方法
CN1878307A (zh) * 2006-07-14 2006-12-13 杭州国芯科技有限公司 提高视频解码器中sdram总线效率的方法
CN201444684U (zh) * 2009-06-19 2010-04-28 济南中维世纪科技有限公司 多通道视频实时传输用多媒体桥
CN102368822A (zh) * 2011-06-28 2012-03-07 上海盈方微电子有限公司 一种视频解码输出模型的架构方法
CN103905783A (zh) * 2012-12-25 2014-07-02 杭州海康威视数字技术股份有限公司 对视频流进行解码显示的方法及设备
CN104038719A (zh) * 2014-05-29 2014-09-10 清华大学 一种基于视频帧的超高清视频显示系统及方法
CN105100803A (zh) * 2014-04-29 2015-11-25 三星电子（中国）研发中心 视频解码优化方法
CN105872587A (zh) * 2015-11-25 2016-08-17 乐视云计算有限公司 视频请求的处理方法及装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0817501A3 (en) * 1996-07-04 2000-02-23 Matsushita Electric Industrial Co., Ltd. Management of multiple buffers and video decoders in progressive digital video decoder
CN1622620A (zh) * 2004-12-31 2005-06-01 北京航空航天大学 一种在互联网上多点视频会议多屏幕显示的方法
CN1878307A (zh) * 2006-07-14 2006-12-13 杭州国芯科技有限公司 提高视频解码器中sdram总线效率的方法
CN201444684U (zh) * 2009-06-19 2010-04-28 济南中维世纪科技有限公司 多通道视频实时传输用多媒体桥
CN102368822A (zh) * 2011-06-28 2012-03-07 上海盈方微电子有限公司 一种视频解码输出模型的架构方法
CN103905783A (zh) * 2012-12-25 2014-07-02 杭州海康威视数字技术股份有限公司 对视频流进行解码显示的方法及设备
CN105100803A (zh) * 2014-04-29 2015-11-25 三星电子（中国）研发中心 视频解码优化方法
CN104038719A (zh) * 2014-05-29 2014-09-10 清华大学 一种基于视频帧的超高清视频显示系统及方法
CN105872587A (zh) * 2015-11-25 2016-08-17 乐视云计算有限公司 视频请求的处理方法及装置

Also Published As

Publication number Publication date
CN106528456A (zh) 2017-03-22

Similar Documents

Publication Publication Date Title
US11775247B2 (en) Real-time screen sharing
CN102792689B (zh) 能够进行增量压缩以及对运动估计和元数据的修改以用于将图像呈现给远程显示器
CN110418177B (zh) 视频编码方法、装置、设备和存储介质
US10454986B2 (en) Video synchronous playback method, apparatus, and system
US20120169883A1 (en) Multi-stream video system, video monitoring device and multi-stream video transmission method
WO2018103243A1 (zh) 一种带宽节省方法、系统、直播终端及可读取存储介质
CN110868625A (zh) 一种视频播放方法、装置、电子设备及存储介质
US20110032995A1 (en) Video encoding and decoding device
US20100321469A1 (en) Video Processing in a Multi-Participant Video Conference
US12015770B2 (en) Method for encoding video data, device, and storage medium
US10051272B2 (en) Coding structure
WO2013030166A2 (en) Method for transmitting video signals from an application on a server over an ip network to a client device
CN106528456B (zh) 一种提高视频解码显示中系统总线效率的方法及系统
CN113573072B (zh) 一种图像处理方法、装置及相关组件
US20150022548A1 (en) Graphics server for remotely rendering a composite image and method of use thereof
CN202210851U (zh) 一种用于标清和高清音视频编解码的控制装置
CN102665056A (zh) 视频和图像在显示终端的显示方法
CN106954073B (zh) 一种视频数据输入和输出方法、装置与系统
US20140177729A1 (en) Method and apparatus for transcoding video data
CN107241601B (zh) 图像数据传输方法、装置及终端
JP2021158402A5 (ja) 画像データ転送装置、画像表示システム、および画像データ転送方法
CN213990875U (zh) 一种8k编解码器
US20100254618A1 (en) Method for Accessing Image Data and Related Apparatus
KR20200055242A (ko) Oled 패널을 지원하는 초고선명 텔레비전용 보급형 메인보드
US11622118B2 (en) Determination of coding modes for video content using order of potential coding modes and block classification

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20170322

Assignee: Shandong industry research information and Artificial Intelligence Integration Research Institute Co.,Ltd.

Assignor: HUNAN GOKE MICROELECTRONICS Co.,Ltd.

Contract record no.: X2021430000001

Denomination of invention: A method and system for improving system bus efficiency in video decoding and display

Granted publication date: 20200221

License type: Common License

Record date: 20210115

EE01 Entry into force of recordation of patent licensing contract