DE19535100A1

DE19535100A1 - Bildverarbeitungseinrichtung, die Pixeldaten mit einer hohen Datenübertragungsrate übertragen kann

Info

Publication number: DE19535100A1
Application number: DE1995135100
Authority: DE
Inventors: Atsuo Hanami; Shinichi Nakagawa; Tetsuya Matsumura; Hiroshi Segawa; Kazuya Ishihara; Satoshi Kumaki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-10-21
Filing date: 1995-09-21
Publication date: 1996-04-25
Also published as: JPH08123953A; US6125432A

Description

Die vorliegende Erfindung bezieht sich auf eine Bildverarbei tungseinrichtung, die eine Pixeldaten-Speichereinrichtung zum Speichern von Pixeldaten, welche Pixel in einem Bildschirm dar stellen, aufweist und insbesondere auf eine Bildverarbeitungs einrichtung, die eine Bilddatenspeichervorrichtung zum Speichern von Pixeldaten zur Verwendung in einem Bilddekodierungsprozeß aufweist.

Die International Organization for Standardization (ISO), daß Committeè Consulative International T´l´graphik T´l´phonik (CCTTT, neuerdings ITu-T) und die International Electrotechnical Committee (IEC) haben sich bemüht, internationale Standards für die Komprimierung und Expandierung von Bilddaten zu schaffen.

Der JPEG Standard beschreibt unter internationalen Standards, die von der gemeinsamen photographischen Expertengruppe der ISO und CCITT geschaffen wurden, einen Algorhythmus für die Kompri mierung und Expansion von Farbfestbildern. Mittlerweile wird der MPEG Standard von der Bewegtbildexpertengruppe der ISO und der IEC entworfen und definiert Komprimierungs- und Dekomprimie rungsalgorythmen für farbige Bewegtbilder. Ferner beschreibt der H.261 Standard, der gerade durch die CCITT geprüft wird, einen Komprimierungs-/Expansionsalgorythmus, der für das Video konferenzsystem und das visuelle Telefonsystem geeignet ist.

Der JEPG Standard, der MPEG Standard und der H.261 Standard für einen Bildkomprimierungsprozeß weisen ein diskretes Kosinus transformationsverfahren, ein Quantisierungsverfahren und ein Huffman-Kodierungsverfahren auf. Zum Beispiel umfaßt der JPEG Standard für Verarbeitung von farbigen Festbildern als Basis systeme einen adaptiven DCT-Prozeß, einen Quantisierungsprozeß und einen Huffman-Kodierungsprozeß auf. Der JPEG Standard um faßt als Erweiterungssysteme einen adaptiven DCT-Prozeß, einen hierarchischen Kodierungsprozeß, einen arithmetischen Kodierungsprozeß und einen adaptiven Huffman-Kodierungsprozeß. Der MPEG Standard für ein Speicherverfahren für Bewegtbilder umfaßt einen Bewegungskompensationszwischenbildvorhersageprozeß, einen DCT-Prozeß, einen Quantisierungsprozeß und einen Huff mankodierungsprozeß. Der H.261 Standard für das Videokonfe renzsystem und das visuelle Telefonsystem weist einen Bewegungs kompensations/Zwischenbildvorhersageprozeß, einen DCT Prozeß, einen Quantisierungsprozeß und einen Huffman Kodierungsprozeß auf.

Es wurden Anstrengungen unternommen, eine LSI-Schaltungsein richtung zum Verarbeiten von Bildern in Entsprechung mit diesen Standards zu entwickeln, d. h. eine Bildverarbeitungseinrichtung. Eine der Anmelderin bekannte Bildverarbeitungseinrichtung wird im nachfolgenden beschrieben. Fig. 17 ist ein Diagramm, welches behilflich ist, einen Betrieb der der Anmelderin bekannten Bildverarbeitungseinrichtung zum Adressieren eines Bildpuffer speichers zu erklären.

Die der Anmelderin bekannte Bildverarbeitungseinrichtung ist mit einem Bildpufferspeicher zum Speichern von Pixeldaten, die den oben genannten Prozessen unterworfen werden sollen, ausge stattet. Der Bildpufferspeicher weist zweiunddreißig Ebenen aus Speicherzellenfeldern auf. Wenn eine Zeilenadresse RA und eine Spaltenadresse CA spezifiziert sind, wird ein Datenbit aus jedem Speicherzellenfeld gelesen (oder hineingeschrieben). Wenn daher eine Zeilenadresse RA und eine Spaltenadresse CA spezifiziert sind, werden aus den Speicherzellenfeldern zwei unddreißig Datenbits gelesen. Im allgemeinen ist ein Pixel durch acht Datenbits dargestellt. Daher können zweiunddreißig Datenbits vier Pixel darstellen; das heißt vier Pixeldaten, die vier Pixel darstellen, können durch das Spezifizieren bzw. die Angabe einer Zeilenadresse RA und einer Spaltenadresse CA gehandhabt werden.

Im nachfolgenden wird eine Prozedur- bzw. ein Ablauf zum Adres sieren des Bildpufferspeichers beschrieben. In Fig. 17 sind Pixeldaten von sechzehn Pixel in einer Spalte und acht Pixel in einer Zeile in dem Bildpufferspeicher in einer Bildstruktur (bzw. Rahmenstruktur) gespeichert und in Datenblocks sind jeweils vier Pixel in einer Spalte gespeichert. Mit Bezug auf Fig. 17 sind Pixeldaten TFP0 und TFP1 eines Deckfeldes und Pixeldaten BFP0 und BFP1 eines Bodenfeldes abwechselnd in jedem der Datenblöcke D0 bis D31 gespeichert. Somit sind die Pixeldaten DFP des Deck feldes und die Pixeldaten BSP des Bodenfeldes jeweils in abwech selnden Reihen der Datenblöcke D0 bis D31 gespeichert. Die Pixeldaten des Deckfeldes und die Pixeldaten des Bodenfeldes stellen die Pixeldaten eines Rahmens dar.

Eine Zeilenadresse und eine Spaltenadresse werden jedem der Datenblöcke D0 bis D31 zugeordnet. So werden z. B. eine Zeilen adresse RA0 und eine Spaltenadresse CA0 dem Datenblock B0 zuge ordnet. Wird deshalb die Zeilenadresse RA0 und die Spalten adresse CA0 spezifiziert, so werden die vier Pixeldaten, die im Datenblock D0 des Rahmenpufferspeichers gespeichert sind, ge lesen oder es werden vier Pixeldaten in den Datenblock D0 ge schrieben.

Werden Pixeldaten im Rahmenpufferspeicher durch den vor angehen den Vorgang gespeichert, so werden die Pixeldaten durch den fol genden Vorgang übertragen. Wenn zur Übertragung von Rahmenstruk turpixeldaten Rahmenstrukturpixeldaten von acht Pixeln in einer Spalte und acht Pixeln in einer Zeile notwendig sind so werden, z. B. die Daten, die in den Datenblöcken D0 bis D15 gespeichert sind übertragen. Da der Deckfeldpixeldatenwert und der Boden feldpixeldatenwert in jedem der Datenblöcke D0 bis D15 ge speichert sind, können in diesem Fall nur die notwendigen Pixel datenwerte übertragen werden. Wenn dagegen auf der anderen Seite bei der Übertragung von Feldstrukturpixeldaten Feldstruk turpixeldaten von beispielsweise acht Pixeln in einer Spalte und acht Pixeln in einer Zeile notwendig sind, so müssen die Pixeldatenwerte, die in den Datenblöcken D0 bis D31 gespeichert sind übertragen werden. Obwohl die Feldstrukturpixeldaten nur entweder die Pixeldaten des Deckfeldes oder die Pixeldaten des Bodenfeldes benötigen, müssen unnötige Pixeldatenwerte über tragen werden, da für jedes der Deckfelder und der Bodenfelder zwei Pixeldaten in jedem Datenblock gespeichert sind. Dement sprechend wird bei der Übertragung von Feldstrukturpixeldaten eine Anzahl von Pixeldaten übertagen, die der doppelten Anzahl der notwendigen Pixeldaten entspricht.

Die der Anmelderin bekannte Bildverarbeitungsapparatur erfor dert die Übertragung einer Pixeldatenmenge, die bei der Über tragung von Feldstrukturpixeldaten zweimal so groß ist wie die der benötigten Pixeldaten, und demzufolge ist die Bildverar beitungsapparatur nicht in der Lage die Pixeldaten mit einer hohen Übertragungsrate zu übertragen. Da der Pufferspeicher, zu welchem die Pixeldaten übertragen werden, eine Menge von Pixel daten speichern muß, die doppelt so groß ist wie die Anzahl der notwendigen Pixeldaten, muß der Pufferspeicher eine Speicher kapazität aufweisen, die zweimal so groß ist wie die eigent lich benötigte Speicherkapazität.

Werden die Datenwerte zu einer Mehrzahl verschiedener Adressen geschrieben, so sind weiterhin eine Mehrzahl von Vorladezyklen mit einer Vorladezeitspanne notwendig, wodurch eine lange Zeit spanne zur Übertragung der Datenwerte erforderlich ist.

Dementsprechend besteht die Aufgabe der vorliegenden Erfindung darin, eine Bildverarbeitungsapparatur vorzusehen, die in der Lage ist Pixeldaten mit einer hohen Datenübertragungsrate zu übertragen.

Diese Aufgabe wird durch Anspruch 1, 2 oder 11 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Eine Bildverarbeitungsapparatur nach einem ersten Aspekt der vorliegenden Erfindung weist eine Speichereinrichtung zum Speichern von Pixeldaten auf, die die Pixel in einem Bild schirm repräsentieren. Die Speichereinrichtung weist eine Mehr zahl von Bänken zum Speichern der Pixeldaten auf, so wie eine Vorladeschaltung zum Vorschalten vorbestimmter Bänke aus der Mehrzahl der Bänke; der Bildschirm weist einen Feldschirm auf; die Speichereinrichtung speichert jede Gruppe von n-Zeilen (n ist eine ganze Zahl) von Pixeldaten an einer unterschiedlichen Bank unter der Mehrzahl der Bänke; eine einzelne Adresse wird den n-Pixeldaten zugeordnet; die n-Zeilen der Pixeldaten ent sprechen n-Zeilen von Pixeln die entlang einer ersten Richtung auf dem Feldschirm angeordnet sind; die n-Pixeldaten entsprechen n-Pixeldaten die entlang einer zweiten Richtung, die die erste Richtung überkreuzt, unter den n-Pixelzeilen angeordnet sind; die Vorladeschaltung lädt eine Bank vor, während sich eine andere Bank aus der Vielzahl der Bänke im Schreibbetrieb be findet.

Da jede Gruppe der n-Zeilen der Pixeldaten, die den n-Zeilen der Pixel entsprechen, die entlang der ersten Richtung des Feldschirms angeordnet sind, in jeder der Mehrzahl der Bänke gespeichert sind, wird eine einzige Adresse der Gruppe aus n-Pixeldaten zugeordnet, die n-Pixel entsprechen, die entlang der zweiten Richtung, die die erste Richtung unter den n-Zeilen von Pixeldaten kreuzt, angeordnet. Dementsprechend kann eine Bank durch die Vorladeschaltung vorgeladen werden, während sich eine andere Bank im Schreibbetrieb befindet. Dementsprechend können ein Schreibbetrieb und ein Vorladebetrieb gemeinsam aus geführt werden, so daß Pixeldaten mit hoher Datenübertragungs rate übertragen werden können.

Eine Bildverarbeitungsapparatur nach einem zweiten Aspekt der vorliegenden Erfindung weist eine Speichereinrichtung zum Speichern von Pixeldaten auf, die die Pixel in einem Schirm repräsentieren. Die Speichereinrichtung weist eine Mehrzahl von Bänken zum Speichern der Pixeldaten auf, sowie eine Vorlade schaltung zum Vorladen vorbestimmter Bänke aus der Mehrzahl der Bänke. Die Speichereinrichtung speichert jede Gruppe einer Mehrzahl von Zeilen von Pixeldaten in jeder Bank. Eine Adresse wird jeder Gruppe aus einer Mehrzahl von Pixeldaten zugeordnet. Die Mehrzahl der Pixeldatenzeilen entsprechen einer Mehrzahl von Pixeldatenzeilen, die nebeneinander entlang einer ersten Richtung auf den Schirm angeordnet sind. Die Mehrzahl der Pixeldaten entspricht einer Mehrzahl von Pixeln, die nebenein ander entlang einer zweiten Richtung angeordnet sind, die die erste Richtung unter der Mehrzahl der Zeilen der Pixel kreuzt. Die Vorladeschaltung lädt eine Bank unter der Mehrzahl der Bänke vor, während sich eine andere Bank im Schreibbetrieb be findet.

Jede Gruppe der Mehrzahl der Zeilen der Pixeldaten, die der Mehrzahl der Pixelzeilen, die nebeneinander entlang der ersten Richtung des Schirms angeordnet sind, entsprechen, wird in jeder der Mehrzahl der Bänke gespeichert, und eine einzelne Adresse wird der Gruppe aus der Mehrzahl von Pixeldaten zuge ordnet, die der Mehrzahl von Pixeln entsprechen, die nebenein ander entlang der zweiten Richtung, die die erste Richtung kreuzt, unter der Mehrzahl von Zeilen aus Pixeldaten angeordnet sind. Dementsprechend ist die Vorladeschaltung in der Lage eine Bank vorzuladen, während sich eine andere Bank im Schreibbetrieb befindet, so daß der Schreibbetrieb und der Vorladebetrieb ge meinsam ausgeführt werden kann und die Feldpixeldaten und die Rahmenpixeldaten mit hoher Datenübertragungsrate übertragen werden können.

Eine Bildverarbeitungsapparatur nach einem dritten Aspekt der vorliegenden Erfindung weist eine Speichereinrichtung zum Speichern von Pixeldaten auf, die die Pixel in einem Schirm repräsentieren. Die Speichereinrichtung ordnet eine Adresse einer Gruppe zu, die aus einer Mehrzahl von Pixeldaten besteht, die einer Mehrzahl von entlang einer ersten Richtung auf dem Schirm nebeneinander angeordneten Pixeln entspricht. Die Mehr zahl der Pixeldaten schließt eine Mehrzahl von Pixeldaten ein, die den Pixeln eines Felds entsprechen, und die Speicherein richtung überträgt die Pixeldaten eines jeden Feldes zu einem Zeitpunkt.

Da der Gruppe der Mehrzahl von Pixeldaten in einem Feld eine einzelne Adresse zugeordnet ist, und die Mehrzahl der Daten eines jeden Feldes zu einem Zeitpunkt übertragen werden, können nur die Pixeldaten übertragen werden, die für die Bildverarbei tung notwendig sind. Dementsprechend können sowohl die Rahmen strukturpixeldaten sowie die Feldstrukturpixeldaten mit hoher Datenübertragungsrate übertragen werden. Da unnötige Daten nicht übertragen werden kann die Speicherkapazität der Speichereinrichtung, die die Übertragung der Pixeldaten erhält, vergleichsweise klein sein.

Ein Vorteil der vorliegenden Erfindung besteht darin, eine Bild verarbeitungsapparatur vorzusehen, die in der Lage ist, nur die Pixeldaten zu übertragen, die für die Bildverarbeitung erforder lich sind.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, eine Bildverarbeitungsapparatur vorzusehen, die in der Lage ist Pixeldaten, die an unterschiedlichen Zeilenadressen gespeichert sind, mit einer hohen Datenübertragungsrate zu übertragen.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen

Fig. 1 ein Blockdiagramm einer Bildverarbeitungsapparatur in einer bevorzugten Ausführungsform entsprechend der vor liegenden Erfindung;

Fig. 2 eine typische Ansicht der Speicherzellenfelder eines Rahmenpufferspeichers, wie er in der Bildverarbeitungs apparatur der Fig. 1 eingeschlossen ist;

Fig. 3 ein Blockdiagramm, in dem die Konfiguration eines Rahmenpufferspeichers illustriert ist, der einen syn chronen DRAM verwendet;

Fig. 4 ein Blockdiagramm eines RAM Pufferspeichers, der einen synchronen DRAM verwendet;

Fig. 5 ein Blockdiagramm eines Rahmenpufferspeichers, der einen DRAM verwendet;

Fig. 6 ein Blockdiagramm einer Adressenerzeugungseinheit, wie sie im Rahmenpufferspeicher der Fig. 3 enthalten ist;

Fig. 7 ein Hilfsschaubild in dem ein erstes Verfahren zur Adressierung des in Fig. 1 gezeigten Rahmenpufferspei chers erklärt wird;

Fig. 8 eine vergrößerte Ansicht eines rechteckigen Übertra gungsbereiches, wie er in Fig. 7 gezeigt ist;

Fig. 9 ein Hilfsschaubild zur Erklärung eines zweiten Ver fahrens der Adressierung des Rahmenpufferspeichers, wie er in Fig. 1 gezeigt ist;

Fig. 10 ein vergrößerter Ausschnitt eines in Fig. 9 gezeigten rechteckigen Übertragungsbereiches;

Fig. 11 ein Ablaufdiagramm einer ersten Schreibprozedur zum Schreiben von Daten in den in Fig. 1 gezeigten Rahmen pufferspeicher;

Fig. 12 ein Ablaufdiagramm einer zweiten Schreibprozedur zum Schreiben von Daten in den in Fig. 1 gezeigten Rahmen pufferspeicher;

Fig. 13(a), 13(b) und 13(c), Hilfschaubilder, die den Effekt der Bildverarbeitungsapparatur zur Reduzierung der Schreibzeit erklären;

Fig. 14 ein erstes Hilfsschaubild zur Erklärung eines dritten Verfahrens zur Adressierung des in Fig. 1 gezeigten Rahmenpufferspeichers;

Fig. 15 ein zweites Hilfsschaubild zur Erklärung des dritten Verfahrens der Adressierung des in Fig. 1 gezeigten Rahmenpufferspeichers;

Fig. 16 ein drittes Hilfsschaubild zur Erklärung des dritten Verfahrens der Adressierung des in Fig. 1 gezeigten Rahmenpufferspeichers; und

Fig. 17 ein Hilfsschaubild zur Erklärung eines Adressierungs verfahrens eines Rahmenpufferspeichers, wie er in einer, der Anmelderin bekannten Bildverarbeitungsapparatur ent halten ist, und die eine Anordnung von Pixeldaten zeigt.

Im folgenden wird eine bevorzugte Ausführungsform ein-er Bild verarbeitungsapparatur gemäß der vorliegenden Erfindung mit Be zug auf die bei liegenden Zeichnungen beschrieben.

Unter Bezugnahme auf Fig. 1 weist eine Bildverarbeitungsappa ratur 10 eine Hauptrechner-Schnittstellenschaltung (I/F) 1 zur Verbindung der Bildverarbeitungsapparatur 10 mit einem Haupt rechner 11 auf, eine Steuereinheit 5 ist mit zwei Prozessoren, die nicht gezeigt sind, vorgesehen, eine Pixelverarbeitungsein heit 6 für DCT und Quantisierung, eine Bewegungsvorhersage (oder Nachweis)einheit 9, einen Rahmenpufferspeicher 7 zum Speichern der zu verarbeitenden Pixeldaten, einen Pufferspeicher 2 zum Speichern von Code Daten, einen Arbeitsspeicher 3 zum Speichern von tabellierten Daten, die für verschiedene Umwand lungsprozesse notwendig sind, so wie einen I/O Speicher 4 zum Speichern von Bilddaten, die von einer Fernsehkamera 13 be reitgestellt werden und/oder zum Senden der gespeicherten Bild daten zu einem Display (CRT) 14.

Ein Hauptrechnerbus HB, der eine Busweite von 16 Bit (angezeigt durch "16b" in Fig. 1) aufweist, überträgt Daten zwischen der Hauptrechner-Schnittstellenschaltung 1 der Steuereinheit 5, der Pixelverarbeitungseinheit 6 und dem Arbeitsspeicher 3. Ein Pixeldatenbus PB, der eine Busweite von 32 Bit aufweist (ange zeigt durch "32b" in Fig. 1) überträgt Daten zwischen der Kon trolleinheit 5, der Pixelverarbeitungseinheit 6 und dem Rahmen pufferspeicher 7. Ein lokaler Datenbus LB der eine Weite von 32 Bit aufweist überträgt Daten zwischen der Pixelverarbeitungs einheit 6, der Bewegungsvorhersageeinheit 9 und dem lokalen Speicher 8. Ein Code Datenbus CB, der eine Weite von 18 Bits (18b) aufweist, überträgt Code Daten zwischen der Steuereinheit 5 und der Pixelverarbeitungseinheit 6. Ein Pufferspeicherbus BB weist eine Bitweite von 16 Bit auf und überträgt Daten zwischen der Steuereinheit 5 und dem Pufferspeicher 2.

Ein I/O Bus IOB, der eine Busweite von 16 Bit (16b) aufweist, überträgt Daten zwischen der Steuereinheit 5 und dem I/O Speicher 4.

Die Hauptrechner Schnittstellenschaltung 1 weist eine logische Schaltung mit einer allgemein verwendbaren logischen LSI Schal tung (diskret) oder eine programmierbare logische Einrichtung, wie z. B. eine PLD oder eine FPGA auf. Der Rahmenpufferspeicher 7 dessen Hauptfunktion das zeitweilige Speichern von Pixeldaten ist, die komprimiert werden sollen, sowie von Referenzpixel daten, besteht aus einem Speicher großer Kapazität, wie z. B. einen SRAM (statischer Speicher mit wahlfreiem Zugriff), einem DRAM (dynamischer Speicher mit wahlfreiem Zugriff), einem syn chronen DRAM oder einem Cache DRAM.

Der Pufferspeicher 2 speichert zeitweise Bitstromdaten, die durch die Kodierung eines Bildes erhalten wurden. Der Puffer speicher 2 stellt einen FIFO (First-In First-Out) Speicher dar.

Der Arbeitsspeicher 3 speichert tabellierte DCT/invertierte DCT Daten, tabellierte quantisierte/invers-quantisierte Daten, Huffman tabellierte Daten für Prozesse variabler Länge, Pro gramme (Mikrocodes), die die Operationen der Steuereinheit 5 und der Pixelverarbeitungseinheit 6 definieren, sowie Initia lisierungsdaten. Der Arbeitsspeicher besteht aus einem SRAM.

Der I/O Speicher 4 speichert Bilddaten für die Fernsehkamera 13 und/oder das Display 14. Der I/O Speicher 4 ist ein Video RAM oder kann ein DRAM oder ein SRAM sein.

Die Steuereinheit 5 weist einen, nicht gezeigten, Mikroprozessor zur Steuerung allgemeiner Operationen sowie einen nicht gezeig ten Prozessor zur Steuerung der Variablen-Längenverarbeitung auf. Der Mikroprozessor zur Steuerung allgemeiner Operationen steuert einen Pipeline-Prozeß für DCT zur Bildkompression, Quantisierung und Variable-Längenkodierung, sowie einen Pipe line-Prozeß zur Variablen-Längenkodierung für Bildexpansion, inverse Quantisierung und inverse DCT.

Die Pixelverarbeitungseinheit 6 führt arithmetische Vorgänge zur Verarbeitungen von Pixeln aus, wie z. B. DCT sowie Quanti sierung für die Kompression eines Bildes sowie inverse Quanti sierung und inverse BCT zur Expansion eines Bildes. Die Bewe gungsvorhersageeinheit 9 führt Bewegungsnachweisprozesse zur unigerichteten und bigerichteten Vorhersage des Zwischenrahmens aus.

Die so konstruierte Bildverarbeitungsapparatur erhält Bitstrom daten von und sendet Bitstromdaten zu einer externen Kommunika tionseinheit 12, über den Pufferspeicher 2. Der Pufferspeicher 2 speichert zeitweilig Bitstromdaten die durch die Kodierung der Pixeldaten durch den Variable-Längeprozeß, der in der Steuereinheit 5 enthalten ist und nicht gezeigt ist, erhalten wurden. Deshalb können nur die Bitstromdaten übertragen werden, ohne auf den Arbeitsrechner 11 zurückzugreifen, wodurch die Datenübertragungsrate verbessert wird.

Der Arbeitsrechner 11 muß komplexe Operationen, die andere Steuer-Kontrolloperationen als Datenübertragungsoperationen einschließen, durchführen und ist stark belastet.

Dementsprechend reduziert die Datenübertragung zwischen der externen Kommunikationseinheit 12 und dem Pufferspeicher 2, ohne daß auf den Arbeitsrechner 11 zurückgegriffen wird, die Belastung des Arbeitsrechners und ermöglicht die Datenübertra gung mit einer hohen Datenübertragungsrate.

Der Rahmenpufferspeicher 7, der in der Bildverarbeitungseinheit 10, wie sie in Fig. 1 gezeigt ist, enthalten ist wird ausführ lich mit Bezug auf Fig. 2 beschrieben, die den wesentlichen Aufbau der Speicherzellenfelder des Rahmenpufferspeichers 7 zeigt.

Mit Bezug auf Fig. 2 weist der Rahmenpufferspeicher 7 zweiund dreißig Ebenen Speicherzellenfelder 701 bis 732 auf. Wenn einer Zeilenadresse RA und eine Spaltenadresse CA spezifiziert werden, so wird ein Datenbit aus jedem der Speicherzellenfelder 701 bis 732 gelesen (bzw. hineingeschrieben). Wird z. B. eine Zeilen adresse RA1 und eine Spaltenadresse CA1 spezifiziert, so werden zweiunddreißig Datenbits von den Speicherzellenfeldern 701 bis 732 gelesen.

Im allgemeinen sind acht Datenbits notwendig, um ein Pixel zu repräsentieren. Dementsprechend können Pixeldaten, die die vier Pixel PC1 bis PC4 repräsentieren, durch die zweiunddreißig Datenbits dargestellt werden.

Ein System, das einen synchronisierten DRAM als Pufferspeicher 7, wie er in Fig. 3 gezeigt ist, einschließt, wird nun beschrie ben.

Mit Bezug auf Fig. 3 weist der Rahmenpufferspeicher 7 einen SDRAM mit zweiunddreißig Speicherzellenfeldebenen 701 bis 732 auf. Ein in der Steuereinheit 5 eingeschlossener allgemeiner Steuerprozessor 51 weist eine Adressenerzeugereinheit 52 auf, die Adressensignale ADR (RA, CA) erzeugt, um Zugriff auf den Rahmenpufferspeicher 7 zu gewinnen. Die Adressenerzeugereinheit 52 leitet über den Adressen-Bus AB ein Zeilenadressensignal RA sowie ein Spaltenadressensignal CA an den Rahmenpufferspeicher 7. Der Datenwert, auf den zugegriffen werden soll, wird über einen Pixeldatenbus PB an den Rahmenpufferspeicher 7 gesendet. Der allgemeine Steuerprozessor 51 legt ein System Taktsignal Φ_SC zur Steuerung der Erzeugung des Adressensignals ADR an die Adressenerzeugereinheit 52 an.

Im Betrieb aktiviert der allgemeine Steuerprozessor 51 die Adressenerzeugereinheit 52 entsprechend eines zuvor gespeicher ten Programms. Als Reaktion auf das System Taktsignal Φ_SC stellt die Adressenerzeugereinheit 52 Adressensignale ADR be reit, um Zugriff auf den synchronisierten DRAM des Rahmenpuffer speichers 7 zu gewinnen. Die Adressenerzeugereinheit 52 erzeugt durch das folgende Verfahren ein Zeilenadressensignal RA sowie ein Spaltenadressensignal CA.

Mit Bezug auf Fig. 4, die in einem Blockdiagramm den Rahmen pufferspeicher 7 zeigt, der einen synchronisierten bzw. syn chronen DRAM verwendet, weist der Rahmenpufferspeicher 7 eine Steuerschaltung 741 sowie Speicherzellenfelder 701 bis 732 auf. Jedes der Speicherzellenfelder 701 bis 732 ist in zwei Bänke unterteilt, d. h. eine Bank0 und eine Bank1. Ein Leseverstärker 742, ein I/O Puffer 743 und eine Vorladeschaltung 744 sind mit jedem der Speicherzellenfelder 701 bis 732 kombiniert. Daten werden in einem Schreibvorgang über den I/O Puffer 743 und den Leseverstärker 742 in die Bank geschrieben. Dementsprechend werden zweiunddreißig Datenbits PD1 bis PD32 in die Speicher zellenfelder 701 bis 732 geschrieben oder von dort gelesen. Auf den Erhalt des Adressensignals ADR und eines Steuersignals Sc stellt die Steuerschaltung 741 ein Steuersignal bereit, um Zu griff zu den Speicherzellenfelder 701 bis 732 zu gewinnen.

Fig. 5 stellt ein Blockdiagramm eines Rahmenpufferspeichers mit einem DRAM dar. In diesem Fall besteht das Speicherzellenfeld aus einem einzigen Speicherzellenfeld. Dieser Rahmenpuffer speicher funktioniert ähnlich wie der Rahmenpufferspeicher mit dem synchronen DRAM, in dem jedes Speicherzellenfeld als eine Bank verwendet wird.

Die in Fig. 3 gezeigte Adressenerzeugereinheit 52 wird ausführ lich mit Bezug auf Fig. 6 beschrieben, die die Adressenerzeuger einheit 52 in einem Blockdiagramm zeigt.

Mit Bezug auf Fig. 6 weist die Adressenerzeugereinheit 52 ein Setze-Bank-Adressen-Register 501, ein Offset-Adressen-Register 502, ein Makroblock-Positions-Register, ein Bewegungsvektor- Register 504, ein Seitengrößen-Register 505, ein Horizontale- Größe Register 506, einen Adressenerzeuger 507, ein Vertikale- Adresse-Register 508, eine Horizontale-Adresse-Register 509, eine Ausgabensteuerung 510, einen Auswähler 511, einen Inverter 512, ein Bankadressen-Register 513, ein Zeilenadressen-Register 514 sowie ein Spaltenadressenregister 515 auf.

Der Adressenerzeuger 507 erhält vom Adressen-Register 502 eine Offsetadresse, Makroblock-Positionsdaten vom Makroblock-Posi tions-Register 503, Bewegungsvektor-Daten vom Bewegungsvektor- Register 504, Seitengrößen-Daten vom Seitengröße-Register 505 sowie Horizontale-Größe-Daten eines Bildes vom Horizontale- Größe-Register 506. Der Adressenerzeuger 507 erzeugt dann eine vertikale Adresse und eine horizontale Adresse auf der Grund lage der Eingabedaten und speichert die vertikale Adresse und die horizontale Adresse jeweils im Vertikale-Adresse-Register 508 und im Horizontale-Adresse-Register 509. Die Ausgabesteue rung 510 erhält die vertikale Adresse vom Vertikale-Adresse- Register 508, die Horizontale Adresse vom Horizontale-Adresse- Register 509, den Seitengrößendatenwert des Speichers vom Sei tengröße-Register 505 und den Horizontale-Größe-Datenwert des Bildes vom Horizontale-Größe-Register 506. Die Ausgabesteuerung 510 erzeugt dann auf der Grundlage der Eingabedaten eine Zei lenadresse und eine Spaltenadresse, speichert die Zeilenadresse in Zeilenadressenregister 514 und die Spaltenadresse in Spal tenadressenregister 515. Der Auswähler 511 erhält die Setze-Bank Adresse vom Setze-Bank-Adressen-Register 501, das niedrigstwer tige Bit (least significant bit) der vertikalen Adresse vom Vertikale-Adresse-Register 508 und das invertierte niedrigst wertige Bit der vertikalen Adresse über den Inverter 512 vom Vertikale-Adresse-Register 508. Der Auswähler 511 erzeugt eine Bankadresse auf der Grundlage der Eingabedaten und speichert die Bankadresse im Bank-Adressen-Register 513.

Dementsprechend erzeugt die Adressenerzeugereinheit 52 die Zeilenadresse, die Spaltenadresse und die Bankadresse zur Aus wahl einer vorbestimmten Bank unter der Vielzahl der Bänke.

Die Bildverarbeitungsapparatur handhabt in dieser Ausführungs form Bilddaten, die einen rechteckigen Übertragungsbereich re präsentieren und sechzehn Pixel oder acht Pixel entlang jeder der vertikalen und der horizontalen Schirmrichtungen aufweisen, als eine Verarbeitungseinheit. Dementsprechend wird der Über tragungsbereich, der aus sechzehn Pixel oder acht Pixel entlang jeder der vertikalen und der horizontalen Richtung besteht in einer Einheit übertragen und demzufolge können die Adressen zur Übertragung der Pixeldaten, die einen vorbestimmten Bildbereich repräsentieren, durch Verwendung des Datenwerts des Bewegungs vektors leicht erzeugt werden, wenn für die Komponenten des Bildes, die die Leuchtkraft und Farbgebung einschließen, eine zweidimensionale Adressierung durchgeführt wird.

Wird in dieser Ausführungsform ein synchroner DRAM angewendet, so ist der synchrone DRAM in der Lage Datenwerte kontinuierlich in Synchronisation mit einem Takt innerhalb eines erlaubten Be reichs unter derselben Zeilenadresse zu lesen oder zu schreiben. Werden Daten in verschiedene Zeilenadressen in derselben Bank geschrieben so ist eine Mehrzahl von Zyklen eines Vorladezeit raums zwischen dem Schreiben des letzten Datenwerts in eine Zeilenadresse und dem Schreiben des ersten Datenwerts in die nächste Zeilenadresse notwendig. Wenn jedoch Datenwerte in Zeilenadressen in verschiedenen Bänken geschrieben werden, kann das Schreiben des ersten Datenwerts in die Zeilenadresse einer Bank und das Schreiben des ersten Datenwerts in die Zeilen adresse einer anderen Bank kontinuierlich ausgeführt werden. Werden Daten wieder in die Zeilenadressen derselben Bank ge schrieben, so ist der synchrone DRAM in der Lage kontinuierlich zu arbeiten, wenn eine Mehrzahl von Zyklen des Vorladezeitraums nach der Vollendung des Schreibens der Daten in dieselbe Bank vergangen sind. Wenn Daten gelesen werden, können Daten konti nuierlich von verschiedenen Zeilenadressen unabhängig von der Bank gelesen werden, wenn die Zeit, die für die Bereitstellung des Datenwerts als Reaktion auf ein Lesekommando notwendig ist nicht kürzer ist als die minimale Lesezykluszeit des synchronen DRAM.

Verfahren zur Adressierung des Rahmenpufferspeichers, der von den Merkmalen der Bildkodierung und des synchronen DRAM Ge brauch macht, werden im folgenden beschrieben. Fig. 7 stellt ein Hilfsschaubild zur Erklärung eines ersten Adressierungsverfah rens zur Adressierung des in Fig. 1 gezeigten Rahmenpufferspei chers dar.

Das erste, in Fig. 7 dargestellte Adressierungsverfahren speichert 4 Pixeldaten, die vier Pixeln entlang der vertikalen Richtung in einem Feld entsprechen, d. h. zweiunddreißig Daten bits, an einem Speicherplatz, der durch eine Zeilenadresse und eine Spaltenadresse spezifiziert ist. In Fig. 7 bezeichnet A (RA, CA) einen Speicherplatz, der durch eine Zeilenadresse RA und eine Spaltenadresse CA spezifiziert ist. Zum Beispiel re präsentiert A (0,0 bis 255) Pixeldaten, die durch eine Zeilen adresse RA0 und Spaltenadresse CA0 bis 255 spezifiziert sind, d. h. Pixeldaten, die ein Bild repräsentieren, welches aus vier Pixeln entlang der vertikalen Richtung und zweihundertsechsund fünfzig Pixel entlang der horizontalen Richtung besteht.

Die horizontale Größe eines Feldes besteht aus vier Seiten größen (page sizes). Die Seitengröße bestimmt den Bereich der Spaltenadresse in synchronen DRAM. Wenn z. B. eine Spaltenadresse durch acht Bits ausgerückt wird, besteht die Seitengröße aus zweihundertsechsundfünfzig Wörtern. Dementsprechend stellt ein Adressenraum, der vier Zeilenadressen, d. h. vier Seiten entlang der horizontalen Richtung in einem Feld entspricht eine Daten zeile dar. Eine zweidimensionale Adresse wird auf einen Feld durch horizontales Stapeln der Datenzeilen gebildet. Dement sprechend wird die Zeilenadresse um vier Zeilenadressen für eine Datenzeile mit Bezug auf die vertikale Richtung in einem Feld erhöht. Zum Beispiel liegt A (4,0 bis 255) A (0,0 bis 255) zugrunde und Pixeldaten der Zeilenadresse RA4 werden an einem Platz unter einem Platz der Zeilenadresse RA0 gespeichert. Die Adresse der Bank wird für alle vier Zeilenadressen im Rahmen pufferspeicher geändert (eine vertikale Adresse auf dem Schirm); d. h. Pixeldaten der obersten Datenzeile werden in der Bank Bank0 und Pixeldaten der nächsten Datenzeile in der Bank Bank1 ge speichert. Dementsprechend werden aufeinanderfolgende Daten zeilen abwechselnd (alternierend) in den Bänken Bank0 und Bank1 gespeichert.

Wenn Pixeldaten Plätzen des Rahmenpufferspeichers durch das erste Adressierungsverfahren zugeordnet werden, werden die Pixeldaten z. B. in einer Einheit eines rechteckigen Übertra gungsbereichs TR1 übertragen.

Mit Bezug auf Fig. 8, die den in Fig. 7 gezeigten rechteckigen Übertragungsbereich TR1 vergrößert zeigt, stellt der rechteckige Übertragungsbereich TR1 einen Pixeldatenblock aus acht Pixel daten entlang der horizontalen Richtung und acht Pixeldaten entlang der vertikalen Richtung im zweidimensionalen Adressen raum dar. Zum Beispiel sind die Pixeldaten, die durch eine Zei lenadresse RA0 und eine Spaltenadresse CA0 spezifiziert sind, vier Pixeldaten entlang der vertikalen Richtung. Die vier Pixel daten werden gemeinsam in einem Datenblock übertragen. Pixel daten auf vier Zeilen werden durch eine Zeilenadresse spezifi ziert, z. B. durch eine Zeilenadresse RA0, die Spaltenadresse wird für jedes Pixel mit Bezug auf die horizontale Richtung in krementiert, und z. B. sei die Spaltenadresse der Pixeldaten am linken Ende CA0 und die Spaltenadresse wird um eins für jeden Pixeldatenwert erhöht, dann werden die aufeinanderfolgenden Pixeldaten durch die Spaltenadressen CA1, CA2, . . . und CA7 spezifiziert. Die Pixeldaten in den oberen vier Reihen, d. h. die Pixeldaten die durch die leere Kreise dargestellt werden, werden in der Bank Bank0 gespeichert und die Pixeldaten der unteren vier Reihen, d. h. die Pixeldaten, die durch schraffierte Kreise dargestellt werden, werden in der Bank Bank1 gespeichert. Deshalb wird die Bank Bank1 vorgeladen, wenn die Pixeldaten des in Fig. 8 gezeigten rechteckigen Übertragungsbereichs PR1 in den Rahmenpufferspeicher geschrieben werden, während die Pixel daten in die Bank Bank0 geschrieben werden. Normalerweise ist die Vorladezeit kürzer als die Schreibzeit und demzufolge wird der Vorladebetrieb zum Vorladen der Bank Bank1 abgeschlossen, bevor der Schreibbetrieb zum Schreiben der Pixeldaten in die Bank Bank0 vollendet ist. Dementsprechend können vier Pixel daten in einer Einheit kontinuierlich durch die Spezifizierung der Zeilenadresse RA0 und die sequentielle Spezifizierung der Spaltenadressen CA0 bis CA7 in die Bank Bank0 geschrieben - werden. Da der Vorladebetrieb zum Vorladen der Bank Bank1 während des Schreibbetriebs vollendet wird, kann der Schreibbe trieb zum Schreiben der Pixeldaten in die Bank Bank1 nach Voll endung des Schreibbetriebs zum Schreiben der Pixeldaten in die Bank Bank0 gestartet werden, d. h. durch die Spezifizierung der Zeilenadresse RA4 und der Bank Bank1 und durch sequentielle Spezifizierung der Spaltenadressen CA0 bis CA7 können vier Pixeldaten kontinuierlich in die Bank Bank1 geschrieben werden. Dementsprechend kann eine der Bänke Bank0 und Bank1 vorgeladen werden, während die Pixeldaten in die andere dadurch geschrie ben werden, so daß die Pixeldaten, die durch aufeinanderfolgende Zeilenadressen spezifiziert sind sequentiell und alternierend in die Bänke Bank0 und Bank1 geschrieben werden, so daß die Datenübertragungszeit reduziert werden kann.

Ein zweites Adressierungsverfahren, daß ausgeführt werden kann, wenn der Rahmenpufferspeicher ein Rahmenpufferspeicher mit acht Ebenen ist, wird mit Bezug auf Fig. 9 beschrieben. Wenn der Rahmenpufferspeicher acht Ebenen aufweist, werden acht Datenbits durch eine Zeilenadresse und eine Spaltenadresse spezifiziert. Dementsprechend kann ein Pixeldatenwert, der ein Pixel darstellt, durch die Spezifizierung einer Zeilenadresse und einer Spaltenadresse gelesen oder geschrieben werden.

Mit Bezug auf Fig. 9 wird ein Pixeldatenwert (acht Datenbits), welches ein Pixel repräsentiert an einem Platz im Rahmenpuffer speicher gespeichert, der durch eine Zeilenadresse und eine Spaltenadresse spezifiziert ist. Die horizontale Größe des Felds entspricht z. B. der Größe zweier Seiten. Wenn dement sprechend eine Spaltenadresse durch acht Bits ausgedrückt wird, so sind die Spaltenadressen des Rahmenpufferspeichers 0 bis 255 und die Seitengröße beträgt 256 Wörter. Eine Datenzeile ist durch einen Adressenraum definiert, der einer horizontalen Größe entspricht. Da die horizontale Größe in Fig. 9 zwei Seiten ent spricht, beträgt ein Adressenraum, der zwei Zeilenadressen, d. h. zwei Seiten, entspricht einer Datenzeile mit Bezug-auf die hori zontale Richtung im Feld. Im Rahmenpufferspeicher werden Daten zeilen vertikal zur Bildung einer zweidimensionalen Adresse ge stapelt. Dementsprechend wird die Zeilenadresse um zwei Zeilen adressen für eine Datenzeile mit Bezug auf die vertikale Rich tung inkrementiert. So ist z. B. die Adresse der Pixeldaten, die den Pixeldaten, die durch eine Adresse A (0,0 bis 255) darge stellt werden zugrundeliegen, A (2,0 bis 255). Im Rahmenpuffer speicher wird die Bankadresse für alle zwei Adressen geändert (eine vertikale Adresse im Feld). Im zweidimensionalen Adressen raum werden Pixeldaten in einer Einheit eines rechteckigen Über tragungsbereichs TR2 übertragen, der aus acht vertikalen ange ordneten und acht horizontal angeordneten Pixeln besteht.

Fig. 10 zeigt eine vergrößerte Ansicht des in Fig. 9 gezeigten rechteckigen Übertragungsbereichs TR2. Mit Bezug auf Fig. 10 wird jeder Pixeldatenwert einer Zeilenadresse und einer Spalten adresse zugeordnet. So ist z. B. der Pixeldatenwert in der oberen linken Ecke durch eine Zeilenadresse RA0 und eine Spal tenadresse CA0 spezifiziert. Die Spaltenadressen der Pixeldaten jeder Reihe werden sequentiell nach rechts verlaufend derart erhöht, daß die Spaltenadresse eines Pixeldatenwerts um eins größer ist als die Spaltenadresse des angrenzenden Pixeldaten werts auf dessen linken Seite. So ist z. B. der Pixeldatenwert auf der rechten Seite des Pixeldatenwerts, der durch die Zei lenadresse RA0 und die Spaltenadresse CA0 spezifiziert ist durch die Zeilenadresse RA0 und eine Spaltenadresse CA1 spezi fiziert. Die Zeilenadressen der Pixeldaten einer jeden Spalte werden sequentiell nach unten derart erhöht, daß die Zeilen adresse eines Pixeldatenwerts um zwei größer ist als die Zei lenadresse eines Pixeldatenwerts der sich unmittelbar darüber befindet. Zum Beispiel ist ein Pixeldatenwert, der sich un mittelbar unter einem Pixeldatenwert befindet, der durch die Zeilenadresse RA0 und die Spaltenadresse CA0 spezifiziert ist, durch eine Zeilenadresse RA2 und die Spaltenadresse CA0 spezi fiziert. Dementsprechend sind die acht Pixeldaten in jeder Zeile durch die gleiche Zeilenadresse spezifiziert. Die Bank wird für acht Pixeldaten in jeder Zeile geladen; z. B. die Pixeldaten, die durch die Zeilenadressen RA0, RA4, RA8 und RA12 spezifiziert sind, werden in einer Bank Bank0 gespeichert und die Pixeldaten, die durch die Zeilenadressen RA2, RA6, RA10 und RA14 spezifiziert sind, werden in einer Bank Bank1 gespeichert. Während dementsprechend acht Pixeldaten einer Zeile beschrieben werden, können die acht Pixeldaten in einer Zeile, die unter der früheren Zeile liegen, vorgeladen werden. Konsequenterweise können eine Schreiboperation und eine Vorladeoperation gemein sam ausgeführt werden und dementsprechend kann die Datenüber tragungszeit reduziert werden.

Jedes der vorgenannten Adressierungsverfahren schreibt acht oder sechzehn Pixeldaten, die entlang einer Richtung angeordnet sind, d. h. entlang jeder Zeile oder jeder Spalte, in eine Seite, und eine Seite des Rahmenpufferspeichers weist einen Adressenraum auf, der durch die n-te Potenz von 2 definiert - ist. Demzufolge stimmt die Unterteilung der Pixeldaten mit denen der Seiten überein und folglich werden die Pixeldaten nicht kontinuierlich in zwei aufeinanderfolgende Seiten mit derselben Bankadresse geschrieben. Konsequenterweise können Bilddaten kontinuierlich für die Übertragung der Pixeldaten mit einer hohen Datenübertragungsrate geschrieben werden.

Der Schreibbetrieb zum Schreiben von Pixeldaten in den Rahmen pufferspeicher durch die vorgenannten Adressierungsverfahren wird im folgenden beschrieben. Fig. 11 stellt ein Flußablauf diagramm einer ersten Schreiboperation dar, bei der Pixeldaten in den Rahmenpufferspeicher 7 geschrieben werden, der in der Bildverarbeitungsapparatur, wie sie in Fig. 1 gezeigt ist, enthalten ist, in dem das erste Adressierungsverfahren ver wendet wird, welches zuvor mit Bezug auf die Fig. 7 und 8 be schrieben wurde. In Fig. 11 stellen die Schritte S1 bis S6 die jenigen für einen Betrieb der Bank Bank0 dar, und die Schritte S7 bis S12 sind die für den Betrieb der Bank Bank1. Schritte, die nebeneinander angeordnet sind werden gleichzeitig für die Bänke Bank0 und Bank1 ausgeführt; z. B. werden die Schritte S3 und S4 gemeinsam mit dem Schritt S8 ausgeführt.

Im Schritt S1 wird eine Startadresse bestimmt, d. h. in einer Bank Bank0 wird eine Zeilenadresse RA0 den zweiunddreißig Pixeldaten in der oberen Hälfte des rechteckigen Übertragungs bereiches PR1, wie er in Fig. 8 gezeigt ist, zugeordnet.

Im Schritt S2 wird ein Schreibbefehl gegeben und Pixeldaten werden synchron mit dem Taktsignal geschrieben. Zum Beispiel wird der Schreibbefehl zu einem Zeitpunkt gegeben, an dem eine Spaltenadresse bestimmt ist und die vier Pixeldaten der Spalte am linken Ende des rechteckigen Übertragungsbereichs TR1, wie er in Fig. 8 gezeigt ist, werden in die Bank Bank0 geschrieben. Anschließend werden die Spalten von allen vier Pixeldaten sequentiell von links nach rechts in die Bank Bank0 synchron mit dem Takt geschrieben. Währenddessen wird im Schritt S7 eine Startadresse bestimmt, z. B. in der Bank Bank1 wird eine Zeilen adresse RA4 den zweiunddreißig Pixeldaten der unteren Hälfte des rechteckigen Übertragungsbereichs TR1, wie er in Fig. 8 ge zeigt ist, zugeordnet.

Im Schritt S8 wird in der Bank Bank1 ein Schreibkommando begeben und die Pixeldaten werden synchron mit dem Takt geschrieben. Zum Beispiel werden vier Pixeldaten in der oberen Hälfte der rechten Spalte geschrieben und anschließend wird eine Spalten adresse CA0 sowie ein Schreibkommando zum Schreiben der Pixel daten in die Bank Bank0 im nächsten Zyklus bestimmt, und dann werden die vier Pixeldaten in der unteren Hälfte der Spalte am linken Ende in die Bank Bank1 geschrieben. Daraufhin werden die Pixeldaten in der unteren Hälfte des rechteckigen Übertragungs bereichs TR1, wie er in Fig. 8 gezeigt ist, sequentiell von links nach rechts in die Bank Bank1 synchron mit dem Takt ge schrieben. Währenddessen wird im Schritt S3 eine Vorladeope ration für die Bank Bank0 ausgeführt. Während z. B. der Schreib betrieb für die Bank Bank1 ausgeführt wird, wird der Vorlade betrieb für die Bank Bank0 ausgeführt.

Wenn der Schreibbetrieb für die Bank Bank0 fortgesetzt wird, wird eine Startadresse im Schritt S4 bestimmt. Zum Beispiel wird eine Zeilenadresse für die vier Pixeldaten der Spalte am linken Ende des rechteckigen Übertragungsbereichs, der unter halb des rechteckigen Übertragungsbereichs TR1, wie er in Fig. 7 gezeigt ist, liegt, zugeordnet. Die Schritte S4 und S8 werden gemeinsam ausgeführt.

Dann werden dieselben Vorgänge wie die der Schritte S2 und S3 in den Schritten S5 und S6 ausgeführt, die gleichen Vorgänge, wie die, die in den Schritten S3 und S4 ausgeführt wurden, werden in den Schritten S9 und S10 für die Bank Bank1 gemeinsam mit den Vorgängen im Schritt S5 ausgeführt. Die Schritte S11 und S6 werden gemeinsam ausgeführt, anschließend wird Schritt S12 ausgeführt. Demzufolge werden im Rahmenpufferspeicher der Bildverarbeitungsapparatur dieser Ausführungsform der Vorlade vorgang sowie der Startadressenbestimmungsvorgang für eine der Bänke durchgeführt, während für die andere der Schreibvorgang durchgeführt wird. Dementsprechend ist nur die Zeit, die für die Vollendung des Schreibvorgangs notwendig ist, für das kon tinuierliche Auslesen der Pixeldaten, die aufeinanderfolgende Pixel auf dem Schirm repräsentieren, erforderlich und demzu folge können die Pixeldaten mit hoher Datenübertragungsrate übertragen werden.

Ein zweiter Schreibvorgang zum Schreiben der Pixeldaten im den Rahmenpufferspeicher wird im folgenden beschrieben. Der zweite Schreibvorgang schreibt Pixeldaten in den Rahmenpufferspeicher im Seitenmodus, ein Modus, in welchem eine Zeilenadresse spezi fiziert wird und anschließend eine Spaltenadresse in einem SDRAM kontinuierlich zum Lesen oder Schreiben von Pixeldaten geändert wird. Fig. 12 stellt ein Flußdiagramm zur Erleichte rung der Erklärung des zweiten Schreibvorgangs dar (ein Schreib vorgang im Seitenmodus) in dem Pixeldaten in den Rahmenpuffer speicher 7 geschrieben werden, der in den Fig. 1 gezeigten Bildverarbeitungsapparatur einschlossen ist. Die Schritte S21 bis S26 stellen Vorgänge zum Schreiben von Pixeldaten in die Bank Bank0 dar, die Schritte S27 bis S30 stellen Vorgänge zum Schreiben von Pixeldaten in die Bank Bank1 dar. Schritte, die nebeneinander angeordnet sind, werden gleichzeitig für die Bänke Bank0 und Bank1 ausgeführt, z. B., werden die Schritte S24 und S28 gemeinsam ausgeführt.

Es wird auf Fig. 12 Bezug genommen, im Schritt S21 wird eine Startadresse durch den gleichen Vorgang bestimmt, wie der, der in Schritt S21 (Fig. 11) ausgeführt wurde. Im Schritt S22 wird ein Schreibkommando gegeben und Pixeldaten werden in Synchroni sation mit einem Takt durch den gleichen Vorgang geschrieben, wie der, der im Schritt S2 (Fig. 11) ausgeführt wurde.

Im Schritt S23 wird ein Adressenkommando für den Seitenzugriff gegeben und Pixeldaten werden anschließend sequentiell synchron mit dem Takt geschrieben, und gleichzeitig wird im Schritt S27 eine Startadresse für die Bank Bank1 bestimmt.

Im Schritt S24 wird der Vorladevorgang ausgeführt und die Prozedur wird beendet, wenn der Zugriff auf die nächste Seite nicht mehr erforderlich ist, bzw. geht das Programm zum Schritt S25, wenn der Zugriff auf die nächste Seite erforderlich ist. Der Schritt S28 wird als Reaktion auf jedes Schreibkommando ge meinsam mit dem Schritt S24 zum Schreiben von Pixeldaten in die Bank Bank1 in Synchronisation mit dem Takt ausgeführt.

Im Schritt S29 wird ein Adressenkommando für die Bank Bank1 gegeben und anschließend werden Pixeldaten sequentiell in Syn chronisation mit dem Takt geschrieben. Unterdessen wird eine Startadresse im Schritt S25 für die Bank Bank0 bestimmt, wenn der Zugriff auf die nächste Seite notwendig ist.

Im Schritt S30 wird ein Vorladevorgang für die Bank Bank1 aus geführt. Das Programm kehrt zum Schritt S27 zurück, um die nachfolgenden Schritte zu wiederholen, nachdem der Vorladevor gang vollendet wurde, wenn der Zugriff auf die nächste Seite notwendig ist, oder das Programm wird beendet, wenn der Zugriff auf die nächste Seite nicht notwendig ist. Währenddessen wird ein Schreibkommando gegeben und Pixeldaten werden in die Bank Bank0 synchron mit dem Takt in Schritt S26 geschrieben. Nachdem die Pixeldaten geschrieben wurden, kehrt das Programm zum Schritt S23 zurück um die folgenden Schritte auszuführen.

Dementsprechend werden die Vorgänge zur Bestimmung des Schreib kommandos und zum Schreiben der Pixeldaten in Synchronisation mit dem Takt sowie der Vorladevorgang gemeinsam ausgeführt, und die Vorgänge zum Ausgeben des Adressenkommandos und zum Schrei ben der Pixeldaten in Synchronisation mit dem Takt sowie der Vorgang zur Bestimmung der Startadresse werden ebenfalls ge meinsam im Seitenmodus ausgeführt. Die Pixeldaten können konti nuierlich in den Rahmenpufferspeicher mit einer hohen Rate ge schrieben werden und demzufolge können die Pixeldaten mit einer hohen Datenübertragungsrate übertragen werden.

Die Auswirkungen zur Reduzierung der Schreibzeit dieser Aus führungsform werden mit Bezug auf die Fig. 13(a) bis 13(c) be schrieben.

Es wird auf Fig. 13 Bezug genommen. Werden der Schreibvorgang und der Vorladevorgang nicht gemeinsam ausgeführt, so wird, wie in den Fig. 13(a) und 13(b) gezeigt ein Vorladezyklus PC nach einem Schreibzyklus WC ausgeführt. Demzufolge wird die Schreib zeit jedesmal ausgedehnt, wenn der Vorladezyklus PC ausgeführt wird. Da auf der anderen Seite die Bildverarbeitungsapparatur dieser Ausführungsform den Schreibvorgang und den Vorladevor gang gemeinsam ausführt ist zwischen den Schreibzyklen WC kein Vorladezyklus PC eingesetzt, und die Schreibzyklen WC werden, wie in Fig. 13(c) gezeigt, aufeinanderfolgend wiederholt. Die Schreibzeit wird um die Zykluszeit des Vorladezyklus verkürzt und die Pixeldaten können mit einer hohen Datenübertragungsrate in der Schreibzeit übertragen werden.

In dieser Ausführungsform können die Pixeldaten in Blöcken im Adressenraum gespeichert werden, die durch die n-te Potenz von 2 definiert sind und die Pixeldaten können in einem Adressbe reich gespeichert werden, der kleiner ist als die Seitengröße des Rahmenpufferspeichers, so daß die Pixeldaten kontinuierlich zu jeder Zeit geschrieben werden können, d. h., die Größe eines Makroblocks, der eine Verarbeitungseinheit in einem Bewegtbild kodierungsprozeß darstellt entspricht dem des rechteckigen Übertragungsbereichs TR1 (Fig. 7) bzw. TR2 (Fig. 9). Dement sprechend entspricht eine Verarbeitungseinheit für das Leucht kraftsignal (Helligkeitssignal) einem Bereich von sechzehn Pixeln in jeder Zeile und sechzehn Pixeln in jeder Spalte, eine Verar beitungseinheit für das Farbsignal (Chrominanz) entspricht einem Bereich aus acht Pixeln in jeder Zeile und acht Pixeln in jeder Spalte, einem Bereich aus acht Pixeln in jeder Zeile und sech zehn Pixeln in jeder Spalte, oder einem Bereich von sechzehn Pixeln in jeder Zeile und sechzehn Pixeln in jeder Spalte. In jedem dieser Fälle kann der Adressenraum durch die n-te Potenz von 2 definiert werden. Demzufolge kann kein aufeinander folgender Zugriff auf die beiden Zeilenadressen in der gleichen Bank gewonnen werden, wenn die vorliegende Erfindung auf die Seitenadressen eines allgemein verwendbaren Speichers angewen det wird, die durch die n-te Potenz von 2 definiert ist und dementsprechend ist die gemeinsame Ausführung von Vorladevor gängen und Schreibvorgängen immer möglich und demzufolge können Pixeldaten mit einer hohen Datenübertragungsrate übertragen werden.

Obwohl die voranstehende Ausführungsform in ihrer Anwendung auf eine Bildverarbeitungsapparatur beschrieben wurde, die einen Rahmenpufferspeicher mit zwei Bänken aufweist, ist die vor liegende Erfindung auch für eine Bildverarbeitungsapparatur an wendbar, die einen Rahmenpufferspeicher mit drei oder mehr Bänken aufweist. Obwohl die Ausführungsform in ihrer Anwendung zur Handhabung der Pixeldaten eines Felds beschrieben wurde ist die vorliegende Erfindung ebenso zur Handhabung der Pixeldaten eines Rahmens anwendbar.

Ein drittes Adressierungsverfahren zur Adressierung des Rahmen pufferspeichers 7, der in der in Fig. 1 gezeigten Bildverarbei tungsapparatur eingeschlossen ist, wird mit Bezug auf die Fig. 14 bis 16 beschrieben.

Es wird auf Fig. 14 Bezug genommen, vier Pixeldaten (zweiund dreißig-Bit Daten), die vier Pixeln entsprechen, die entlang der vertikalen Richtung auf einem Schirm entsprechen, werden an Plätzen gespeichert, die durch eine Zeilenadresse und eine Spaltenadresse spezifiziert sind. Die Pixeldaten des Deckfeldes sind in den Datenblöcken T0 bis T15 gespeichert und vier Pixel daten TFP0 bis TFP3 des Deckfeldes sind in einer vertikalen An ordnung, wie dies durch Tm in jedem der Datenblöcke gekenn zeichnet ist, gespeichert. Die Pixeldaten des Bodenfeldes sind in den Datenblöcken B0 bis B15 gespeichert. Die vier Pixeldaten BFP0 bis BFP3 des Bodenfeldes sind, wie dies durch Bk angezeigt ist, in jedem der Datenblöcke B0 bis B15 gespeichert. Ein Platz, der durch eine Zeilenadresse und eine Spaltenadresse spezifiziert ist, wird jedem der Datenblöcke T0 bis T15 und B0 bis B15 zugeordnet. Zum Beispiel ist der Datenblock T0 durch eine Zeilenadresse RA0 und eine Spaltenadresse CA0 spezifiziert, und der Datenblock B0 ist durch eine Zeilenadresse RAn und eine Spaltenadresse CA0 spezifiziert.

Der Rahmenpufferspeicher, der durch das dritte Adressierungs verfahren adressiert wird, ist ähnlich, wie der Rahmenpuffer speicher, der durch das erste Adressierungsverfahren adressiert wird, in der Lage, die Datenblöcke von jeder der vier Pixeldaten sequentiell zu übertragen. Wenn dementsprechend Daten der Rahmenstruktur notwendig werden, können Pixeldaten, wie dies in Fig. 15 gezeigt ist, durch die Übertragung der Pixeldaten der Datenblöcke T0 bis T7 und denen der Datenblöcke B0 bis B7 über tragen werden. In diesem Fall werden die Pixeldaten des Deck feldes und die des Bodenfeldes, die für die Rahmenstruktur er forderlich sind, übertragen und demzufolge stimmt ein Bereich, der für die Bildverarbeitung erforderlich ist, mit einem zu übertragenden Bereich überein. Wenn auf der anderen Seite Daten der Feldstruktur erforderlich werden, z. B., wenn Pixeldaten des Deckfeldes notwendig werden, werden die Pixeldaten der Daten blöcke T0 bis T15, wie dies in Fig. 16 gezeigt ist, übertragen. In diesem Fall sind die zu übertragenden Pixeldaten nur jene des Deckfeldes und unnötige Pixeldaten des Bodenfeldes werden nicht übertragen. Dementsprechend stimmt der für die Bildver arbeitung notwendige Bereich mit dem zu übertragenden Bereich auch dann überein, wenn die Pixeldaten der Feldstruktur einer Bildverarbeitung unterzogen werden. Entsprechend ermöglicht das dritte Adressierungsverfahren die Übertragung von ausschließlich den notwendigen Pixeldaten der Rahmenstruktur oder ausschließ lich den notwendigen Pixeldaten der Feldstruktur in einer ver ringerten Anzahl von Übertragungszyklen und demzufolge können die Pixeldaten mit einer hohen Datenübertragungsrate übertragen werden. Da nicht erforderliche Pixeldaten nicht übertragen werden kann der Pufferspeicher zum Speichern der übertragenen Pixeldaten derart gestaltet sein, daß er die am geringsten notwendige Speicherkapazität aufweist.

Wie oben erwähnt unterteilt das dritte Adressierungsverfahren eine Mehrzahl vertikal angeordneter Pixeldaten in die zweier Felder in dem die Mehrzahl der vertikal angeordneten Pixeldaten in einem Block übertragen werden, bildet ein Datenbereich durch die Pixeldaten eines jeden Feldes und ist in der Lage die Pixeldaten des Datenbereichs zu übertragen. Demzufolge können ausschließlich die Pixeldaten der notwendigen Bereiche unab hängig vom Bildaufbau mit einer hohen Datenübertragungsrate übertragen werden. Obwohl jede der vorstehenden Adressierungs verfahren den Pixeldaten in Zeilen Zeilenadressen und denen in Spalten Spaltenadressen zuordnet, können Zeilenadressen den Pixeldaten in Spalten zugeordnet werden und Spaltenadressen können denen in Zeilen mit derselben Auswirkung zugeordnet werden.

Claims

1. Bildverarbeitungseinrichtung mit einer Speichereinrichtung (7) zum Speichern von Pixeldaten, die Pixel auf einem Schirm repräsentieren, dadurch gekennzeichnet, daß
die Speichereinrichtung eine Mehrzahl von Bänke (Bank0, Bank1) zum Speichern der Pixeldaten; und
eine Vorladeeinrichtung (744) zum Vorladen einer vorbestimmten Bank unter der Vielzahl der Bänke (Bank0, Bank1) aufweist; der Schirm einen Feldschirm einschließt;
die Speichereinrichtung jede n-te Zeile (n ist eine ganze Zahl) von Pixeldaten in einer unterschiedlichen Bank aus der Mehrzahl der Bänke speichert und n Pixeldaten einer einzelnen Adresse zu ordnet,
die n Zeilen Pixeldaten n Zeilen von Pixeln entsprechen, die entlang einer ersten Richtung unter den Pixeln des Feldschirms angeordnet sind, die n Pixeldaten n Pixeln entsprechen, die ent lang einer zweiten Richtung angeordnet sind, die die erste Richtung unter den n Pixelzeilen kreuzt; und
die Vorladeeinrichtung eine Bank aus der Mehrzahl der Bänke vorlädt, während eine andere aus der Mehrzahl der Bänke einem Schreibvorgang unterzogen ist.

2. Bildverarbeitungseinrichtung mit einer Speichereinrichtung (7) zum speichern von Pixeldaten, die Pixel auf einem Schirm repräsentieren, dadurch gekennzeichnet, daß
die Speichereinrichtung eine Mehrzahl von Bänken (Bank0, Bank1) zum Speichern der Pixeldaten und
eine Vorladeeinrichtung (744) zum Vorladen einer vorbestimmten Bank aus der Mehrzahl der Bänke (Bank0, Bank1) aufweist;
die Speichereinrichtung jede Mehrzahl von Zeilen aus Pixeldaten in verschiedenen Bänken aus der Mehrzahl der Bänke speichert und eine Adresse einer Mehrzahl von Pixeldaten zuordnet, die Mehrzahl der Zeilen aus Pixeldaten einer Mehrzahl von an einandergrenzenden Zeilen von Pixeln, die entlang einer ersten Richtung auf dem Schirm angeordnet sind entsprechen,
die Mehrzahl der Pixeldaten der Mehrzahl von- aneinandergrenzen den Pixeln entsprechen, die entlang einer zweiten Richtung, die die erste Richtung kreuzt, aus der Mehrzahl der Zeilen aus Pixeln angeordnet sind; und
die Vorladeeinrichtung eine aus der Mehrzahl der Bänke vorlädt, während eine andere Bank einem Schreibvorgang unterzogen ist.

3. Bildverarbeitungseinrichtung nach Anspruch 1 oder 2, da durch gekennzeichnet, daß die Mehrzahl der Bänke zwei Bänke (Bank0, Bank1) sind, und
die Bildverarbeitungseinrichtung weiterhin aufweist:
einen Adresserzeuger (507) der vertikale und horizontale Adres sen des Schirms erzeugt, und
eine Auswahleinrichtung (511, 512) zum Auswählen einer der beiden Bänke (Bank0, Bank1) in Entsprechung mit dem niedrigst wertigen Bit einer vertikalen Adresse, die durch den Adressen erzeuger erzeugt wird.

4. Bildverarbeitungseinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speichereinrichtung einen synchronen dynamischen Speicher mit wahlfreiem Zugriff (701 bis 732) einschließt und daß der synchrone dynamische Speicher mit wahlfreiem Zugriff die Pixel daten im Seitenmodus speichert.

5. Bildverarbeitungseinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die n Zeilen aus Pixeldaten vier aneinandergrenzenden Zeilen von Pixeln entsprechen, die hori zontal in dem Feldschirm angeordnet sind,
die n Pixeldaten vier aneinandergrenzenden Pixeln entsprechen, die vertikal unter den n Pixelzeilen angeordnet sind, und
die Speichereinrichtung die Pixeldaten in Blöcken von jeweils acht horizontal angeordneten Pixeldaten und acht vertikal an geordneten Pixeldaten überträgt.

6. Bildverarbeitungseinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß
die n Zeilen Pixeldaten einer Reihe der horizontal angeordneten Pixel auf dem Feldschirm entsprechen,
die n Pixeldaten einem Pixel aus der einen Zeile der Pixel ent sprechen, und
die Speichereinrichtung die Pixeldaten in Blöcken von jeweils acht horizontal angeordneten Pixeldaten und acht vertikal ange ordneten Pixeldaten überträgt.

7. Bildverarbeitungseinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß
die Mehrzahl der Bänke eine erste und eine zweite Bank aufweist (Bank0, Bank1),
ein Schreibkommando gegeben wird und ein Datenwert in die zweite Bank synchron mit einem vorbestimmten Takt (S8) geschrieben wird, während die erste Bank einem Vorladevorgang (S3) unterzogen wird und eine Startadresse (S4) bestimmt wird, und
die zweite Bank einem Vorladevorgang (S9) unterzogen wird und eine Startadresse (S10) bestimmt wird, während ein Schreibkom mando gegeben wird und ein Datenwert in die erste Bank in Syn chronisation mit dem vorbestimmten Takt (S5) geschrieben wird.

8. Bildverarbeitungseinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Speichereinrichtung die Pixeldaten in einen Seitenmodus speichert,
die Mehrzahl der Bänke eine erste und eine zweite Bank (Bank0, Bank1) einschließt,
eine Startadresse für die zweite Bank (S27) bestimmt wird, während ein Adressenkommando für die erste Bank zum Seitenzu griff gegeben wird und ein Datenwert in die erste Bank in Syn chronisation mit dem vorbestimmten Takt (S23) geschrieben wird,
ein Schreibkommando für die zweite Bank gegeben wird und ein Datenwert in die zweite Bank synchron mit dem vorbestimmten Takt (S28) geschrieben wird, während die erste Bank einem Vorladevor gang (S24) unterzogen wird,
ein Adressenkommando für die zweite Bank zum Seitenzugriff ge geben wird, und ein Datenwert in die zweite Bank in Synchroni sation mit dem vorbestimmten Takt (S29) geschrieben wird, wäh rend eine Startadresse für die erste Bank (S25) bestimmt wird, und
die zweite Bank einem Vorladevorgang (S30) unterzogen wird, während ein Schreibkommando für die erste Bank gegeben wird und ein Datenwert in die erste Bank in Synchronisation mit dem vor bestimmten Takt (S26) geschrieben werden.

9. Bildverarbeitungseinrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß
die Speichereinrichtung einen Rahmenpufferspeicher (7) auf weist,
die Bildverarbeitungseinrichtung weiterhin aufweist:
eine Pixelverarbeitungseinheit (6) die Bilder durch Verwendung vorbestimmter Makroblocks als Verarbeitungseinheit verarbeitet, und
einen Pixeldatenbus (PB), über welchen Pixeldaten zwischen dem Rahmenpufferspeicher und der Pixelverarbeitungseinheit über tragen werden; und
Pixeldaten in Makroblocks von dem Rahmenpufferspeicher zur Pixelverarbeitungseinheit übertragen werden.

10. Bildverarbeitungseinrichtung nach Anspruch 2, dadurch ge kennzeichnet, daß
die Mehrzahl der Zeilen aus Pixeldaten vier aneinandergrenzenden Zeilen aus Pixeln entsprechen, die horizontal auf dem Schirm angeordnet sind,
die Mehrzahl der Pixeldaten vier aneinandergrenzenden Pixeln aus den vier Zeilen von Pixeln entspricht, die vertikal auf dem Schirm angeordnet sind, und
die Speichereinrichtung die Pixeldaten in Blöcken von acht Pixeldaten, die entlang der horizontalen Richtung angeordnet sind und acht Pixeldaten, die entlang der vertikalen Richtung angeordnet sind, überträgt.

11. Bildverarbeitungseinrichtung mit Speichereinrichtung (7) zum Speichern von Pixeldaten, die Pixel auf einem Schirm repräsen tieren, dadurch gekennzeichnet, daß
die Speichereinrichtung eine Adresse einer Mehrzahl von Pixel daten zuordnet, die einer Mehrzahl von aneinandergrenzenden Pixeln entspricht, die entlang einer ersten Richtung auf dem Schirm angeordnet sind,
die Mehrzahl von Pixeldaten Pixeldaten im selben Feld aufweist, und
die Speichereinrichtung die Pixeldaten eines jeden Feldes in einem Block überträgt.

12. Bildverarbeitungseinrichtung nach Anspruch 11, dadurch ge kennzeichnet, daß
die Mehrzahl der Pixeldaten vier Pixeldaten einschließt, die vier aneinandergrenzenden Pixeln entsprechen, die vertikal auf dem Schirm angeordnet sind,
die Speichereinrichtung Blöcke von jedem der Pixeldaten über trägt, die zweiunddreißig Pixeln entsprechen, die aus 8 Pixeln × 4 Pixeln bestehen.

13. Bildverarbeitungseinrichtung nach Anspruch 11 oder 12, da durch gekennzeichnet, daß
die Speichereinrichtung einen Rahmenpufferspeicher (7) auf weist,
die Bildverarbeitungseinrichtung weiterhin aufweist: eine Pixelverarbeitungseinheit (6) die Bilder durch Verwendung vorbestimmter Makroblocks als Verarbeitungseinheit verarbeitet, und
einen Pixeldatenbus (PB), über welchen Pixeldaten zwischen dem Rahmenpufferspeicher und der Pixelverarbeitungseinheit über tragen werden; und
Pixeldaten in Makroblocks von dem Rahmenpufferspeicher zur Pixelverarbeitungseinheit übertragen werden.