JPH01264389A

JPH01264389A - 画像メモリ装置

Info

Publication number: JPH01264389A
Application number: JP63091344A
Authority: JP
Inventors: Hirochika Abe; 安部　弘哉; Iwao Ayusawa; 鮎沢　巌
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-04-15
Filing date: 1988-04-15
Publication date: 1989-10-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ディジタル映像信号処理に好適な画像メモリ
装置に関する。

〔従来の技術〕

現行のインタレース方式の映像信号による画像の垂直解
像度を改善するために、この映像信号を水平走査線数を
２倍としてノンインターレース化する技術が提案されて
いる。このノンインターレース化は、たとえばテレビジ
ョン学会誌ｖＯム４０゜Ｎｌ　５　（１９８６年）　ｐ
ｐ、３５０−３５６　　ＩＣ記載されるように、前のフ
ィールドの水平走査線、前後のフィールドの水平走査線
などによって新たな水平走査線を作成して存在する水平
走査線間に補間するとともに、水平走査周波数をインタ
ーレース方式の場合の２倍とするものであり、これによ
り、上記インターレース方式の映像信号をＮＴ８Ｃ方式
の映像信号とした場合には、１／６０ｓｅｃ毎に５２５
本の水平走査線のノンインターレース方式の映像信号が
得られる。特に静止画の場合には、２フィールドを用い
ること−こよって完全な補間が可能である。

このような補間を行なうためには、少なくとも１フィー
ルド分の映像信号を記憶できる容量のメモリが必要であ
り、静止画信号を作成する場合には、２フィールド分の
映像信号を記憶できる容量のメモリが必要である。メモ
リとしてはＲＡＭ（随時書込み読出しメモリ）を用いる
ことができ、映像信号をディジタル化してＲＡＭに記憶
すればよい。

たとえば、ＮＴａＣ方式の映像信号を４　ｆＬＧ（但し
、ｆ’ａＧは色副搬送波周波数であり、約３５８ＭＨｚ
　）のサンプリング周波数でサンプリングし、８ビツト
の人／Ｄ変換をした場合、１フィールド当り約１．９Ｍ
ビットとなる。この映像信号を輝度信号（以下、Ｙ信号
という）と２つの色差信号Ｒ−Ｙ　、Ｂ−Ｙに分離し、
夫々を別々に記憶する場合には、Ｙ信号については、上
記のようｉこ１９Ｍビットの容量のＲＡＭが必要である
が、色差信号については、信号帯域がＹ信号に比べて狭
くできる（電子カメラの場合、Ｙ信号が４５ＭＨｚであ
るのに対し、各色信号はＩ　ＭＨ！でよい）ので、サン
プリング周波数としてはｒｓｃで充分であり、Ｒ−Ｙ信
号、Ｂ−Ｙ信号夫々に対するメモリの容量としては、約
５００　ｋビットでよい。したがって、これら色差信号
に必要なメモリの全容量としては、約１Ｍビットという
ことになる。なお、２つの色差信号を色差線順次信号と
した場合には、メモリの容量としては、約５００にビッ
トでよいことになる。

ところで、従来のメモリ素子としては、６４　ｋビット
や２５６にビットの記憶容量をもつ汎用のＲＡＭを複数
個用いること番ζより、所定の記憶容量を確保していた
。しかし、汎用の几ＡＭを用いる場合には、複数のＲＡ
Ｍと必要とするとともｉこ、メモリへの書込み、メモリ
から読み出しの際のアドレス指定のためのアドレス発生
回路が別途必要となり、このために、回路規模が増大し
た。

これに対し、日経エレクトロニクス　１９８７年５月１
８日　Ｍｌ　４２１　ｐｐ、　１４７〜１６２　に約１
Ｍビットの記憶容量を有する画像専用メモリが開示され
ており、このメモリを用いると、１フィールド分のＹ信
号薯こ、対しては２個ですむことになる。しかも、この
メモリはメモリＩＣ内ζこアドレス発生回路を内蔵して
おり、別途にアドレス発生回路を設ける必要がない。こ
のメモリは、アドレス発生回路を内蔵していても、上記
汎用のＲＡＭと同程度の大きさであり、１フィールド分
の容量のメモリとしてこのメモリを２個用いるだけです
み、かつアドレス発生回路を別途設ける必要がないこと
から、回路規模を小さくできることになる。

なお、上記のメモリは４ビツト入出力であるので、８ビ
ツトの映像信号の書込み、読み出しを行なう場合には、
たとえばかかるメモリを２個並列に用い、一方に８ビツ
ト中の上位４ビツトを記憶し、他方１こ下位４ビツトを
記憶するようにする。

水平走査線の補間方法および水平走査線周波数を２倍番
こする倍速変換方法の一例としては、テレビジョン学会
誌　Ｖｏ’ｔ、　４０　、　１＠　５　（１９８６年）
　ｐ、３７４に開示されるように、ＩＨ（但し％　ＩＨ
は１水平走査期間）の記憶容！（映像信号を４　ｆｓｃ
の周波数でサンプリングし、８ビツトでディジタル化し
た場合には、９１０　Ｘ　８ビツト）を有するラインメ
モリを４個用いた方法がある。これは、元の映像信号か
ら補間用の水平走査線からなる映像信号を形成し、２個
のラインメモリ化元の映像信号を交互に書き込むととも
に交互に読み出し、残りの２個のラインメモリに補間用
の映像信号を交互に書き込むとともに読み出すよう１こ
するものであって、これらラインメモリの書き込みクロ
ック周波数を４　ｆｓｃとし、読出しクロック周波数を
８　ｆ、ｃとするとともに、夫々のラインメモリの続出
しタイミングを適宜設定することにより、各ラインメモ
リから読み出された映像信号を合成するものである。

また、他の例としては、テレビジョン学会全国大会講演
予稿集（１９８６年）　ｐｐ、３５９−３６２　に開示
されるように、２　Ｈ（２０４８Ｘ８ビツト）の記憶容
量のラインメモリを１個用い、倍速変換する方法がある
。

この概要を説明すると、たとえばサンプリング周波数４
　ｆｓｃのディジタル化された奇、偶フィールドの映像
信号が同時に入力され、４ｆ、ｃの周波数で切換わるマ
ルチプレクサによって時分割多重される。これによって
得られる信号は、奇、偶フィールドのサンプルデータが
交互に配列され、かつこのサンプリング周波数はｓ　ｒ
ｓｃ　（Ｌ、たがって、サンプルデータの周期は１／８
　ｆｓｃ　）となっている。

一方、２Ｈの記憶容量をもつラインメモリはＩＨの記憶
容量をもつ２つの領域Ａ、ＢＪこ区分され、マルチプレ
クサからの信号は、８ｆｓｃの周波数のクロックにより
、領域Ａ、Ｂに交互に１サンプルデータすつ書き込まれ
る。したがって、領域大には周波数４　ｒｓｃでたとえ
ば奇フィールドのサンプルデータが順次書き込まれ、領
域Ｂには同様にして偶フィールドのサンプルデータが順
次書き込まれることになる。

かかるラインメモリの読み出しは次のように行なわれる
。すなわち、ｓ　ｆｌｌｃの周波数のクロック番こより
、まず、領域大が奇フィールドのサンプルデータが読み
出しが行なわれ、この領域大からＩＨ分のサンプルデー
タが読み出されると、次に、領域Ｂから偶フィールドの
ＩＨ分のサンプルデータの読み出しが行なわれる。

このようにして、各領域大、Ｂでの書き込み、読み出し
が順次行なわれるが、奇フィールドの水平走査線と偶フ
ィールドの水平走査線が交互化読み出されるから、水平
走査線の補間が行なわれ、かつこれら領域Ａ、Ｂでの書
込みクロック周波数が４　ｆ＠ｃであるのに対し、読出
しグロック周波数が８　ｒｓｃであるから、水平走査期
間が１／２に圧縮されて水平走査周波数が２倍となる。

〔発明が解決しようとする課題〕

いま、色差信号Ｒ−Ｙ　、Ｂ−Ｙの色差線順次信号Ｃ−
Ｙをサンプリング周波数ｒｓｃでサンプリングし、８ビ
ツトでディジタル化した場合、１フィールドで５００に
ビットであって、１フレームのメモリ容量としては１Ｍ
ビットであるから、先の従来の１Ｍビットメモリならば
容量的には１個ですむことになる。但し、この１Ｍビッ
トメモリは入出力４ビツト構成であるから、８ビツトの
色差線順次信号を書き込むためには、８ビツトを上位４
ビツトと下位４ビツトとに分け、これらを時分割的に書
き込むなどの工夫が必要となる。

かかる１Ｍビットメモリを用いて通常のインターレース
方式の静止画信号を作成するためには、まず、たとえば
奇フィールドの各サンプルデータをこの１Ｍビットメモ
リのアドレスの０査地から順番１こ書き込み、この曹き
込まれた最後の番地の次の番地から次の偶フィールドの
サンプルデータをｊ＠番に書き込み、しかる後、０査地
から書き込まれた最後の番地までを順番にかつ繰り返し
読み出せばよい。

ところで、奇、偶２フィールドの映像信号をメモリに記
憶し、ノンインターレース化された静止画信号を得る場
合には、これら２フィールドの映像信号を用いて水平走
査線の補間、水平走査周波数の倍速変換を行なう。この
ためには、メモリに記憶された一方のフィールドの水平
走査線の信号とこれと隣り合う位置に表示される他方の
フィールドの水平走査線の信号とが同時に読み出される
ことが必要である。

しかしながら、自動アドレス発生回路を内蔵した上記従
来の１Ｍビットメモリを用いた場合、これはＯｔｉ地か
ら順番１こアドレス指定するシリアルアクセス方式がと
られており、このために、２フィールドの信号を同時に
読み出すことはできない。

したがって、各フィールド毎にこの１Ｍビットメモリを
用いる必要があるが、容量的にはＩＭビットメモＩＪ　
１個で°よいのに２個用いなければならず、非常に無駄
な使い方となる。

また、上記１Ｍビットメモリζこランダムアクセス機能
をもたせることも考えられるが、かかる画像メモリでは
行単位あるいは数ワード単位のアドレス指定しかできず
、２行の信号をクロック単位で交互に読み出すことは難
しい。しかも、ランダムアクセス機能をもたせるため番
こは、内部のアドレス発生回路を用いることができず、
外部にアドレス発生回路を設ける必要があり、画像メモ
リ利用の利点であるアドレス発生回路の削減効果が失な
われることになる。

本発明の目的は、かかる問題点を解消し、回路規模の増
大化を防止し、必要最小限度の記憶容量でもって２フィ
ールド同時読み出しを可能とした画像メモリ装置を提供
することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、各サンプルデー
タがｎ個（但し、ｎは１以上の整数）のシリアルなデー
タからなる映像信号に対し、サンプルデータ毎にメモリ
のｎ個のアドレスを割り当て、かつ第１フィールドと第
２フィールドとのサンプルデータが交互に配列されるよ
うに、該第１゜第２のフィールドの映像信号を該メモリ
に書き込む手段と、該メモリのアドレスを順番１こ指定
して各サンプルデータを読み出す手段とを設ける。

〔作用〕

メモリにまず第１のフィールドの映像信号が供給され、
その各サンプルデータがｎ個のアドレス間隔でｎ個のア
ドレスずつ書き込まれる。次に、第２のフィールドの映
像信号が供給され、その各サンプルデータが、第１のフ
ィールドのサンプルデータが書き込まれたアドレス間の
ｎ個のアドレスずつに書き込まれる。該メモリからの読
み出しは、シリアルアクセス方式により、アドレスがｊ
頁番に指定される。この結果、第１フィールドのサンプ
ルデータと第２フィールドのサンプルデータとが交互に
読み出される。したがって、最小限２フィールドの容量
のシリアルアクセス方式のメモリでもって、ｍｌ、第２
のフィールドの映像信号が順番に書き込゛まれ、かつこ
れらの同時読み出しが可能となる。

〔実施例〕

以下、本発明の実施例を図面番こよって説明する。

第１図は本発明による画像メモリ装置の一実施例を示す
ブロック図であって、１．２は入力端子、３はＡ／Ｄ変
換器、３〜６はメモリ、７は去Ｈ（但し、ＩＨは水平走
査期間）遅延回路、８．９はスイッチ、１０は倍速変換
回路、１１　、１２はＡ　／　Ｄ変換器、１３　、１４
は出力端子、　１５はＡ／Ｄ変換器、１６はビット数変
換回路、１７はメモリ、１８はビット数変換回路、１９
　、２０はアンドゲート、２１　、２２は入力端子、　
２３　、２４はＤ−ＦＦ（Ｄ型フリップフＯツブ回路）
、２５は麦Ｈ遅延回路、２６．２７はスイッチ。

２８は倍速変換回路、２９　、３０はＤ／人変換器、３
１゜３２は出力端子、３３はパルス発生回路である。

同図において、入力端子１からインターレース方式の輝
度信号（以下、Ｙ信号という）が入力され、入力端子２
からインターレース方式の色差信号Ｅ’Ｌ−Ｙ　、Ｂ−
Ｙの色差線順次信号（以下、Ｃ−Ｙ信号という）が入力
される。Ｙ信号は、Ａ　／　Ｄ変換器２において、パル
ス発生回路３３からの４ｆ、ｃ（但しｓ　　’ｍｃは色
副搬送波周波数で、Ｎ’Ｌ’ＳＣ方式の場合１５８ＭＨ
ｚ）の周波数のクロックによってサンプリングされて、
８ビツトにディジタル化される。Ａ　／　Ｄ変換される
Ｙ信号はメモリ３〜６に供給される。

ここで、メモリ３〜６は、先に説明した従来のアドレス
発生回路を内蔵した１Ｍビット容量の画像メモリとする
。いま、Ａ／Ｄ変換器２から奇フィールドのＹ信号が出
力されたとすると、パルス発生回路３３からリセットパ
ルス几Ｅ８．　　ライトイネーブル信号７１、書込みク
ロックが供給され、メモリ３にこの奇フィールドの各サ
ンプルデータの上位４ビツトが、メモリ４に同じく下位
４ビツトが夫々順次書き込まれる。メモリ３，４での奇
フィールドの書込みが完了すると、次に、Ａ／Ｄ変換器
２が次の偶フィールドのＹ信号を出力するとともにパル
ス発生回路３３から同様の信号が供給され、メモリ５に
この偶フィールドの各サンプルデータの上位４ビツトが
、メモリ６に同じく下位４ビツトが夫々順次書き込まれ
る。この場合、メモリ３〜６の書込みクロック周波数は
、Ａ／Ｄ変換器２のサンプリング周波数に等しく　４　
ｆｓｃである。

メモリ３〜６による２フィールドのＹＭ号の書込みが完
了すると、パルス発生回路３３からの４ｆｓｃの周波数
の絖出しりＯツクにより、メモリ３〜６から同時にＯ番
地から読み出しが開始される。メモリ３から読み出され
た４ビツトのデータとメモリ４から読み出された４ビツ
トのデータは合成され、８ビツトのサンプルデータとな
った後、スイッチ８，９のＡ側に供給される。また、メ
モリ５゜６から読み出された夫々の４ビツトデータは合
成されて８ビツトのサンプルデータとなり、スイツチ８
のＢ側と、２Ｈ遅延回路７で遅延されてスイッチ９のＢ
側とに供給される。

スイッチ８は、パルス発生回路３３からの周波数が４　
ｒｓｃの切換制御信号によってＡ側、Ｂ側と交互に切換
制御される。いま、ＮＴＳＣ方式の映像信号についてみ
ると、１／４ｆｓｃ　＝　７０ｎｓｅｃであるから、こ
の７ｏ　ｎ　ｓ　ｅ　ｃの期間毎にスイッチ８のＡ側に
メモリ３．４から読み出されたサンプルデータが、Ｂ側
にメモリ５，６から読み出されたサンプルデータが夫々
供給されている。スイッチ８では、この７Ｑ　ｎ５ｅｃ
　　の期間のうち、前半の３５ｎｓｅｃ　　期間Ａ側に
供給されたサンプルデータを選択し、後半の３５ｎｓｅ
ｃ　　の期間Ｂ側に供給されたサンプルデータが選択さ
れる。

このようにして、スイッチ８からは奇、偶フィールドの
サンプルデータが周波数８　ｆｓｃの時分割で得られ、
この時分割多重信号が倍速変換回路１０に供給される。

この倍速変換回路１０としては、たとえば先にあげたテ
レビジョン学会全国大会講演予稿集（１９８６年）　ｐ
ｐ、　３５９〜３６２　　に記載のラインメモリを倍速
変換モードで用いればよい。この場合には、このライン
メモリにパルス発生回路３３から８　ｆａｃの周波数の
クロックが供給され、これにより、スイッチ８からの時
分割多重信号の奇、偶フィールドのサンプルデータはラ
インメモリの別々の領域に順次書き込まれ、かつ奇、偶
フィールドのサンプルデータが１水平走査期間単位で交
互に読み出される。したがって、先に説明したように、
この倍速変換回路１０からは、水平走査線の補間と水平
走査周波数の倍速変換がなされたＹ信号が得られる。

倍速変換回路１０の出力信号は８ビツトのＤ　／　Ａ変
換器１１でアナログ輝度信号Ｙに変換され、出力端子１
３から出力される。メモリ３〜６では繰り返し読み出し
が行なわれ、これにより、出力端子１３には、ノンイン
ターレース化された静止画用の輝度信号（以下、Ｙ′信
号という）が得られる。

スイッチ９は、パルス発生回路３３からの切換制御信号
により、１フィールド期間毎にＡ側、Ｂ側と交互に切換
わる。したがって、メモＩＪ　３　、４からの奇フィー
ルドのＹ信号とメモリ５．６から読み出され、＋Ｈ遅延
回路７で遅延された偶フィールドのＹ信号とが交互に選
択され、インターレースしたディジタルのＹ信号が得ら
れる。このＹ信号は８ビツトのＤ　／　Ａ変換器１２で
アナログ信号に変換され、出力端子１４から出力される
。

なお、Ｄ／Ａ変換器１１　、１２には、パルス発生回路
３３から周波数が４　ｆｓｃのクロックが供給される。

次に、Ｃ−Ｙ信号番こついて説明する。

入力端子２から入力されたｃ−ｙ信号は人／Ｄ変換器１
５に供給され、パルス発生回路３３からの周波ａｆｓｃ
のクロックによってサンプリングされて８ビツトにディ
ジタル化される。人／Ｄ変換器１５から出力されるＣ−
Ｙ信号は、ビット数変換回路１６により、８ビツトの各
サンプルデータが上位４ビツトと下位４ビツトに分けら
れて時分割に配置される。この場合、ビット数変換回路
１６の出力信号は４　ｒｓｃの周波数の４ビツトデ一タ
信号となる。

この４ビツトデ一タ信号はメモリ１７に書き込まれる。

このメモリ１７は、先化説明した従来のアドレス発生回
路を内蔵した１Ｍビットの容量の画偉メモリであり、メ
モリ３〜６ξこ記憶された２フィールドのＹ信号に対応
する２フィールドのｃ−Ｙ信号を後述するように記憶す
る。

メモリ１７では、２フィールドのＣ−Ｙ信号が書き込ま
れると、欠番ここのＣ−Ｙ信号が繰り返し読み出される
。この場合、詳細は後述するが、奇フィールドと偶フィ
ールドの隣り合って表示される水平走査線のサンプルデ
ータが交互に読み出される。しかも、各サンプルデータ
は上位４ビツトと下位４ビツトとが前後に配列されてな
り、したがって、メモリ１７から出力される信号も４　
ｒｓｃ周波数の４ビツトデ一タ信号である。

この４ビツトデ一タ信号はビット数変換回路１８で上位
４ビツトと下位４ビツトが合成され、周波数が２　ｒｓ
ｃの８ビツトサンプルデータからなる時分割多重信号薯
こ変換される。この時分割多重信号はアントゲ−）　１
９　、２０に供給される。アンドゲート１９　、２０に
は、パルス発生回路３３で発生された周波数がｔｓｃで
互いに１８０°位相が異なるゲートパルスＧｌ　、Ｇ２
が入力端子２１　、２２から供給され、アンドゲート１
９から奇フィールドのサンプルデータが、アンドゲート
２０から偶フィールドのサンプルデータが夫々抽出され
る。奇フィールドのサンプルデータはＤ−ＦＦ２３でパ
ルス発生回路３３からの周波数ｒｓｃのクロックによっ
てラッチされ、偶フィールドのサンプルデータはＤ　−
Ｆ　Ｆ　２４で同じく周波数ｒｓｃのクロックによって
ラッチされる。したがって、Ｄ−ＦＦ２３からｒａｃの
サンプリング周波数の奇フィールドのＣ−Ｙ信号が出力
され、スイッチ２６　、２７のλ側に供給される。また
、Ｄ−ＦＦ　２４からは同じく偶フィールドのＣ−Ｙ信
号が出力され、スイッチ２６のＢ側に供給されるととも
に、＋Ｈ遅延回路５で遅延されてスイッチ２７のＢ側に
供給される。

スイッチ２６は、パルス発生回路３３からの周波数が４
　ｒｓｃの切換制御信号により、Ａ側、Ｂ側と交互に切
換え制御される。これにより、Ａ側に供給された奇フィ
ールドのサンプルデータとＢ側に供給された偶フィール
ドのサンプルデータとが周波数８　ｆｓｃで交互に選択
され、倍速変換回路２８に供給される。

倍速変換回路四は、倍速変換回路ｌＯと同様のものであ
り、パルス発生回路四からの８　ｒｓｃの周波数のクロ
ックにより、奇フィールドのサンプルデータと偶フィー
ルドのサンプルデータとを別々の領域に記憶するととも
に、奇、偶フィールドのサンプルデータを１水平走査期
間単位で交互に読み出す。この場合、奇、偶フィールド
のサンプルデータは夫々４　ｆ、ｃの周波数で書き込ま
れ、８　ｒｓｃの周波数で読み出されるから、倍速変換
回路２８からは、水平走査線補間がなされかつ水平走査
周波数がＣ−Ｙ信号の２倍となった色差線順次信号（以
下、（ｃ　−ｙ　ｙ信号という）が得られる。この（ｃ
　−ｙ　）’信号はＤ／Ａ変換器２９でアナログ信号に
変換され、出力端子３１から出力される。この出力端子
３１から得られる（　ｃ　−ｙ　ｙ信号はノンインター
レース方式の静止画用色差線顆次信号である。

一方、スイッチ２７は、パルス発生回路３３からの切換
制御信号により、１フィールド毎に交互にＤ−Ｆ　Ｆ　
２３からの奇フィールドのＣ−Ｙ信号と、１Ｈ遅延回路
２５からの偶フィールドのＣ−Ｙ信号を選択する。スイ
ッチ２７から出力されるＣ−Ｙ信号はＤ／Ａ変換器３０
でアナログ信号に変換され、出力端子３２から出力され
る。これにより、出力端子３２からはインターレース方
式の静止画用のＣ−Ｙ信号が得られる。

なお、メモリ３，４から読み出される奇フィールドのＹ
信号と、メモリ５．６から読み出される偶フィールドの
Ｙ信号とは垂直同期信号と水平同期信号とが同相であり
、＋Ｈ遅延回路７は偶フィールドにおける垂直同期信号
と水平同期信号とを去Ｈずらすためのものである。＋Ｈ
遅延回路２５もＣ−Ｙ信号について同様の処理をするた
めのものである。

第２図は第１図におけるビット数変換回Ｎ］６゜１８の
一具体例を示すものであって、３４はマルチプレクサ、
３５　、３６はＤ−ＦＦであり、第１図１こ対応する部
分には同一符号をつけている。

同図において、マルチプレクサ３４は第１図のビット数
変換回路１６をなすものであり、Ｄ　−ｋ’　Ｆ　３５
　Ｈ３６が第１図のピット数変換回路１８を構成し′Ｃ
いる。

ここで、Ａ　／　Ｄ変換器１５のサンプリング周波数を
ｆｓｃとする。このＡ／Ｄ変換器１５は各サンプルデー
タを上位４ビットＩ七下位４ピッｈ　（Ｌｌとにわけて
別々の出力端子に出力し、夫々マルチプレクサあの人、
Ｂ側に供給する。マルチプレクサ３４は２ｆｓＧの周波
数の制御信号によって制御され、この制御信号のＨ′″
（高レベル）でＡ側を、′Ｌ”（低レベル）でＢ側を選
択する。メモＩＪ　１７はほぼ２フィールド周期のリセ
ットパルスＲＲ８，４ｆｓ、の周波数のクロックおよび
ｒｓｃの周波数のライトイネーブル制御パルスＷＥＩこ
よって動作する。メモリ１７はこのライトイネーブル制
御パルス１ＮＥの′″Ｌ＃期間書込み可能となる。Ｄ　
−Ｆ　Ｉｉ”　３５には４ｆ、ｃの周波数のラッチパル
スが供給され、Ｄ−ＦＦ３６には２　ｒａｃの周波数の
ラッチパルスが供給される。

これら各パルスは第１図のパルス発生回路３３で発生さ
れる。

次に、この具体例の動作を第３図により説明する。

まず、メモリ１７は２フィールドのＣ−Ｙ信号を記憶す
るが、この記憶タイミングを第３図（ａ）によって説明
する。ここで、奇フィールドをＡｌ　ｍｋ　＋・・・・
・・とじ、偶フィールドをＢＯｒ　Ｂｌ　＊・・・・・
・として表わすと、Ａフィールドの開始で垂直同期信号
ＶＤと水平同期信号ＨＤとはタイミングが一致し、Ｂフ
ィールドの開始で垂直同期信号ＶＤと水平同期信号ＨＤ
とは＋Ｈずれる。リセットパルスＲＥＳは各フィールド
の開始の水平同期信号ＨＤとタイミングが一致し、その
工・ンジでメモリ１７に内蔵されるアドレス発生回路を
リセットする。また、メモリ１７への書込み指令がある
と、リセットパルスＲＥ８に同期してＡフィールドとこ
れに続くＢフィールドとに２　ｒｓｃのライトイネーブ
ル制御パルスＷ１が発生する。

次ｌこ、第３図（、）に示すよう番こ、メモリ１７に書
き込まれるフィールドを人１＃Ｂ１フィールドトシ、リ
セットパルスＲＥＳの近傍■、◎での第２図で示す具体
例の動作を第３図（ｂｌにより説明する。なお、同図で
は、■、◎の部分を合わせて示している。

メモリ１７がリセットパルスＲＥ８のエツジでリセット
されると、Ａ／Ｄ変換器１５はＡ１フィールドのサンプ
ルデータを出力開始する。ここで、この人１フィールド
の水平走査線を”１　ｅａｔ　ｍ”３　＊・・・・・・
　とじ、水平走査線ａｌのサンプルデータをａＩ＃１＋
ａｌ＋！＋・・・・・・とする。また、サンプルデータ
ａ１．、の上位４ビツトをデータａｌ、ＩＨ，下位４ビ
ットをデータ町。

ＩＬとし、以下、同様とする。いま、Ａ　／　Ｄ変換器
１５からサンプルデータａ１，１が出力されたとすると
、データａｌ＋Ｊｙ　　＠　ａｌ　＊１ｊが１／ｆｓｃ
期間マルチプレクサ３４に供給される。マルチプレクサ
３４はこれらデータａｌｓｌｆｆ　、　ａｌ＋ＩＬを１
／４　ｆ　、ｃ　毎に交互に選択する。したがって、マ
ルチプレクサ３４は４　ｆｓｃの周波数でデータａ１ｍ
ｌＪｒ、ａｊ＊ｌＬを交互にかつ２回ずつ選択すること
になる。かかる選択動作が各サンプルデータについて行
なわれる。このマルチプレクサ３４の出力信号がメモリ
１４に供給される。

メモリ１７では、リセットパルスＲＢ８による内蔵のア
ドレス発生回路のリセットとともに、　４ｆ、ｃの周波
数のメモリクロックにより、Ｏ＃ｒ地から順番にアドレ
ス指定がなされる。このとき、周波数ｒｓｃのライトイ
ネーブル制御パルスＷ１（人、）のＬ”の期間のみ、指
定されたアドレスに書込みが行なわれる。

そこで、メモリクロックの周波数が４ｆＳＣ％　ライト
イネーブル制御パルスＷ　Ｂ　（ＡＩ）の周波数がｆ、
ｃであるから、２つの番地の書込みと２つの番地の書込
み禁止とが交互になされる。このために、０番地にデー
タａｌ＋１ｆｆが、次の１査地１こデータａｌ＋ＬＬが
夫々書き込まれると、次の２番地、３番地では書込みが
行なわれず、ざら番こ次の４番地にデータ”ＩＩＩＪＦ
　、　　５番地番こデータ”１ｅ！　Ｌが夫々書き込ま
れることになる。つまり、マルチプレクサあからは。

上位４ビツトと下位４ビツトが前後に配列されるが、各
サンプルデータが２回ずつ出力され、メモリ１７では、
２回入力されるサンプルデータの一方が２つのアドレス
間隔で書き込まれることになる。

このようにしてＡＩフィールドのサンプルデータがメモ
リ１７に書き込まれると、同様にして、マルチプレクサ
３４からメモリ１７にＢ１フィールドについてデータが
供給される。このとき、メモリ１７では、リセットパル
スＲＢ８によってアドレス発生回路がリセットされると
ともに、このリセットパルス几ＥＳに対するライトイネ
ーブル制御パルスＷＥ（Ｂ、）の位相関係がＡ、フィー
ルドの場合のライトイネーブル制御パルスＷｌ！ｉ（Ａ
υとは反転したものとなる。

ここでｓ　　Ｂｌフィールドの場合１ども、ＡＩフィー
ルドの場合と同様に、水平走査線をｂＩ＋ｂｔｖ・・・
・・・　とし、水平走査線す、のサンプルデータをｂ１
＋ｌ　＋ｂｌ、？　＋・・・・・・とじて、他の水平走
査線番こついても同様とする。また、サンプルデータｂ
３２．の上位４ビツトをｂｌｅｌｆｆ、下位４ビツトを
ｂｌ　＋　ＳＬ　　とし、他のサンプルデータについて
も同様とする。

ところで、メモリ１７はＢ１フィールドｔこ対して上記
のようｉこ動作するから、０番地、１番地が書込み禁止
され、次の２番地にデータｂ１＋１ｆｆが、３番地にデ
ータｂ１＊ＩＺが夫々書き込まれる。そして、４番地、
５番地が書込み禁止され、６番地にデータｂ１＋１＃が
、７番地にデータｂｌ＋２４が書き込まれるようにして
、人、フィールドの書込み時に書込み禁止されたアドレ
スに順次Ｂ、フィールドのサンプルデータが書き込まれ
ていく。

したがって、メモリ１７では、ｉ＝ｏ、１，２゜３、・
・・・・・とすると、４１１番地（４ｉ＋１）番地にＡ
、フィールドのサンプルデータが上位４ビツト。

下位４ビツトにわけて書き込まれ、（４ｉ＋２）番地と
（４ｉ＋３）番地にＢ１フィールドのサンプルデータが
上位４ビツトと下位４ビツトとにわけて書き込まれる。

すなわち、第４図（ａ）において、実測で示すＡｌフィ
ールドの各水平走査１１ＱＩ　ａｔ　＊　”ｔ　＋・・
・・・・ｒ　ａｔｆｉ！の各サンプルデータと、破線で
示すＢ。

フィールドの各水平走査線ｂ１　＋ｂｔ　＋・・・・・
・＊　ｂ２６ｔの各サンプルデータは、メモリ１７にお
いては、第４図（ｂ）に示すように書き込まれることｌ
こなる。なお、第４図（ｂ）において、列はメモリセル
の列番号、行は行番号を表わしている。

メモリ１７にＡＨ＋ＢＩＢ１フィールドンプルデータが
書き込まれると、次に、メモリ１７の０８地から頴番１
こデータの読出しが行なわれ、この読出しが繰り返えさ
れる。この読出しによるメモリ１７の出力信号はＤ　−
Ｆ　Ｆ　３５　、３６からなるビット数変換回路１８に
供給されるが、このビット数変換回路１８の動作を第３
図（ｃ）によって説明する。

メモリ１７の出力信号はサンプリング周波数が４ｒｓｃ
でＡ、フィールドのサンプルデータの上位４ビツト、下
位４ビツト、Ｂ、フィールドのサンプルデータの上位４
ビツト、下位４ビツトの順で繰り返えされる。この出力
信号はＤ　−Ｆ　Ｆ　３５で４ｆＳｃの周波数のラッチ
パルスでラッチされて遅延される。

これにより、Ｄ　−Ｆ　Ｆ　３５の出力信号とメモリ１
７の出力信号とでは、同一サンプルデータの上位４ビツ
トと下位４ビツトとが同一タイミングとなる期間が１／
２ｆ、ｃの周期で存在する。第３図（ｃ）では、説明を
簡単にするために、Ｄ　−Ｐ　Ｆ　３５はメモリ１７の
出力信号を１／４ｆ、ｃ遅延するものとしている。

メモリ１７の出力信号とＤ　−Ｆ　Ｆ　３５の出力信号
とはＤ　−Ｆ　Ｆ　３６に供給され、２ｆＳｃの周波数
のラッチパルスで同時にラッチされる。このラッチパル
スはこれら出力信号の同一サンプルデータの上位４ビツ
トと下位４ビツトが同一タイミングとなる期間に設定さ
れている。したがって、Ｄ−ＦＦ３６では、同一サンプ
ルデータの上位４ビツトと下位４ビツトとが合成され、
サンプリング周波数が２ｒｓｃでＡｌフィールドのサン
プルデータと８１フィールドのサンプルデータとが交互
１こ配列された８ビツトの信号が得られる。

Ｄ　−Ｆ　Ｆ１ａの出力信号は、第１図および第３図（
ｃ）において、アンドゲート１９，２（Ｈこ供給され、
アンドゲート１９から人、フィールドのサンプルデータ
が、アンドゲート２０からＢ１フィールドのサンプルデ
ータが夫々分離される。Ａ１フィールドの各サンプルデ
ータはｆ、。の周波数のラッチパルスによってＤ　−Ｐ
　Ｆ　２３でラッチされ、サンプリング周波数がｆ、ｃ
のＡｌフィールドの信号が得られ、同時に、Ｂｔフィー
ルドの各サンプルデータも同様にＤ−ＰＦ　２４でラッ
チされてサンプリング周波数がｆ３゜のＢ１フィールド
の信号が得られる。これらＡＩ　＋Ｂ１フィールドの信
号は、スイッチ２６により、４ｆ、ｃの周波数で選択さ
れる。これにより、スイッチ２６からはサンプリング周
波数が８　ｆ、。でＡｌ　、ｎ、フィールドのサンプル
データが交互に配列された信号が得られる。この場合、
各サンプルデータは４回ずつスイッチ２６によって選択
される。

そこで、倍速変換回路四では、Ａｌフィールドの１水平
走査線のサンプルデータとＢ１フィールドの１水平走査
線のサンプルデータとが別々の領域に書き込まれるとと
もに、４つの連続する番地に同一サンプルデータが誉き
込まれることになる。そして、ｌ水平走査線単位で人３
．Ｂ、フィールドが交互ｉこ読み出され、このとき、同
一サンプルデータは４回読み出されることｌこなるが、
この続出しのりＯツク周波数は８　ｆ、ｃであるから、
４個の同一サンプルデータの読出し時間は４　Ｘ　１／
８５゜＝１／２ｔｓｃであり、倍速変換器２８の出力信
号のサンプリング周波数は２　ｆ、ｃとなる。したがっ
て、水平走査周波数は２倍になったことになる。

以上のように、この実施例では、１フレ一ム分の色差線
順次信号を記憶するメモリとして、１Ｍビットメモリが
１個ですみ、しかも、このメモリに内蔵されるアドレス
発生回路を用いてシリアルアクセスを行なうことができ
るので、アドレス発生回路を別個に設ける必要がない。

また、インターレース方式の信号とノンインターレース
方式の信号とを同時に得ることもできる。

第５図は本発明による画像メモリ装置の他の実施例を示
す要部ブロック図であって、３４′はスイッチ、３７は
アンドゲート、３８は加算器、３９はラッチ回路であり
、第１図、第２図に対応する部分には同一符号をつけて
いる。

第１図に示した実施例におけるメモリ１７は、ライトイ
ネーブル制御パルスＷＥによって書込み、書込み禁止の
制御がなされるものであり、指定されるアドレスは書込
み禁止中も進み、これを利用して２フィールドの順次の
書込みと同時の読み出しを行なうものであった。しかし
、メモリによっては、書込み禁止中アドレスも停止する
ものかあり、このようなメモリでは、第１図に示したよ
うな２フィールドの書込み、読出しを行なうことができ
ない。

第５図に示すこの実施例は、書込み禁止中アドレスが停
止するメモリを用い、ライトイネーブル制御パルスＷ１
を用いないで２フィールドの順次書込み、同時読′出し
を可能としたものである。以下、第６図を用いてその動
作を説明する。

メモリ１７には、第１図におけるメモリ１７と同様に、
４ｆ、ｃの周波数のメモリクロックと、第６図（ａ）に
示すように、各フィールドの開始の水平同期信号にタイ
ミングが一致したリセットパルス首Ｓ１ライトイネーブ
ル制御パルスｗＥとが供給される。メモリ１７では、リ
セットパルスＲＰ！ＳＩこよってアドレス発生回路がリ
セットされ、また、ライトイネーブル制御パルスＷ１の
”Ｌ”期間書込み可能となるが、ここでは、書込み指令
があると。

入力映像信号の垂直同期信号ＶＤｉこ同期して２フィー
ルド期間連続して′Ｌ”となる。

また、スイッチ３４は制御パルス８ＢＬによって制御さ
れる。この制御パルスＳＢＬはライトイネーブル制御パ
ルスＷＥに同期しており、通常はＬ″であるが、ライト
イネーブル制御パルスＷＥの″′Ｌ″Ｌ″後半１フィー
ルド期間に′Ｈ″′となる。

スイッチあは制御パルスｆ９ＥＬがＩ″Ｌ′のときＢ側
に閉じ、”Ｈ″のときＡ側に閉じる。

次に、第６図（ｂ）により、第６図（ａ）のリセットパ
ルスＲＥＳの近傍■、◎での動作を説明する。なお、こ
こでも、各サンプルデータは第１図で示した実施例での
サンプルデータと同一符号（第３図）を用いる。

いま、メモリ１７１こ書き込まれるフィールドを第６図
（、）のＡ、フィールド、ＢＩフィールドとする。メモ
リ１７にリセットパルス几ＢＳが入力されると、ビット
数変換器１６からは、第２図におけるマルチプレクサ３
４と同様１こ、Ａｌフィールドのサンプルデータａｌｌ
、ａ□、・・・・・・が上位４ビツトと下位４ビツトに
わけられて前後ｌこ配列され、かつ同一サンプルデータ
が２回繰り返すサンプリング周波数が４ｆ、。

で４ビツトのデータ信号となって出力される。このとき
、スイッチあ′はＢ側に閉じている。このデータ信号は
アンドゲート３７に供給され、ｆ’ＡＧの周波数のゲー
トパルスＧ３■により、各サンプルデータ毎に上位４ビ
ツトのデータと下位４ビツトのデータとが１回ずつ続け
て抽出される。アンドゲート３７の出力信号はスイッチ
３４′を通り、メモリ１７に供給される。

メモリ１７では、ライトイネーブル制御パルスＷＥが′
Ｌ″のとき順次アドレスが進む。この場合、アドレスは
４　ｆ、ｃの周波数のメモリクロックによって０香地か
ら順番に指定される。これにより、スイッチ３４からの
データ信号が供給されると、０香地、１番地に夫々デー
タａｌ　ｅｌｆ　＋　ａｌ＋ｌ！が書き込才れ、次の２
番地ｓ３番地が指定されたときにはデータが供給されず
、さらに次の４香地、５番地Ｉｃ　テｌ　ａｌｓｔ　ｇ
、　ａｌｓｔ　ｔが書き込まれるようにして、Ａ、フィ
ールドの各サンプルデータ”ｌ＊ｌ　＊ａｌｓ！　＋・
・・・・・が順次書き込まれる。つまり、各サンプルデ
ータの書込みに２つの番地が用いられ、２つの番地の間
隔で各サンプルデータ”１ｍｌ　ｓ　ａｔ＋ｔ　ｍ・・
・・・・が書き込まれるが、これは第２図におけるメモ
リ１７と同様であり、異なるのは、第２図におけるメモ
リ１７では、ライトイネーブル制御パルスＷＥによって
書込み禁止の番地を決めていたのに対し、この実施例で
は、アンドゲート３７によって書込み禁止の番地を決め
ている点である。

ＡＩフィールドのサンプルデータがメモリ１７に書き込
まれると、欠番こ、スイッチ３４′はＡ側に切換わり、
ビット数変換回路１６はＢ１フィールドに対する同様の
データ信号を出力する。また、このときにアンドゲート
３７に供給されるゲートパルスＧ３＠は、リセットパル
レス几ＥＳに関してＡ、フィールドのときのゲートパル
スＧ３■とは１８０゛位相がずれている。したがって、
アンドゲート３７からは、各サンプルデータｂ１＋１５
ｂｌｌｔ＋・・・・・・毎に後半の上位４ビツトデータ
、下位４ビツトデータを抽出する。

一方、メモリ１７は、たとえばデュアルポートメモリの
ように、書込み同時読出し可能である。すなわち、メモ
リクロツタの前半の１／２周期でアドレスからのデータ
読出しが行なわれ、次の後半の１／２周期で同じアドレ
スへのデータ書込みが行なわれる。Ｂ、フィールドの書
込みζこ際しては、この各アドレスから読み出されたデ
ータが出力され、ラッチ回路３９でラッチされる。

そこで、メモリ１７において、いま、０査地が指定され
たとすると、その指定の前半でデータａｌ＋１＃が読み
出され、ラッチ回路３９にラッチされる。このラッチさ
れたデータａｌｓｌ＃　は加算器あ、スイッチ３４′を
介してメモ＋３１７に供給され、指定の後半で０査地に
書き込まれる。このとき、アンドゲート３７から出力さ
れるデータは零であり、上記のように０査地からデータ
ａ１ｍｌｊＦを読み出して再び０査地に書き込むことに
より、このＯ（１地にアンドゲート３７からの零のデー
タが書き込まれることはない。次の１＠地についても同
様であり、結局、０査地、１番地に夫々データａＩ　ａ
ｌＨ、ａｌ　、ＩＬ　が保持されることになる。

次に、メモリ１７では２番地が指定され、その前半期間
で２４地から零のデータ、が読み出されてラッチ回路３
９にラッチされる。後半期間では、アンドゲート３７か
らのデータｂｌ＋ＩＪｒ　とラッチ回路３９からの零の
データが加算器３８で加算され、メモリ１７の同じ２番
地に書き込まれる。したがって、この２番地にはデータ
ｂＩ＋ｌ＃が記憶される。次１こアンドゲート３７から
出力されるデータｂ１．１１　も、同様にして、メモリ
１７の３査地に書き込まれる。

以下同様にして、メモリ１７での書き込みが行なわれ、
第２図で説明したのと同様に、メモリ１７では、各サン
プルデータハ、１　＊　ａｌ　＋！　＋・・・・・・Ｊ
ｌｄ　＋ｂｌ＋１＋・・・・・・は夫々２つの番地に書
き込まれ、かつＡ、フィールドのサンプルデータとＢ１
フィールドのサンプルデータとが交互に書き込まれるこ
とになる。この読み出しは、第１図で説明した実施列と
同様である。

ところで、色差線順次信号は、最終的には、同時式の色
差信号Ｒ−Ｙ　、Ｂ−Ｙに変換される必要がある。この
変換はディジタル信号の段階で行なってもよいし、アナ
ログ信号に変換された後行なってもよい。以下、このた
めの同時化回路ζこついて説明する。

第７図はその一例を示すものであって、４０　、４１は
ＩＨの遅延回路、４２は加算器、４３は去除算器、４４
　、４５はスイッチである。また、第８図は第７図の各
部の信号のタイミングチャートである。

第７図および第８図において、Ｃ−Ｙ信号は遅延回路４
０　、４１で２Ｈ遅延され、加算器４３で入力されたＣ
−Ｙ信号と加算される。この加算器４３の出力信号は、
　除算器３４でレベルが）に減衰されたフ後、スイッチ４４　、４５のＡ側に供給される。この上
除算器４３の出力信号はやはり色差線順次信号であるが
、入力されるＣ−Ｙ信号の２Ｈだけはなれた同種の色差
信号の平均を表わすものである。また、遅延回路４０で
遅延されたＣ−Ｙ信号はスイッチ４４゜４５のＢ側に供
給される。

スイッチ＝１４　、４５のＡ側とＢ側には、異色の色差
信号が同時に供給される。スイッチ４４　＊　４５はＣ
−Ｙ信号の１水平走査期間毎に交互にＡ側、Ｂ側と同時
に切換わり、かつスイッチ４４　、４５の一方がＡ１１
１１に閉じているときには、他方がＢ側に閉じている。

そこで、いま、入力されるＣ−Ｙ信号が（Ｒ−ｙｎ）信
号とし、スイッチ４４がＡ側に、スイッチ４５がＢ側に
夫々閉じているとすると、スイ・ンチ４５から（Ｒ−Ｙ
、）信号の１つ前の１水平走査線の（Ｂ−Ｙｎ−１）信
号が出力され、スイッチ４４からは２つが出力される。

入力されるＣ−Ｙ信号が次の水平走査線の（Ｂ−Ｙｎ）
信号となると、スイ・ンチ４４はＢ側に、スイッチ４５
はλ側に夫々切換えられ、スイッチ４４からは（Ｒ−Ｙ
ｎ）信号が、スイッチ４５か以下同様に動作し、スイッ
チ４４からは、Ｃ−Ｙ信号の間欠的な１’Ｌ−Ｙ信号に
、その欠落した水平走査線でＣ−Ｙ信号の前後の水平走
査線のＲ−Ｙ信号の平均信号が補間された色差信号Ｒ−
Ｙが得られ、同様にして、スイッチ４５からは、Ｃ−Ｙ
信号の間欠的なり−Ｙ信号に平均信号が補間された色差
信号Ｂ−Ｙが得られる。なお、同時化された色差信号は
色差信号孔−Ｙ、Ｂ−Ｙと表現し、Ｃ−Ｙ信号中のＲ−
Ｙ信号とＢ−Ｙ信号と区別している。

ところで、第１図、第５図で示した実施例でＣ−Ｙ信号
の同時化を行なう場合、メモリ１７の書込み前に同時化
を行なうと、当然信号量が倍となり、メモリの個数を増
やさなければならず問題がある。

メモリ１７からの読出し後倍速変換回路２８への入力前
に同時化を行なうと、几−Ｙ信号、Ｂ−Ｙ信号の２系統
について倍速変換が必要となり、回路規模を増大させる
という問題がある。インターレース方式で出力する場合
、スイッチ２７の前で同時化を行なおうとすると、奇、
偶夫々のフィールドで同時化する必要があり、これも回
路規模を増大させることになる。したがりて、Ｄ／λ変
換器２９゜（資）の直前あるいは後で同時化を行なうこ
とが好ましい。

また、一般に、電子カメラから出力されるＣ−Ｙ信号は
、第１＠目の水平走査線が几−Ｙ信号であるかＢ−Ｙ信
号であるかは定まっていない。このために、スイッチ４
４　、４５の切換えを誤まると、スイッチ４４から色差
信号Ｒ−Ｙが、スイッチ４５から色差信号Ｂ−Ｙが夫々
出力されるべきところ逆になる。これを防止する１つの
方法として、特開昭６１−２１２９８７号公報番こＣ−
Ｙ信号−こおける几−Ｙ信号の直前の水平ブランキング
期間とＢ−Ｙ信号の直前の水平ブランキング期間のレベ
ルを異ならせてオフセット電圧を設定し、このオフセッ
ト電圧を用いてＲ−Ｙ信号とＢ−Ｙ信号との判別（色判
別）を可能とし、この判別結果にもとづいて同期化回路
におけるスイッチの切換え位相を制御する方法が開示さ
れている。

しかしながら、このように水平ブランキング期間のオフ
セラ１−２圧を用いて同時化のための色判別を行なう場
合、このオフセット電圧がＣ−Ｙ信号の処理中保存され
ていれば問題ないが、第１図において、人／Ｄ変換器１
５への入力信号レベル調整のために、水平ブランキング
期間をクランプするために、オフセット電圧が失なわれ
、色判別ができなくなる。

以上のことを勘案し、Ｃ−Ｙ信号の同時化を可能とした
本発明による画像メモリ装置のさらに他の実施例を第９
図〜第１１図によって説明する。なお、第９図はこの実
施例のＡ　／　Ｄ変換部を、ｗＪｌ。

図はインターレース方式のＣ−Ｙ信号に対する同時回路
を、第１１図はノンインターレース方式のＣ−Ｙ信号に
対する同時化回路を夫々示すブロック図であって、２９
Ｂ、　２９　Ｂ　、　３０Ｂ、３０ＢはＤ　／　Ａ変４
ｚは加算器、４ｒＪ除算器、４４’　、　４ダはスイッ
チ、４６は色判別回路、４７はスイッチ、４８，４ぎは
Ｄ−Ｆ’Ｆであり、第１図、第７図に対応する部分には
同一符号をつけている。

まず、第９図において、人／Ｄ変換器１５に入力される
ｃ−ｙ信号には、先の特開昭６１−２１２９８７号公報
に開示されるように、水平ブランキング期間に色判別の
ためのオフセット電圧が付加されている。このＣ−Ｙ信
号は％Ａ　／　Ｄ変換器１５において、水平ブランキン
グ期間がクランプされた後、８ビツトにディジタル化さ
れる。

また、このＣ−Ｙ信号は色判別回路４６に供給され、水
平ブランキング期間のオフセラ）［圧から色判別が行な
われる。この色判別により、色判別回路４６の出力信号
は、たとえば少なくとも、Ｃ−Ｙ信号ｌこおける几−Ｙ
信号の直前の水平ブランキング期間で”Ｈ″となり、Ｂ
−Ｙ信号の直前の水平ブランキング期間でＬ”となる。

この出力信号の“Ｈ”、”Ｌ”はＡ　／　Ｄ変換器１５
から出力される各ビットの′Ｈ″、″Ｌ″と同一レベル
でアル。

スイッチ４７は水平ブランキングパルスＨ−ＢＬＫによ
って制御され、通常、Ａ／Ｄ変換器１５のＬＳＢ（最下
位ビット）を選択しているが、水平ブランキング期間に
は、色判別回路４６の出力信号を選択する。これにより
、ビット数変換回路１６の入力信号は、几−Ｙ信号の直
前の水平ブランキング期間のＬＳＢがｗＨｓとなり、Ｂ
−Ｙ信号の直前の水平ブランキング期間のＬＳＢがＬ’
となる。このＬＳＢが色判別情報である。

なお、このように色判別情報を付加することにより、水
平ブランキング期間のレベルが変化する場合もある。つ
まり、水平ブランキング期間のＬＳＢは１色判別情報の
付加により、本来″′Ｈ″であるべきところがＩＴＩ、
＃となり、あるいはその逆となる。しかし、これ番こよ
る影響はたかだか（Ｄ／Ａ変換器のダイナミックレンジ
）　／　２５６　（ｖｌにすぎず、格別問題とはならな
い。

第１０図に示す同時化回路はインターレース方式のディ
ジタル化されたＣ−Ｙ信号と同時化するものであり、ｓ
ｇ１図に対応させると、スイッチ２７の次段に設けられ
る。この同時化回路は、ＩＨの遅延回路４０　、４１　
、加算器４２、去除算器４３およびスイッチ４４　、４
５が第７図に示した構成をなしており、したがって、ス
イッチ４．４５のＡ側に２つの同種の色差信号の平均信
号が、Ｂ側にこの平均信号と同様の色差信号が夫々同時
に供給される。

一方、入力されたｃ−ｙ信号のＬＳＢはＤ−Ｆ’Ｆ　４
８にも供給され、水平ブランキングパルスＨ・ＢＬＫを
り０ツクとして水平ブランキング期間のＬＳＢがラッチ
される。したがって、Ｄ−ＦＦ４８のＱ出力は、ｃ−ｙ
信号の几−Ｙ信号期間″ｌ（”となり、Ｂ−Ｙ信号期間
＠Ｌ″となる。

Ｄ−ＦＦ４８のＱ出力はスイッチ４４　、４５の制御信
号として用いられる。このＱ出力がＨ′のときスイッチ
４４はＡ側ｌこ、スイ・ソチ４５はＢ側に夫々閉じ、＠
Ｉ、ｎのときスイッチ４４はＢ側に、スイッチ４５はλ
側に閉じる。これにより、スイッチ４４からは平均信号
で補間されて連続したディジタル色差信号Ｒ−Ｙが得ら
れ、スイッチ４５からは同じくディジタル色差信号Ｂ−
Ｙが得られる。これら色信号Ｒ−Ｙ、Ｂ−Ｙは夫々Ｄ／
人変換器３０　Ｒ、３０Ｂでアナ０グ信号に変換される
。

このようｌこして、必ずＤ／Ａ変換器３０　Ｒから色差
信号几−Ｙが、Ｄ／Ａ変換器３０　ＢからＢ−Ｙが出力
されることになる。

第１１図に示す同時化回路には倍速変換回路から出力さ
れるディジタル化された（　ｃ　−ｙ　）’信号が供給
される。これを第１図に対応させると、倍速変換回路２
８の次段に設けられる。２　Ｈ’の遅延回路４０’　、
　４１’、加算器４２′、去除算器４３′、スイッチ４
４’　、　４５’は第７図に示した構成をなしているが
、遅延回路４０’、４１’の遅延時間はノンインターレ
ース方式における１水平走査期間Ｈ′の２倍に設定され
ている。

すなわち、いま、Ａフィールドのｎ番目の水平走査線の
Ｒ−Ｙ信号、Ｂ−Ｙ信号を夫々恥ｊ、Ｂｓｊとし、Ｂフ
ィールドのｎ番目の水平走査線の几−Ｙ信号、Ｂ−Ｙ信
号を夫々Ｒ，Ｊ、Ｂ、Ｂとして各水平走査線のＲ−Ｙ信
号、Ｂ−Ｙ信号と同様に表わすとすると、入力されるデ
ィジタルの（ｃ　−ｙ　）’信号は、第１２図に示すよ
うに、ＡフィールドのＲ−Ｙ信号、Ｂフィールドの几−
Ｙ信号、ＡフィールドのＢ−Ｙ信号ｊＢフィールドのＢ
−Ｙ信号の順で配列されている。したがって、同一フィ
ールドの同色の色差信号の水平走査線は４　Ｈ’同周期
なる。

そこで、補間用の色差信号としては４　Ｈ’はなれた同
一フィールドで同色の２つの色差信号を平均化しなけれ
ばならず、このため１こ、遅延回路４０′。

４１′で４　Ｈ’遅延された（ｃ−ｙ）’信号と入力（
Ｃ−Ｙ）／信号とを加算するようにしている。また、ス
イッチ４４’　、　４５’のλ側とＢ側と番こ同時に供
給される信号は、同一フィールドで異色の色差信号でな
ければならない。第１２図から明かなように、入力（ｃ
−ｙ）’信号は２　Ｈ’同周期同一フィールドの異なる
色差信号の水平走査線が交互に配置されており、このた
めに、遅延回路４０′で２　Ｈ’遅延された（ｃ−ｙ）
’信号がスイッチ４４’　、　４５’のＢ側に供給され
る。

以上のことから、スイッチ４４’　、　４５’のＢ側に
は、ＲｓＡ、几＊Ｂ　、　ＢｈＡ　、　Ｂ、ｆｆ　＊・
・・・・・の順で色差信号が供給され、これと同時に、
スイッチ４４’　、　４５’の入側には、これらのＢ側
に供給される色差信号とは同一フィールドで異色の補間
用色差信号が供給されることになる。

一方、Ｄ　−Ｆ　Ｆ　４Ｂ’は、Ｉ　Ｈ’同周期水平ブ
ランキングパルスＨ−Ｂ　Ｌ　Ｋ’により、入力される
（Ｃ−Ｙ）′信号の水平ブランキング期間のＬＳＢをラ
ッチする。この入力される（Ｃ−Ｙ）’信号は２水平走
査線毎に異色の色差信号に切換わるから、Ｄ−Ｆ　Ｆ　
４８’のＱ出力は２水平走査線毎にレベルが反転し、か
つＲ−Ｙ信号の２水平走査線ではＨ′″となり、次のＢ
−Ｙ信号の２水平走査線で”Ｌ’となる。

このＱ出力が“Ｈ”のとき、スイッチ■′は入側に、ス
イッチ４５′はＢ＠に夫々閉じ、Ｑ出力が”Ｌ“のとき
には、スイッチ４４′はＢｌｌに、スイッチ４５′は入
側に夫々閉じる。これにより、スイッチ４４′からは平
均信号で補間されたディジタル色差信号（Ｒ＝Ｙ）”が
、スイッチ４５′から同じくディジタル色差信号（Ｂ＋
＋　Ｙ　）／が得られる。これら色差信号（Ｒ−Ｙ）’
。

（Ｂ−Ｙ）’は夫々Ｄ／Ａ変換器２９几、２９Ｂでアナ
ログ信号に変換される。

このようにして、必ずＤ／Ａ変換器２９　Ｒから色差信
号（Ｒ−Ｙ）’が、Ｄ／Ａ変換器２９　Ｂから色差信号
（Ｂ−Ｙ）’が夫々出力される。

以上はディジタル化されたＣ−Ｙ信号、（Ｃ−Ｙ）′信
号を同時化する場合であったが、Ｄ／Ａ変換器３０　、
２９　（第１図）から出力されるアナログの（ｅ−ｙ　
）信号、（Ｃ−Ｙ）’信号を同時化する場合には、第１
０−、ｍｌ１図において、Ｄ　／　Ａ変換器３０Ｒ、３
０Ｂ　、　２９几、２９Ｂが不要となり、かつＤ−Ｆ　
Ｆ　４８　、４８’には、Ｄ　／　Ａ変換器２９　、３
０の入力（Ｃ−ｙ）信号、（ｃ−ｙ）’信号の少なくと
もＩ、ＳＢを供給すればよい。

第１３図は本発明による画像メモリ装置のさらに他の実
施例を示す要部ブロック図であって、４９はスイッチ、
５０は入力端子であり、第９図に対応する部分には同一
符号をつけている。

先に示した夫々の実施例は、色差線順次信号が入力され
る場合でありたが、第１３図に示すこの実施例は１色差
間時信号が入力される場合のものである。

第１３図において、同時尾大力される色差信号几−Ｙ　
、Ｂ−Ｙは夫々スイッチ４９の入側、Ｂ側に供給される
。スイッチ４９は、入力端子５０からのライン選択パル
スにより、各水平ブランキング期間毎に切換えられる。

ここで、このライン選択パルスがＨ”のときスイッチ４
９は入側を選択し、′Ｌ＃のときＢ側を選択するものと
する。このスイ・ンチ４９により、Ｃ−Ｙ信号が得られ
てＤ　／　Ａ変換器１５に供給される。

一方、入力端子５０からのライン選択パルスはスイッチ
４７にも供給され、水平ブランキング期間毎にＡ　／　
Ｄ変換器１５からのＬＳＨの代りにこのライン選択パル
スが選択される。したがって、Ａ／Ｄ変換器１５の出力
信号ｉこおいて、Ｒ−Ｙ信号の水平走査線の直前の水平
ブランキング期間のＬＳＢは”Ｈ”であり、Ｂ−Ｙ信号
の水平走査線の直前の水平ブランキング期間のＬＳＢは
Ｌ″となり、このＬＳＢを色判別情報に用いることによ
り１１、第９図〜第１２図で示した実施例と同様に、色
差線順次信号の同時化が可ｍｌとなる。

ところで、電子カメラやビデオフロッピーシステムには
、ダビング用の出力として、色差線順次信号を同時化し
た色差同時信号を出力するが、この色差同時信号に元の
色差信号であるか、平均化された補間色差信号であるか
を判別するための判別パルスが付加されるものがある。

たとえば、この判別信号がＨ′である水平走査線では、
几−Ｙ信号は元の信号、Ｂ−Ｙ信号は補間信号とし　Ｉ
ＩＬ″であるときには、その逆とする。

かかる色差同時信号をダビングなどのために再び綜頚次
化する場合、この色差同時信号の補間信号のみを抽出す
ることもあり得、この場合には、かかる補間信号の色差
線順次信号を同時化するとき、補間信号からさらに補間
信号を作成することになってぼけが生ずることになる。

第１３図に示す実施例は、ダビング用などとして出力さ
れる色差同時信号を線順次化する場合にも、非常に有効
である。すなわち、この色差同時信号のＲ−Ｙ信号、Ｂ
−Ｙ信号をスイッチ４９に供給するとともに、これに付
加されている上記判別パルスからライン選択パルスを形
成し、これでもってスイッチ４９を制御することにより
、元の色差信号のみからなるＣ−Ｙ信号を得ることがで
きる。

以上、本発明の詳細な説明したが、本発明はこれら実施
例のみζこ駆足されるものではない。

たとえば、上記実施例では、色差線順次信号を８ビツト
でディジタル化し、４ビツト変換して４ビツト入出力の
メモリに書き込むようにしたが、任意のビット数でディ
ジタル化し、メモリの人出カビット数に合うようにビッ
ト数変換して書き込むようにしてよい。一般に、Ａ　／
　Ｄ変換器から出力される各サンプルデータがｎ個（但
し、ｎは正整数）のデータとなるようにビット数変換さ
れた場合には、メモリでは、各サンプルデータは連続す
る１個の番地に書き込まれ、かつ第１のフスールドのサ
ンプルデータと第２のフィールドのサンプルデータとが
交互に配置されることになる。

また、本発明は色差線順次信号のみに用いられるもので
はなく、他の所望映像信号に対して同様に適用可能であ
る。

〔発明の効果〕

以上説明したように、本発明によれば、２フィールドの
容量をもつシリアルアクセス機能のメモリを用いて、２
フィールドの映像信号の順次書込みと同時読出しを行な
うことができ、したがって。

メモリとしては、従来のアドレス発生回路内蔵のものを
用いることができ、しかも、メモリ容量としては必要最
小限度の２フィールドですむこと番こなり、メモリを有
効に利用できてかつ回路規模の増大化を避けることがで
きるという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明による画像メモリ装置の一実施例を示す
ブロック図、第２図は第１図ｉこおけるビット数変換回
路の一具体例を示すブロック図、第３図（ａ）。（ｂ）
　、　（ｃ）は第１図に示した実施例を動作を示すタイ
ミングチャート、第４図（、）は画面での水平走査線の
配置図、同図（ｂｌは第１図におけるメモリでの各水平
走査線のサンプルデータの書込み状態を示す模式図、第
５図は本発明による画像メモリ装置の他の実施例を示す
要部ブロック図、第６図はその動作を示すタイミングチ
ャート、第７図は色差線順次信号の同時化回路の一例を
示すブロック図、第８図はその動作説明図、第９図〜第
１２図は本発明による画像メモリ装置のさらに他の実施
例を示すものであって、第９図は色差線順次色信号に色
判別情報を付加する手段を示すブロック図、第１０図は
インターレース方式色差線順次信号の同時化回路を示す
ブロック図、第１１図はノンインターレース方式色差線
順次信号の同時化回路を示すブロック図、第１２図は第
１１図の同時化回路の動作説明図であり、第１３図は本
発明による画像メモリ装置のさら−こ他の実施例を示す
要部ブロック図である。１５・・・Ａ　／　Ｄ変換器　　　１６・・・ビット数
変換回路１７・・・メモリ　　　　　　１８・・・ビッ
ト数変換回路３３・・・パルス発生回ｆｆ１３４・・・
マルチプレクサ３４′・・・スイッチ３５　、３６・・・Ｄ型フリップフロップ回路３７・・
・アンドゲート　　　あ・・・加算器３９・・・ラッチ
回路第３図（Ｑ、）メモリｌ、７　　　　　　　　　　　　　　Ｌ、Ｓ　　
　　　、Ｌ　　　ｂ＋、＋　　　　　　＋、ｔＬ　　　
１２Ｈ第３図（のス６．チ２Ｇの出力　　　　　ｔ＋　　　（ＬＬ　ｂＩ
ＩａＪ＋＋＋、　　１．　　Ｌ　　　　＋、ｚ＜ｂ）第５図第６図メ登ノ１唄力第′７図第８図

Claims

【特許請求の範囲】

１、２フィールド分の記憶容量を有し、かつアドレスを
順番に指定して第１、第２フィールドのディジタル化さ
れた映像信号の書込み、読出しを行なう画像メモリを備
えた画像メモリ装置において、ディジタル化された該映
像信号の各サンプルデータはｎ（但し、ｎは１以上の整
数）個のシリアルなデータからなり、該サンプルデータ
毎に画像メモリの書込みアドレスを連続するｎ個ずつ割
り当てるとともに、第１フィールドと第２フィールドと
で該サンプルデータが交互に配列されるように該第１、
第２のフィールドの映像信号を該画像メモリに書き込む
手段と、アドレスを順番に指定して該第１、第２のフィ
ールドのサンプルデータを該画像メモリから読み出す手
段とを設けたことを特徴とする画像メモリ装置。