JP2000311484A

JP2000311484A - メモリインターフェイスおよびデータ処理装置

Info

Publication number: JP2000311484A
Application number: JP11120100A
Authority: JP
Inventors: Tomoji Miyazawa; 智司宮澤; Satoshi Takagi; 聡高木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-04-27
Filing date: 1999-04-27
Publication date: 2000-11-07

Abstract

(57)【要約】【課題】ＳＤＲＡＭのリフレッシュ処理を適切に行
い、ＳＤＲＡＭにおいて効率的なデータ転送ができるよ
うにする。【解決手段】ブロック３、４から調停ブロック２を介
してＳＤＲＡＭ１にアクセスされる。調停ブロック２
は、ブロック３、４からのアクセス要求に基づき、ビジ
ー信号のハイ／ロー状態によってアクセスの可否をブロ
ック３、４に通知する。アクセス要求が所定期間、無い
場合、リフレッシュパルス発生回路５に対してリクエス
ト信号を出力する。回路５では、リクエスト信号を受け
取るとリフレッシュパルスを発生させる。調停ブロック
２では、リフレッシュパルスに基づきＳＤＲＡＭ１のリ
フレッシュコマンドが発行されＳＤＲＡＭ１のリフレッ
シュ処理が行われる。ＳＤＲＡＭ１へのアクセスがされ
ていないときを選んでリフレッシュ処理されるため、Ｓ
ＤＲＡＭ１のバスを効率的に利用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば記録媒体
に圧縮された画像データを記録し、記録媒体から画像デ
ータを再生するのに適用されるメモリインターフェイス
およびデータ処理装置に関する。

【０００２】

【従来の技術】ディジタルＶＴＲ(Video Tape Recorde
r) に代表されるように、ディジタル画像信号を記録媒
体に記録し、また、記録媒体から再生するようなデータ
記録再生装置が知られている。ディジタル画像記録機器
における記録処理部は、入力処理部とメイン処理部と出
力処理部とに大きく分けることができる。入力処理部
は、ビデオおよびオーディオのディジタルデータを所定
長のパケットに格納する。メイン処理部は、パケット単
位にデータの内容を示す情報を付加し、エラー訂正符号
の符号化を行う。出力処理部は、パケット化されたデー
タ、エラー訂正符号のパリティ等に対して、同期パター
ン、ＩＤを付加してシンクブロックを構成し、シンクブ
ロックをデータの種別に応じてグループ化し、その単位
でシリアルデータに変換する。出力処理部に対して、記
録媒体としてのテープに記録するための回転ヘッドが接
続される。

【０００３】ディジタルデータをパケットに格納する処
理や、エラー訂正符号化の処理等では、メインメモリを
介してデータが処理される。メインメモリとしては、大
量のオーディオデータ、ビデオデータを格納する必要が
あるために大容量メモリが使用される。現在の技術で
は、記録処理部を集積回路の構成としても、メインメモ
リは、大容量のため、同一半導体基板に集積することは
難しく、また、コストが上昇する。そこで、メインメモ
リとしては、記録処理部から独立した単独のデバイス
（素子）を用いることとなる。なるべく低いコストでメ
インメモリを構成しようとすると、ＤＲＡＭ(Dynamic R
andom Access Memory)、ＥＤＯ(Extended data out) −
ＲＡＭ、ＳＤＲＡＭ(Synchronous Dynamic Random Acce
ss Memory)といったＤＲＡＭ系のデバイスを用いること
が現実的である。さらに、速度を考慮すると、ＳＤＲＡ
Ｍを選択することが妥当である。

【０００４】ＳＤＲＡＭなどのＤＲＡＭ系デバイスを使
用する場合、いくつかの技術的に難しい点がある。すな
わち、アドレス空間がバンク、カラム、ロウと分かれて
おり、ＳＲＡＭ(Static Random Access Memory) のよう
な線形な空間ではない。カラムとロウは、Ｘ軸とＹ軸の
ような関係にあって、両者を指定することによってデー
タをアクセスできる。先ず、ロウアドレスを与え、次に
カラムアドレスを与えるようになされる。カラムアドレ
スの変化に対して出力は瞬時に追随することができる。
しかも、ロウアドレスを決定しておけば、複数ワード例
えば８ワードをまとめて出力として得ることが可能であ
る（バースト出力）。一方、ロウアドレスの変化に対し
ては一定の遅延（コマンド遅れ時間）の後に出力が変化
することになる。これは、ロウアドレスを頻繁に切り換
える状況では、効率が悪くデータ出力が遅くなることを
意味する。

【０００５】また、ＳＤＲＡＭの場合には、カラムとロ
ウで構成されるＲＡＭが複数存在し、そのようなＲＡＭ
がバンクと呼ばれる。長いワードにわたって連続的にデ
ータを得ようとする場合、アドレス制御としては、カラ
ムアドレスのみではデータを格納しきれないために、一
つのロウを次々と切り替える必要がある。しかしなが
ら、この方法では、上述したようにコマンドの遅れ時間
が生じ、アドレス効率が悪い。そのような場合には、別
のバンクに切り替え、そのバンクでロウアドレスを指定
することによってコマンドの遅れ時間をなくすことがで
きる。

【０００６】また、メインメモリは、ビデオデータ、オ
ーディオデータのような複数のデータをそれぞれ処理す
る複数のデータ処理回路によって共有される。複数のデ
ータ処理回路からメインメモリに対するアクセス要求が
衝突する場合もあるので、調停用回路を複数のデータ処
理回路とメインメモリとの間に設けられる。調停ブロッ
クは、内部ブロックからライト要求を受け取った場合、
ＳＤＲＡＭに対してバスの空きを生じないように、ライ
トデータを供給する必要がある。また、調停ブロックが
他のブロックからのアクセス要求を処理できない場合に
は、その状態を内部ブロックに対して教える必要があ
る。そのための信号として、ビジー信号が使用される。
ビジー信号が例えばハイレベルであったら、ＳＤＲＡＭ
に対してアクセスできない期間と定義する。

【０００７】図１６は、ＳＤＲＡＭをアクセスする処理
例えば８ワードを書込む時の処理を概略的に示す。図１
６Ａは、クロックｃｋｍを示し、図１６Ｂは、バンク切
り替えを伴う場合の処理を示す。まず、バンクＡに対し
てコマンドＡＣＴによってロウアドレスを与えると、バ
ンクＡでは、ＡＣＴより遅れたコマンドＷＴによってバ
ースト単位例えば８ワードの書込みを開始する。遅れ時
間を考慮して、バンクＡに対する書込みが終了する前
に、コマンドＡＣＴをバンクＢに対して与える。それに
よって、バンクＡのバースト単位の書込みが終了したら
連続してバンクＢに対して、バースト単位の８ワードを
書込むことができる。この方法によると、ロウアドレス
を変更するためのプリチャージ等による待ち時間の影響
を受けないようにできる。

【０００８】一方、バンク切り替えを採用しない場合に
は、同一のバンク例えばバンクＡのみに対してバースト
単位が書込まれる。図１６Ｃに示すように、この場合で
は、バースト単位の書込みが終了してから所定時間後に
コマンドＡＣＴによってロウアドレスを与えるので、次
のバースト単位が書かれるまでの遅れが発生する。

【０００９】したがって、ＳＤＲＡＭに対して効率の良
いアクセスを行うためには、特に、単位時間当たりのデ
ータ量の多いビデオデータを格納するような場合におい
て、ＳＤＲＡＭのバンクを考慮する必要がある。また、
上述した調停処理を行う調停ブロックでは、バンク切替
を行っての書き込み要求があった場合には、ＳＤＲＡＭ
に対してバスの空きが生じないようにデータを出力でき
る必要がある。

【００１０】ところで、近年では、急速にＳＤＲＡＭの
大容量化が進行していると共に、ＳＤＲＡＭの設計プロ
セスの世代交代も激しい。そのため、記憶容量の小さい
ＳＤＲＡＭが却って入手しづらいという現象が生じてい
る。したがって、実際に必要とされる記憶容量が小さく
ても、必要以上の記憶容量を持つＳＤＲＡＭを使用せざ
るを得なくなることも有りうる。このような場合に、Ｓ
ＤＲＡＭ上の空き空間を利用して、オーディオ信号をデ
ィレイさせる方式が提案されている。すなわち、ＳＤＲ
ＡＭに対して数フレーム分のオーディオ信号を格納し、
ビデオデータに合わせてオーディオデータをディレイさ
せて読み出す。

【００１１】一方、ＳＤＲＡＭは、格納されたデータを
保持するために、所定以内の間隔でリフレッシュ処理を
行う必要がある。リフレッシュ処理を指示するリフレッ
シュコマンドによって、１つのローのセルがリフレッシ
ュされる。１つのバンクにローが４０９６あるＳＤＲＡ
Ｍでは、所定期間、例えば６４ｍｓｅｃの間に、４０９
６回のリフレッシュ処理を行う必要がある。この仕様に
よれば、ＳＤＲＡＭに書き込んだデータを、書き込んで
から６４ｍｓｅｃ以内に読み出すのであれば、リフレッ
シュ処理が不要となるが、６４ｍｓｅｃ以上を経てしま
うと、データが保持されない。

【００１２】ところが、上述した、ＳＤＲＡＭにおける
オーディオ信号のディレイを行うということは、すなわ
ち、オーディオ信号をＳＤＲＡＭに書き込んでから読み
出すまでの間隔が長くなるということになり、リフレッ
シュ処理の仕様を満たさなくなる可能性がある。

【００１３】ＳＤＲＡＭに対してリフレッシュコマンド
を発行する方法としては、例えば、上述した調停ブロッ
クに周期的なパルスを与え、そのパルスに基づきリフレ
ッシュコマンドを発行する方法が考えられる。調停ブロ
ックは、そのパルスを受け取るとＳＤＲＡＭに対してリ
フレッシュコマンドを発行すると共に、ＳＤＲＡＭに対
してアクセスを行う他のモジュールからの要求を、ビジ
ー信号により待たせる。

【００１４】図１７は、メインメモリとしてのＳＤＲＡ
Ｍ３００と、ＳＤＲＡＭ３００に対してアクセスを行う
内部ブロック３０１および３０２との間に、調停ブロッ
ク３０３を設けた構成を概略的に示す。内部ブロック３
０１は、ＳＤＲＡＭ３００に対してデータを書き込むブ
ロックである。内部ブロック３０２は、ＳＤＲＡＭＲＡ
Ｍ３００からデータを読み出すブロックである。調停ブ
ロック３０３とＳＤＲＡＭ３００との間には、データバ
ストコントロールバストが設けられている。調停ブロッ
ク３０３は、ＳＤＲＡＭ３００に対して書き込みおよび
読み出しのアクセスが可能かどうかを指示するビジー信
号を、内部ブロック３０１および３０２にそれぞれ供給
する。

【００１５】また、上述したリフレッシュパルスを発生
するリフレッシュパルス発生回路３０４が設けられる。
リフレッシュパルス発生回路３０４では、図１８に一例
が示されるように、所定間隔でパルスを発生する。６４
ｍｓｅｃに４０９６回のリフレッシュ処理を行う必要が
あるこの例では、６４ｍｓｅｃ／４０９６回＝１５．６
μｓｅｃ間隔でリフレッシュパルスが発生され、１つの
リフレッシュパルスでＳＤＲＡＭ３００の１つのローが
リフレッシュされる。このリフレッシュパルスが調停ブ
ロック３０３に供給されると、現在の処理を終了した後
に、調停ブロック３０３からＳＤＲＡＭ３００に対して
リフレッシュコマンドが発行される。リフレッシュ処理
中は、ＳＤＲＡＭに対するアクセスを行うことができな
い。そのため、調停ブロック３０３から内部ブロック３
０１および３０２に対して、リフレッシュ処理の開始後
から所定の期間、ビジー信号が供給され、その間のＳＤ
ＲＡＭ３００に対するアクセスが禁止される。

【００１６】図１９は、ＳＤＲＡＭにおけるリフレッシ
ュ処理の一例のタイムチャートを示す。ここでは、リフ
レッシュコマンドに基づきなされるリフレッシュ処理を
ＣＢＲリフレッシュとして、ＳＤＲＡＭ自身が所定間隔
で自動的にリフレッシュ処理を行うセルフリフレッシュ
処理と区別している。信号ＣＬＫは、ＳＤＲＡＭ３００
が同期されるクロック信号である。信号／ＣＳ、／ＲＡ
Ｓ、／ＣＡＳおよび／ＷＥは、それぞれコマンドを表す
信号である。信号ＢＡ０およびＢＡ１は、バンク選択を
行う信号であり、Ａ１０およびＡＤＤは、アドレスの指
定を行う信号である。

【００１７】ＣＢＲリフレッシュ処理の前には、必ずプ
リチャージを行う必要がある。期間ｔＲＰがプリチャー
ジに必要な期間であり、期間ｔＲＣがリフレッシュに必
要な期間（リフレッシュサイクル）である。この図１９
の例では、期間ｔＲＰ２クロック、期間ｔＲＣが７クロ
ックとなっており、リフレッシュ処理が指示されると、
少なくともこの９クロックの期間は、ＳＤＲＡＭ３００
へのアクセスが禁止される。

【００１８】

【発明が解決しようとする課題】このことについて、よ
り具体的に説明する。例えば、１つのリフレッシュコマ
ンドにより、ＳＤＲＡＭ３００の入出力において、１０
クロック分のデータ転送ができなくなるものとする。Ｓ
ＤＲＡＭ３００のデータバスのビット幅が３２ビットで
あるとして、リフレッシュコマンドにより転送できない
１秒あたりのデータ量を計算すると、（４０９６／０．０６４〔ｓｅｃ〕）×１０〔ＣＬＫ〕×３２〔ビット〕＝２０．４８Ｍｂｉｔ／ｓｅｃ・・・（１）このようになる。ビットレートに換算すると、２０．４
８Ｍｂｐｓである。これは、例えば圧縮ビデオデータの
ビットレートを５０Ｍｂｐｓとした場合、非常に大きな
値であるといえる。

【００１９】ＳＤＲＡＭ３００との転送クロックは、内
部ブロック３０１および３０２などからのアクセス要求
が集中した場合を想定して決定される。上述の式（１）
の計算結果によれば、圧縮ビデオデータのビットレート
の５０Ｍｂｐｓに対して、さらに２０Ｍｂｐｓ程度の転
送レートを確保する必要があることがわかる。ＳＤＲＡ
Ｍ３００のデータバスのバンド幅が十分に確保されてい
る場合には、上述の方法、すなわち、定期的に発生され
るリフレッシュパルスによってＳＤＲＡＭ３００のリフ
レッシュを行っても、問題は生じないものと思われる。

【００２０】しかしながら、例えばデータ転送の際のデ
ータバスの使用効率が良くない場合には、定期的に発生
されたリフレッシュパルスによってＳＤＲＡＭ３００の
リフレッシュを行う方法では、内部ブロック３０１およ
び３０２といった、他のブロックからのアクセス要求を
待たせてしまうことになるという問題点があった。

【００２１】さらに、アクセス要求が待たされた内部ブ
ロック３０１および３０２は、データを内部で保持する
ために、十分な記憶容量のバッファメモリを持つ必要が
あるという問題点があった。

【００２２】したがって、この発明の目的は、ＳＤＲＡ
Ｍのリフレッシュ処理を適切に行うことで、ＳＤＲＡＭ
において効率的にデータを転送できるようなメモリイン
ターフェイスおよびデータ処理装置を提供することにあ
る。

【００２３】

【課題を解決するための手段】この発明は、上述した課
題を解決するために、信号処理ブロックからメモリに対
するアクセスが調停ブロックを介してなされるメモリイ
ンターフェイスにおいて、複数の信号処理ブロックから
アクセスがなされ、一定期間内にリフレッシュ処理を行
うことでデータを保持するメモリと、リフレッシュ処理
を行うことを指示する指示信号を発生する指示信号発生
手段と、指示信号が入力され、複数の信号処理ブロック
のそれぞれに対して、メモリにアクセスできる期間とで
きない期間とを指示するビジー信号を出力する調停ブロ
ックとを有し、調停ブロックは、メモリに対するアクセ
スがされていないときに、指示信号発生手段に対して指
示信号の発生を要求するようにしたことを特徴とするメ
モリインターフェイスである。

【００２４】また、この発明は、複数の信号処理ブロッ
クからメモリに対するアクセスが調停ブロックを介して
なされるメモリインターフェイスを有するデータ処理装
置において、メモリインターフェイスは、複数の信号処
理ブロックからアクセスがなされ、一定期間内にリフレ
ッシュ処理を行うことでデータを保持するメモリと、リ
フレッシュ処理を行うことを指示する指示信号を発生す
る指示信号発生手段と、指示信号が入力され、複数の信
号処理ブロックのそれぞれに対して、メモリにアクセス
できる期間とできない期間とを指示するビジー信号を出
力する調停ブロックとを有し、調停ブロックは、メモリ
に対するアクセスがされていないときに、指示信号発生
手段に対して指示信号の発生を要求するようにしたこと
を特徴とするデータ処理装置である。

【００２５】上述したように、この発明は、複数の信号
処理ブロックからアクセスがなされ、一定期間内にリフ
レッシュ処理を行うことでデータを保持するメモリに対
して、複数の信号処理ブロックからのアクセスがされて
いないときに調停ブロックから指示信号発生手段に対し
て出された指示信号発生の要求に応じて、リフレッシュ
処理を行うことを指示する指示信号が発生されるため、
リフレッシュ処理によりアクセスがなされないために転
送できないデータを少なくできる。

【００２６】

【発明の実施の形態】以下、この発明によるブロック間
インターフェイスを採用したディジタルＶＴＲについて
説明する。ディジタルＶＴＲの説明に先立って、この発
明の特徴とするブロック間インターフェイスについて、
図１および図２を用いて説明する。

【００２７】図１は、ブロック間インターフェイスの構
成の一例を概略的に示す。図１において、ＳＤＲＡＭ１
に対して、調停ブロック２が接続される。調停ブロック
２に対して、さらに、ＳＤＲＡＭ１にデータを書き込む
ライト処理を行う内部ブロック３、ＳＤＲＡＭ１からデ
ータを読み出すリード処理を行う内部ブロック４および
ＳＤＲＡＭ１のリフレッシュ処理を行うタイミングを指
示するリフレッシュパルス発生回路５が接続される。リ
フレッシュパルス発生回路５は、調停ブロック２から出
力されたリクエスト信号に基づき、リフレッシュパルス
を発生する。

【００２８】調停ブロック２は、内部ブロック３から出
力されたコントロール信号に基づき、内部ブロック３か
ら供給されたデータをＳＤＲＡＭ１に書き込む。また、
調停ブロック２は、内部ブロック４から出力されたコン
トロール信号に基づき、ＳＤＲＡＭ１からデータを読み
出し、読み出されたデータを内部ブロック４に供給す
る。

【００２９】調停ブロック２では、内部ブロックからコ
ントロール信号を受け取ったときに、そのコントロール
信号に基づくＳＤＲＡＭ１に対するアクセスを処理でき
ない場合には、コントロール信号を送られた内部ブロッ
クに対して、その状態を教えてやる必要がある。そのた
めの信号として、ビジー信号が用いられる。ビジー信号
が例えばハイレベルであったなら、ＳＤＲＡＭ１に対し
てアクセスできない時間と定義する。

【００３０】例えば、内部ブロック３および内部ブロッ
ク４から供給されたコントロール信号に基づき、内部ブ
ロック３および４によるＳＤＲＡＭ１に対するアクセス
が衝突する場合に、内部ブロック３に供給されているビ
ジー信号がハイレベルとされる。ビジー信号のハイレベ
ルが内部ブロック３に検出されると、内部ブロック３か
らＳＤＲＡＭ１へのアクセスが一時停止される。内部ブ
ロック４によるＳＤＲＡＭ１からのデータの読み出しが
終了すると、調停ブロック２により、内部ブロック３に
対するビジー信号がローレベルとされ、内部ブロック３
のＳＤＲＡＭ１に対するアクセスが許可される。

【００３１】調停ブロック２によって、内部ブロック３
および４から出力される、ＳＤＲＡＭ１へのアクセスを
要求するコントロール信号の供給の有無が検出される。
調停ブロック２では、この検出結果に基づき、リフレッ
シュパルス発生回路５に対してリフレッシュパルスの発
生を要求するリクエスト信号を出力する。例えば、内部
ブロック３および４から所定期間内に、上述のコントロ
ール信号が供給されていないと検出されたときに、リク
エスト信号が出力される。

【００３２】リフレッシュパルス発生回路５では、この
リクエスト信号を受け取ると、リフレッシュパルスを発
生させる。調停ブロック２では、このリフレッシュパル
スに応じて、ＳＤＲＡＭ１に対してリフレッシュコマン
ドを発行する。ＳＤＲＡＭ１では、このリフレッシュコ
マンドに従いリフレッシュ処理が行われる。

【００３３】調停ブロック２では、ＳＤＲＡＭ１にリフ
レッシュコマンドを発行すると共に、このコマンドに基
づきＳＤＲＡＭ１においてリフレッシュ処理が行われる
期間に応じて、内部ブロック３および４に供給されてい
るビジー信号をハイレベルとする。内部ブロック３およ
び４では、上述したように、ビジー信号がハイレベルの
間は、ＳＤＲＡＭ１に対するアクセスが禁止される。リ
フレッシュコマンドが発行されて所定期間、例えば７ク
ロックが経過すると、ビジー信号がローレベルとされ、
ＳＤＲＡＭ１に対するアクセスが許可される。

【００３４】図２は、リフレッシュパルス発生回路５に
よって発生される一例のリフレッシュパルスを示すタイ
ミングチャートである。このように、調停ブロック２で
の上述した検出結果に応じて出力されるリクエスト信号
に基づき、不定期な間隔でリフレッシュパルスが発生さ
れる。１つのリフレッシュパルスで、調停ブロック２か
ら、ＳＤＲＡＭ１の１つのローをリフレッシュするリフ
レッシュコマンドが出力される。リフレッシュパルス
は、ＳＤＲＡＭ１の仕様に基づき、例えば６４ｍｓｅｃ
の期間内に４０９６回発生されるように制御される。

【００３５】なお、この構成において、リフレッシュ処
理のモードを、以下に記す３つのモードの中から選択す
るようにできる。第１のモードは、ＳＤＲＡＭ１に対し
て６４ｍｓｅｃ以内にリードおよび／またはライト処理
を行うことが可能であって、リフレッシュコマンドを発
行する必要が無く一切リフレッシュコマンドを発行しな
いノーリフレッシュモードである。

【００３６】第２のモードは、従来技術として既に説明
したように、所定間隔で発生されるリフレッシュパルス
に応じてＳＤＲＡＭ１に対してリフレッシュコマンドを
発行する、リフレッシュパルスモードである。リフレッ
シュパルスモードは、例えば外部からリフレッシュパル
ス発生回路５が制御されて、現在行っている処理の終了
後にリフレッシュパルスが発生される。

【００３７】第３のモードは、この発明に特徴的なモー
ドであって、調停ブロック２によって検出された、内部
ブロック３、４からのリード／ライト要求の無い期間に
応じてリフレッシュパルスを発生させ、そのリフレッシ
ュパルスに基づきリフレッシュコマンドを発行する、フ
ルリフレッシュモードである。このフルリフレッシュモ
ードは、リード／ライト処理によるアクセスが発生しな
い期間が有ると共に、所定単位、例えば１フレーム内で
の入力データの量が不定であるが、データの総量は一定
であるようなシステムにおいて、有効なモードである。

【００３８】上述したこの発明によるブロック間インタ
ーフェイスを採用したディジタルＶＴＲについて以下に
説明する。このディジタルＶＴＲは、放送局の環境で使
用して好適なもので、互いに異なる複数のフォーマット
のビデオ信号の記録・再生を可能とするものである。例
えば、ＮＴＳＣ方式に基づいたインターレス走査で有効
ライン数が４８０本の信号（４８０ｉ信号）およびＰＡ
Ｌ方式に基づいたインターレス走査で有効ライン数が５
７６本の信号（５７６ｉ信号）の両者を殆どハードウエ
アを変更せずに記録・再生することが可能とされる。さ
らに、インターレス走査でライン数が１０８０本の信号
（１０８０ｉ信号）、プログレッシブ走査（ノンインタ
ーレス）でライン数がそれぞれ４８０本、７２０本、１
０８０本の信号（４８０ｐ信号、７２０ｐ信号、１０８
０ｐ信号）などの記録・再生も行うようにできる。

【００３９】また、ディジタルＶＴＲでは、ビデオ信号
およびオーディオ信号は、ＭＰＥＧ２方式に基づき圧縮
符号化される。周知のように、ＭＰＥＧ２は、動き補償
予測符号化と、ＤＣＴによる圧縮符号化とを組み合わせ
たものである。ＭＰＥＧ２のデータ構造は、階層構造を
なしており、下位から、ブロック層、マクロブロック
層、スライス層、ピクチャ層、ＧＯＰ(Group Of Pictur
e)層およびシーケンス層となっている。

【００４０】ブロック層は、ＤＣＴを行う単位であるＤ
ＣＴブロックからなる。マクロブロック層は、複数のＤ
ＣＴブロックで構成される。スライス層は、ヘッダ部
と、行間をまたがらない任意個のマクロブロックより構
成される。ピクチャ層は、ヘッダ部と、複数のスライス
とから構成される。ピクチャは、１画面に対応する。Ｇ
ＯＰ(Group Of Picture)層は、ヘッダ部と、フレーム内
符号化に基づくピクチャであるＩピクチャと、予測符号
化に基づくピクチャであるＰおよびＢピクチャとから構
成される。

【００４１】Ｉピクチャ(Intra-coded picture：イント
ラ符号化画像) は、符号化されるときその画像１枚の中
だけで閉じた情報を使用するものである。従って、復号
時には、Ｉピクチャ自身の情報のみで復号できる。Ｐピ
クチャ(Predictive-coded picture ：順方向予測符号化
画像）は、予測画像（差分をとる基準となる画像）とし
て、時間的に前の既に復号されたＩピクチャまたはＰピ
クチャを使用するものである。動き補償された予測画像
との差を符号化するか、差分を取らずに符号化するか、
効率の良い方をマクロブロック単位で選択する。Ｂピク
チャ(Bidirectionally predictive-coded picture ：両
方向予測符号化画像）は、予測画像（差分をとる基準と
なる画像）として、時間的に前の既に復号されたＩピク
チャまたはＰピクチャ、時間的に後ろの既に復号された
ＩピクチャまたはＰピクチャ、並びにこの両方から作ら
れた補間画像の３種類を使用する。この３種類のそれぞ
れの動き補償後の差分の符号化と、イントラ符号化の中
で、最も効率の良いものをマクロブロック単位で選択す
る。

【００４２】従って、マクロブロックタイプとしては、
フレーム内符号化(Intra) マクロブロックと、過去から
未来を予測する順方向(Foward)フレーム間予測マクロブ
ロックと、未来から過去を予測する逆方向(Backward)フ
レーム間予測マクロブロックと、前後両方向から予測す
る両方向マクロブロックとがある。Ｉピクチャ内の全て
のマクロブロックは、フレーム内符号化マクロブロック
である。また、Ｐピクチャ内には、フレーム内符号化マ
クロブロックと順方向フレーム間予測マクロブロックと
が含まれる。Ｂピクチャ内には、上述した４種類の全て
のタイプのマクロブロックが含まれる。

【００４３】ＧＯＰには、最低１枚のＩピクチャが含ま
れ、ＰおよびＢピクチャは、存在しなくても許容され
る。最上層のシーケンス層は、ヘッダ部と複数のＧＯＰ
とから構成される。

【００４４】ＭＰＥＧのフォーマットにおいては、スラ
イスが１つの可変長符号系列である。可変長符号系列と
は、可変長符号を復号化しなければデータの境界を検出
できない系列である。

【００４５】また、シーケンス層、ＧＯＰ層、ピクチャ
層、スライス層およびマクロブロック層の先頭には、そ
れぞれ、バイト単位に整列された所定のビットパターン
を有する識別コード（スタートコードと称される）が配
される。なお、上述した各層のヘッダ部は、ヘッダ、拡
張データまたはユーザデータをまとめて記述したもので
ある。シーケンス層のヘッダには、画像（ピクチャ）の
サイズ（縦横の画素数）等が記述される。ＧＯＰ層のヘ
ッダには、タイムコードおよびＧＯＰを構成するピクチ
ャ数等が記述される。

【００４６】スライス層に含まれるマクロブロックは、
複数のＤＣＴブロックの集合であり、ＤＣＴブロックの
符号化系列は、量子化されたＤＣＴ係数の系列を０係数
の連続回数（ラン）とその直後の非０系列（レベル）を
１つの単位として可変長符号化したものである。マクロ
ブロックならびにマクロブロック内のＤＣＴブロックに
は、バイト単位に整列した識別コードが付加されない。

【００４７】マクロブロックは、画面（ピクチャ）を１
６画素×１６ラインの格子状に分割したものである。ス
ライスは、例えばこのマクロブロックを水平方向に連結
してなる。連続するスライスの前のスライスの最後のマ
クロブロックと、次のスライスの先頭のマクロブロック
とは連続しており、スライス間でのマクロブロックのオ
ーバーラップを形成することは、許されていない。ま
た、画面のサイズが決まると、１画面当たりのマクロブ
ロック数は、一意に決まる。

【００４８】一方、復号および符号化による信号の劣化
を避けるためには、符号化データ上で編集することが望
ましい。このとき、ＰピクチャおよびＢピクチャは、そ
の復号に、時間的に前のピクチャあるいは前後のピクチ
ャを必要とする。そのため、編集単位を１フレーム単位
とすることができない。この点を考慮して、１つのＧＯ
Ｐが１枚のＩピクチャからなるようにしている。

【００４９】また、例えば１フレーム分の記録データが
記録される記録領域が所定のものとされる。ＭＰＥＧ２
では、可変長符号化を用いているので、１フレーム期間
に発生するデータを所定の記録領域に記録できるよう
に、１フレーム分の発生データ量が制御される。さら
に、磁気テープへの記録に適するように、１スライスを
１マクロブロックから構成すると共に、１マクロブロッ
クを、所定長の固定枠に当てはめる。

【００５０】図３は、ディジタルＶＴＲの記録側の構成
の一例を示す。記録時には、所定のインターフェイス例
えばＳＤＩ(Serial Data Interface) の受信部を介して
ディジタルビデオ信号が端子１０１から入力される。Ｓ
ＤＩは、（４：２：２）コンポーネントビデオ信号とデ
ィジタルオーディオ信号と付加的データとを伝送するた
めに、ＳＭＰＴＥによって規定されたインターフェイス
である。入力ビデオ信号は、ビデオエンコーダ１０２に
おいてＤＣＴ(Discrete Cosine Transform) の処理を受
け、係数データに変換され、係数データが可変長符号化
される。ビデオエンコーダ１０２からの可変長符号化
（ＶＬＣ）データは、ＭＰＥＧ２に準拠したエレメンタ
リストリームである。この出力は、セレクタ１０３の一
方の入力端に供給される。

【００５１】一方、入力端子１０４を通じて、ＡＮＳＩ
／ＳＭＰＴＥ３０５Ｍによって規定されたインターフ
ェイスである、ＳＤＴＩ(Serial Data Transport Inter
face) のフォーマットのデータが入力される。この信号
は、ＳＤＴＩ受信部１０５で同期検出される。そして、
バッファに一旦溜め込まれ、エレメンタリストリームが
抜き出される。抜き出されたエレメンタリストリーム
は、セレクタ１０３の他方の入力端に供給される。

【００５２】セレクタ１０３で選択され出力されたエレ
メンタリストリームは、ストリームコンバータ１０６に
供給される。ストリームコンバータ１０６では、ＭＰＥ
Ｇ２の規定に基づきＤＣＴブロック毎に並べられていた
ＤＣＴ係数を、１マクロブロックを構成する複数のＤＣ
Ｔブロックを通して、周波数成分毎にまとめ、まとめた
周波数成分を並べ替える。並べ替えられた変換エレメン
タリストリームは、パッキングおよびシャフリング部１
０７に供給される。

【００５３】エレメンタリストリームのビデオデータ
は、可変長符号化されているため、各マクロブロックの
データの長さが不揃いである。パッキングおよびシャフ
リング部１０７では、マクロブロックが固定枠に詰め込
まれる。このとき、固定枠からはみ出たオーバーフロー
部分は、固定枠のサイズに対して空いている領域に順に
詰め込まれる。また、タイムコード等のシステムデータ
が入力端子１０８からパッキングおよびシャフリング部
１０７に供給され、ピクチャデータと同様にシステムデ
ータが記録処理を受ける。また、走査順に発生する１フ
レームのマクロブロックを並び替え、テープ上のマクロ
ブロックの記録位置を分散させるシャフリングが行われ
る。シャフリングによって、変速再生時に断片的にデー
タが再生される時でも、画像の更新率を向上させること
ができる。

【００５４】パッキングおよびシャフリング部１０７か
らのビデオデータおよびシステムデータ（以下、特に必
要な場合を除き、システムデータを含む場合も単にビデ
オデータと言う。）が外符号エンコーダ１０９に供給さ
れる。ビデオデータおよびオーディオデータに対するエ
ラー訂正符号としては、積符号が使用される。積符号
は、ビデオデータまたはオーディオデータの２次元配列
の縦方向に外符号の符号化を行い、その横方向に内符号
の符号化を行い、データシンボルを２重に符号化するも
のである。外符号および内符号としては、リードソロモ
ンコード(Reed-Solomon code) を使用できる。

【００５５】外符号エンコーダ１０９の出力がシャフリ
ング部１１０に供給され、複数のＥＣＣブロックにわた
ってシンクブロック単位で順番を入れ替える、シャフリ
ングがなされる。シンクブロック単位のシャフリングに
よって特定のＥＣＣブロックにエラーが集中することが
防止される。シャフリング部１１０でなされるシャフリ
ングをインターリーブと称することもある。シャフリン
グ部１１０の出力が混合部１１１に供給され、オーディ
オデータと混合される。なお、混合部１１１は、後述の
ように、メインメモリにより構成される。

【００５６】１１２で示す入力端子からオーディオデー
タが供給される。本例のディジタルＶＴＲでは、非圧縮
のディジタルオーディオ信号が扱われる。ディジタルオ
ーディオ信号は、入力側のＳＤＩ受信部（図示しない）
またはＳＤＴＩ受信部１０５で分離されたもの、または
オーディオインターフェイスを介して入力されたもので
ある。入力ディジタルオーディオ信号が遅延部１１３を
介してＡＵＸ付加部１１４に供給される。遅延部１１３
は、オーディオ信号とビデオ信号と時間合わせ用のもの
である。入力端子１１５から供給されるオーディオＡＵ
Ｘは、補助的データであり、オーディオデータのサンプ
リング周波数等のオーディオデータに関連する情報を有
するデータである。オーディオＡＵＸは、ＡＵＸ付加部
１１４にてオーディオデータに付加され、オーディオデ
ータと同等に扱われる。

【００５７】ＡＵＸ付加部１１４からのオーディオデー
タおよびＡＵＸ（以下、特に必要な場合を除き、ＡＵＸ
を含む場合も単にオーディオデータと言う。）が外符号
エンコーダ１１６に供給される。外符号エンコーダ１１
６は、オーディオデータに対して外符号の符号化を行
う。外符号エンコーダ１１６の出力がシャフリング部１
１７に供給され、シャフリング処理を受ける。オーディ
オシャフリングとして、シンクブロック単位のシャフリ
ングと、チャンネル単位のシャフリングとがなされる。

【００５８】シャフリング部１１７の出力が混合部１１
１に供給され、ビデオデータとオーディオデータが１チ
ャンネルのデータとされる。混合部１１１の出力がＩＤ
付加部１１８が供給され、ＩＤ付加部１１８にて、シン
クブロック番号を示す情報等を有するＩＤが付加され
る。ＩＤ付加部１１８の出力が内符号エンコーダ１１９
に供給され、内符号の符号化がなされる。さらに、内符
号エンコーダ１１９の出力が同期付加部１２０に供給さ
れ、シンクブロック毎の同期信号が付加される。同期信
号が付加されることによってシンクブロックが連続する
記録データが構成される。この記録データが記録アンプ
１２１を介して回転ヘッド１２２に供給され、磁気テー
プ１２３上に記録される。回転ヘッド１２２は、実際に
は、隣接するトラックを形成するヘッドのアジマスが互
いに異なる複数の磁気ヘッドが回転ドラムに取り付けら
れたものである。

【００５９】記録データに対して必要に応じてスクラン
ブル処理を行っても良い。また、記録時にディジタル変
調を行っても良く、さらに、パーシャル・レスポンスク
ラス４とビタビ符号を使用しても良い。

【００６０】図４は、ディジタルＶＴＲの再生側の構成
の一例を示す。磁気テープ１２３から回転ヘッド１２２
で再生された再生信号が再生アンプ１３１を介して同期
検出部１３２に供給される。再生信号に対して、等化や
波形整形などがなされる。また、ディジタル変調の復
調、ビタビ復号等が必要に応じてなされる。同期検出部
１３２は、シンクブロックの先頭に付加されている同期
信号を検出する。同期検出によって、シンクブロックが
切り出される。

【００６１】同期検出ブロック１３２の出力が内符号デ
コーダ１３３に供給され、内符号のエラー訂正がなされ
る。内符号デコーダ１３３の出力がＩＤ補間部１３４に
供給され、内符号によりエラーとされたシンクブロック
のＩＤ例えばシンクブロック番号が補間される。ＩＤ補
間部１３４の出力が分離部１３５に供給され、ビデオデ
ータとオーディオデータとが分離される。上述したよう
に、ビデオデータは、ＭＰＥＧのイントラ符号化で発生
したＤＣＴ係数データおよびシステムデータを意味し、
オーディオデータは、ＰＣＭ(Pulse Code Modulation)
データおよびＡＵＸを意味する。

【００６２】分離部１３５からのビデオデータがデシャ
フリング部１３６において、シャフリングと逆の処理が
なされる。デシャフリング部１３６は、記録側のシャフ
リング部１１０でなされたシンクブロック単位のシャフ
リングを元に戻す処理を行う。デシャフリング部１３６
の出力が外符号デコーダ１３７に供給され、外符号によ
るエラー訂正がなされる。訂正できないエラーが発生し
た場合には、エラーの有無を示すエラーフラグがエラー
有りを示すものとされる。

【００６３】外符号デコーダ１３７の出力がデシャフリ
ングおよびデパッキング部１３８に供給される。デシャ
フリングおよびデパッキング部１３８は、記録側のパッ
キングおよびシャフリング部１０７でなされたマクロブ
ロック単位のシャフリングを元に戻す処理を行う。ま
た、デシャフリングおよびデパッキング部１３８では、
記録時に施されたパッキングを分解する。すなわち、マ
クロブロック単位にデータの長さを戻して、元の可変長
符号（不等長データ）を復元する。さらに、デシャフリ
ングおよびデパッキング部１３８において、システムデ
ータが分離され、出力端子１３９に取り出される。

【００６４】デシャフリングおよびデパッキング部１３
８の出力が補間部１４０に供給され、エラーフラグが立
っている（すなわち、エラーのある）データが修整され
る。すなわち、変換前に、マクロブロックデータの途中
にエラーがあるとされた場合には、エラー箇所以降の周
波数成分のＤＣＴ係数が復元できない。そこで、例えば
エラー箇所のデータをブロック終端符号（ＥＯＢ）に置
き替え、それ以降の周波数成分のＤＣＴ係数をゼロとす
る。同様に、高速再生時にも、シンクブロック長に対応
する長さまでのＤＣＴ係数のみを復元し、それ以降の係
数は、ゼロデータに置き替えられる。さらに、補間部１
４０では、ビデオデータの先頭に付加されているヘッダ
がエラーの場合に、ヘッダ（シーケンスヘッダ、ＧＯＰ
ヘッダ、ピクチャヘッダ、ユーザデータ等）を回復する
処理もなされる。

【００６５】ＤＣＴブロックに跨がって、ＤＣＴ係数が
ＤＣ成分および低域成分から高域成分へと並べられてい
るため、このように、ある箇所以降からＤＣＴ係数を無
視しても、マクロブロックを構成するＤＣＴブロックの
それぞれに対して、満遍なくＤＣならびに低域成分から
のＤＣＴ係数を行き渡らせることができる。

【００６６】補間部１４０の出力がストリームコンバー
タ１４１に供給される。ストリームコンバータ１４１で
は、記録側のストリームコンバータ１０６と逆の処理が
なされる。すなわち、ＤＣＴブロックに跨がって周波数
成分毎に並べられていたＤＣＴ係数を、ＤＣＴブロック
毎に並び替える。これにより、再生信号がＭＰＥＧ２に
準拠したエレメンタリストリームに変換される。

【００６７】また、ストリームコンバータ１４１の入出
力は、記録側と同様に、マクロブロックの最大長に応じ
て、十分な転送レート（バンド幅）を確保しておく。マ
クロブロックの長さを制限しない場合には、画素レート
の３倍のバンド幅を確保するのが好ましい。

【００６８】ストリームコンバータ１４１の出力がビデ
オデコーダ１４２に供給される。ビデオデコーダ１４２
は、エレメンタリストリームを復号し、ビデオデータを
出力する。すなわち、ビデオデコーダ１４２は、逆量子
化処理と、逆ＤＣＴ処理とがなされる。復号ビデオデー
タが出力端子１４３に取り出される。外部とのインター
フェイスには、例えばＳＤＩが使用される。また、スト
リームコンバータ１４１からのエレメンタリストリーム
がＳＤＴＩ送信部１４４に供給される。ＳＤＴＩ送信部
１４４には、経路の図示を省略しているが、システムデ
ータ、再生オーディオデータ、ＡＵＸも供給され、ＳＤ
ＴＩフォーマットのデータ構造を有するストリームへ変
換される。ＳＤＴＩ送信部１４４からのストリームが出
力端子１４５を通じて外部に出力される。

【００６９】分離部１３５で分離されたオーディオデー
タがデシャフリング部１５１に供給される。デシャフリ
ング部１５１は、記録側のシャフリング部１１７でなさ
れたシャフリングと逆の処理を行う。デシャフリング部
１１７の出力が外符号デコーダ１５２に供給され、外符
号によるエラー訂正がなされる。外符号デコーダ１５２
からは、エラー訂正されたオーディオデータが出力され
る。訂正できないエラーがあるデータに関しては、エラ
ーフラグがセットされる。

【００７０】外符号デコーダ１５２の出力がＡＵＸ分離
部１５３に供給され、オーディオＡＵＸが分離される。
分離されたオーディオＡＵＸが出力端子１５４に取り出
される。また、オーディオデータが補間部１５５に供給
される。補間部１５５では、エラーの有るサンプルが補
間される。補間方法としては、時間的に前後の正しいデ
ータの平均値で補間する平均値補間、前の正しいサンプ
ルの値をホールドする前値ホールド等を使用できる。補
間部１５５の出力が出力部１５６に供給される。出力部
１５６は、エラーであり、補間できないオーディオ信号
の出力を禁止するミュート処理、並びにビデオデータと
の時間合わせのための遅延量調整処理がなされる。出力
部１５６から出力端子１５７に再生オーディオ信号が取
り出される。

【００７１】なお、図３および図４では省略されている
が、入力データと同期したタイミング信号を発生するタ
イミング発生部、記録再生装置の全体の動作を制御する
システムコントローラ（マイクロコンピュータ）等が備
えられている。

【００７２】ディジタルＶＴＲでは、磁気テープへの信
号の記録は、回転する回転ヘッド上に設けられた磁気ヘ
ッドにより、斜めのトラックを形成する、ヘリカルスキ
ャン方式によって行われる。磁気ヘッドは、回転ドラム
上の、互いに対向する位置に、それぞれ複数個が設けら
れる。すなわち、磁気テープが回転ヘッドに１８０°程
度の巻き付け角で以て巻き付けられている場合、回転ヘ
ッドの１８０°の回転により、同時に複数本のトラック
を形成することができる。また、磁気ヘッドは、互いに
アジマスの異なる２個で一組とされる。複数個の磁気ヘ
ッドは、隣接するトラックのアジマスが互いに異なるよ
うに配置される。

【００７３】図５は、上述した回転ヘッドにより磁気テ
ープ上に形成されるトラックフォーマットの一例を示
す。これは、１フレーム当たりのビデオおよびオーディ
オデータが８トラックで記録される例である。例えばフ
レーム周波数が２９．９７Ｈｚ、レートが５０Ｍｂｐ
ｓ、有効ライン数が４８０本で有効水平画素数が７２０
画素のインターレス信号（４８０ｉ信号）およびオーデ
ィオ信号が記録される。また、フレーム周波数が２５Ｈ
ｚ、レートが５０Ｍｂｐｓ、有効ライン数が５７６本で
有効水平画素数が７２０画素のインターレス信号（５７
６ｉ信号）およびオーディオ信号も、図５と同一のテー
プフォーマットによって記録できる。

【００７４】互いに異なるアジマスの２トラックによっ
て１セグメントが構成される。すなわち、８トラック
は、４セグメントからなる。セグメントを構成する１組
のトラックに対して、アジマスと対応するトラック番号

〔０〕とトラック番号〔１〕が付される。図５に示され
る例では、前半の８トラックと、後半の８トラックとの
間で、トラック番号が入れ替えられると共に、フレーム
毎に互いに異なるトラックシーケンスが付される。これ
により、アジマスが異なる１組の磁気ヘッドのうち一方
が、例えば目詰まりなどにより読み取り不能状態に陥っ
ても、前フレームのデータを利用してエラーの影響を小
とできる。

【００７５】トラックのそれぞれにおいて、両端側にビ
デオデータが記録されるビデオセクタが配され、ビデオ
セクタに挟まれて、オーディオデータが記録されるオー
ディオセクタが配される。なお、この図５および後述す
る図６は、テープ上のオーディオセクタの配置を示すも
のである。

【００７６】図５のトラックフォーマットでは、８チャ
ンネルのオーディオデータを扱うことができるようにさ
れている。Ａ１〜Ａ８は、それぞれオーディオデータの
１〜８ｃｈのセクタを示す。オーディオデータは、セグ
メント単位で配列を変えられて記録される。オーディオ
データは、１フィールド期間で発生するオーディオサン
プル（例えばフィールド周波数が２９．９７Hzで、サン
プリング周波数が４８ｋHzの場合には、８００サンプル
または８０１サンプル）が偶数番目のサンプルと奇数番
目のサンプルとにわけられ、各サンプル群とＡＵＸによ
って積符号の１ＥＣＣブロックが構成される。

【００７７】図５では、１フィールド分のオーディオデ
ータが４トラックに記録されるので、オーディオデータ
の１チャンネル当たりの２個のＥＣＣブロックが４トラ
ックに記録される。２個のＥＣＣブロックのデータ（外
符号パリティを含む）が４個のセクタに分割され、図５
に示すように、４トラックに分散されて記録される。２
個のＥＣＣブロックに含まれる複数のシンクブロックが
シャフリングされる。例えばＡ１の参照番号が付された
４セクタによって、チャンネル１の２ＥＣＣブロックが
構成される。

【００７８】また、ビデオデータは、この例では、１ト
ラックに対して４ＥＣＣブロック分のデータがシャフリ
ング（インターリーブ）され、ＵｐｐｅｒＳｉｄｅお
よびＬｏｗｅｒＳｉｄｅで各セクタに分割され記録さ
れる。ＬｏｗｅｒＳｉｄｅのビデオセクタには、所定
位置にシステム領域が設けられる。

【００７９】なお、図５において、ＳＡＴ１（Ｔｒ）お
よびＳＡＴ２（Ｔｍ）は、サーボロック用の信号が記録
されるエリアである。また、各記録エリアの間には、所
定の大きさのギャップ（Ｖｇ１，Ｓｇ１，Ａｇ，Ｓｇ
２，Ｓｇ３およびＶｇ２）が設けられる。

【００８０】図５は、１フレーム当たりのデータを８ト
ラックで記録する例であるが、記録再生するデータのフ
ォーマットによっては、１フレーム当たりのデータを４
トラック、６トラックなどでの記録することができる。
図６Ａは、１フレームが６トラックのフォーマットであ
る。この例では、トラックシーケンスが

〔０〕のみとさ
れる。

【００８１】図６Ｂに示すように、テープ上に記録され
るデータは、シンクブロックと称される等間隔に区切ら
れた複数のブロックからなる。図６Ｃは、シンクブロッ
クの構成を概略的に示す。詳細は後述するが、シンクブ
ロックは、同期検出するためのＳＹＮＣパターン、シン
クブロックのそれぞれを識別するためのＩＤ、後続する
データの内容を示すＤＩＤ、データパケットおよびエラ
ー訂正用の内符号パリティから構成される。データは、
シンクブロック単位でパケットとして扱われる。すなわ
ち、記録あるいは再生されるデータ単位の最小のものが
１シンクブロックである。シンクブロックが多数並べら
れて（図６Ｂ）、例えばビデオセクタが形成される（図
６Ａ）。

【００８２】図７は、記録／再生の最小単位である、ビ
デオデータのシンクブロックのデータ構成をより具体的
に示す。ディジタルＶＴＲにおいては、記録するビデオ
データのフォーマットに適応して１シンクブロックに対
して１個乃至は２個のマクロブロックのデータ（ＶＬＣ
データ）が格納されると共に、１シンクブロックのサイ
ズが扱うビデオデータのフォーマットに応じて長さが変
更される。図７Ａに示されるように、１シンクブロック
は、先頭から、２バイトのＳＹＮＣパターン、２バイト
のＩＤ、１バイトのＤＩＤ、例えば１１２バイト〜２０
６バイトの間で可変に規定されるデータ領域および１２
バイトのパリティ（内符号パリティ）からなる。なお、
データ領域は、ペイロードとも称される。

【００８３】先頭の２バイトのＳＹＮＣパターンは、同
期検出用であり、所定のビットパターンを有する。固有
のパターンに対して一致するＳＹＮＣパターンを検出す
ることで、同期検出が行われる。

【００８４】図８Ａは、ＩＤ０およびＩＤ１のビットア
サインの一例を示す。ＩＤは、シンクブロックが固有に
持っている重要な情報を持っており、各２バイト（ＩＤ
０およびＩＤ１）が割り当てられている。ＩＤ０は、１
トラック中のシンクブロックのそれぞれを識別するため
の識別情報（ＳＹＮＣＩＤ）が格納される。ＳＹＮＣ
ＩＤは、例えば各セクタ内のシンクブロックに対して
付された通し番号である。ＳＹＮＣＩＤは、８ビット
で表現される。ビデオのシンクブロックとオーディオの
シンクブロックとでそれぞれ別個にＳＹＮＣＩＤが付
される。

【００８５】ＩＤ１は、シンクブロックのトラックに関
する情報が格納される。ＭＳＢ側をビット７、ＬＳＢ側
をビット０とした場合、このシンクブロックに関して、
ビット７でトラックの上側（Ｕｐｐｅｒ）か下側（Ｌｏ
ｗｅｒ）かが示され、ビット５〜ビット２で、トラック
のセグメントが示される。また、ビット１は、トラック
のアジマスに対応するトラック番号が示され、ビット０
は、このシンクブロックがビデオデータおよびオーディ
オデータを区別するビットである。

【００８６】図８Ｂは、ビデオの場合のＤＩＤのビット
アサインの一例を示す。ＤＩＤは、ペイロードに関する
情報が格納される。上述したＩＤ１のビット０の値に基
づき、ビデオおよびオーディオで、ＤＩＤの内容が異な
る。ビット７〜ビット４は、未定義（Ｒｅｓｅｒｖｅ
ｄ）とされている。ビット３および２は、ペイロードの
モードであり、例えばペイロードのタイプが示される。
ビット３および２は、補助的なものである。ビット１で
ペイロードに１個あるいは２個のマクロブロックが格納
されることが示される。ビット０でペイロードに格納さ
れるビデオデータが外符号パリティであるかどうかが示
される。

【００８７】図８Ｃは、オーディオの場合のＤＩＤのビ
ットアサインの一例を示す。ビット７〜ビット４は、Ｒ
ｅｓｅｒｖｅｄとされている。ビット３でペイロードに
格納されているデータがオーディオデータであるか、一
般的なデータであるかどうかが示される。ペイロードに
対して、圧縮符号化されたオーディオデータが格納され
ている場合には、ビット３がデータを示す値とされる。
ビット２〜ビット０は、ＮＴＳＣ方式における、５フィ
ールドシーケンスの情報が格納される。すなわち、ＮＴ
ＳＣ方式においては、ビデオ信号の１フィールドに対し
てオーディオ信号は、サンプリング周波数が４８ｋＨｚ
の場合、８００サンプルおよび８０１サンプルの何れか
であり、このシーケンスが５フィールド毎に揃う。ビッ
ト２〜ビット０によって、シーケンスの何処に位置する
かが示される。

【００８８】図７に戻って説明すると、図７Ｂ〜図７Ｅ
は、上述のペイロードの例を示す。図７Ｂおよび図７Ｃ
は、ペイロードに対して、１および２マクロブロックの
ビデオデータ（不等長データ）が格納される場合の例を
それぞれ示す。図７Ｂに示される、１マクロブロックが
格納される例では、先頭の３バイトに、そのマクロブロ
ックに対応する不等長データの長さを示すデータ長標識
ＬＴが配される。なお、データ長標識ＬＴには、自分自
身の長さを含んでも良いし、含まなくても良い。また、
図７Ｃに示される、２マクロブロックが格納される例で
は、先頭に第１のマクロブロックのデータ長標識ＬＴが
配され、続けて第１のマクロブロックが配される。そし
て、第１のマクロブロックに続けて第２のマクロブロッ
クの長さを示すデータ長標識ＬＴが配され、続けて第２
のマクロブロックが配される。データ長標識ＬＴは、デ
パッキングのために必要な情報である。

【００８９】図７Ｄは、ペイロードに対して、ビデオＡ
ＵＸ（補助的）データが格納される場合の例を示す。先
頭のデータ長標識ＬＴには、ビデオＡＵＸデータの長さ
が記される。このデータ長標識ＬＴに続けて、５バイト
のシステム情報、１２バイトのＰＩＣＴ情報、および９
２バイトのユーザ情報が格納される。ペイロードの長さ
に対して余った部分は、Ｒｅｓｅｒｖｅｄとされる。

【００９０】図７Ｅは、ペイロードに対してオーディオ
データが格納される場合の例を示す。オーディオデータ
は、ペイロードの全長にわたって詰め込むことができ
る。オーディオ信号は、圧縮処理などが施されない、例
えばＰＣＭ形式で扱われる。これに限らず、所定の方式
で圧縮符号化されたオーディオデータを扱うようにもで
きる。

【００９１】本例のディジタルＶＴＲにおいては、各シ
ンクブロックのデータの格納領域であるペイロードの長
さは、ビデオシンクブロックとオーディオシンクブロッ
クとでそれぞれ最適に設定されているため、互いに等し
い長さではない。また、ビデオデータを記録するシンク
ブロックの長さと、オーディオデータを記録するシンク
ブロックの長さとを、信号フォーマットに応じてそれぞ
れ最適な長さに設定される。これにより、複数の異なる
信号フォーマットを統一的に扱うことができる。

【００９２】図９Ａは、ＭＰＥＧエンコーダのＤＣＴ回
路から出力されるビデオデータ中のＤＣＴ係数の順序を
示す。ＤＣＴブロックにおいて左上のＤＣ成分から開始
して、水平ならびに垂直空間周波数が高くなる方向に、
ＤＣＴ係数がジグザグスキャンで出力される。その結
果、図９Ｂに一例が示されるように、全部で６４個（８
画素×８ライン）のＤＣＴ係数が周波数成分順に並べら
れて得られる。

【００９３】このＤＣＴ係数がＭＰＥＧエンコーダのＶ
ＬＣ部によって可変長符号化される。すなわち、最初の
係数は、ＤＣ成分として固定的であり、次の成分（ＡＣ
成分）からは、ゼロのランとそれに続くレベルに対応し
てコードが割り当てられる。従って、ＡＣ成分の係数デ
ータに対する可変長符号化出力は、周波数成分の低い
（低次の）係数から高い（高次の）係数へと、ＡＣ₁，
ＡＣ₂，ＡＣ₃，・・・と並べられたものである。可変
長符号化されたＤＣＴ係数をエレメンタリストリームが
含んでいる。

【００９４】ストリームコンバータ１０６では、供給さ
れた信号のＤＣＴ係数の並べ替えが行われる。すなわ
ち、それぞれのマクロブロック内で、ジグザグスキャン
によってＤＣＴブロック毎に周波数成分順に並べられた
ＤＣＴ係数がマクロブロックを構成する各ＤＣＴブロッ
クにわたって周波数成分順に並べ替えられる。

【００９５】図１０は、このストリームコンバータ１０
６におけるＤＣＴ係数の並べ替えを概略的に示す。
（４：２：２）コンポーネント信号の場合に、１マクロ
ブロックは、輝度信号Ｙによる４個のＤＣＴブロック
（Ｙ₁，Ｙ₂，Ｙ₃およびＹ₄）と、色度信号Ｃｂ，Ｃ
ｒのそれぞれによる２個ずつのＤＣＴブロック（Ｃ
ｂ₁，Ｃｂ₂，Ｃｒ₁およびＣｒ₂）からなる。

【００９６】上述したように、ビデオエンコーダ１０２
では、ＭＰＥＧ２の規定に従いジグザグスキャンが行わ
れ、図１０Ａに示されるように、各ＤＣＴブロック毎
に、ＤＣＴ係数がＤＣ成分および低域成分から高域成分
に、周波数成分の順に並べられる。一つのＤＣＴブロッ
クのスキャンが終了したら、次のＤＣＴブロックのスキ
ャンが行われ、同様に、ＤＣＴ係数が並べられる。

【００９７】すなわち、マクロブロック内で、ＤＣＴブ
ロックＹ₁，Ｙ₂，Ｙ₃およびＹ₄、ＤＣＴブロックＣ
ｂ₁，Ｃｂ₂，Ｃｒ₁およびＣｒ₂のそれぞれについ
て、ＤＣＴ係数がＤＣ成分および低域成分から高域成分
へと周波数順に並べられる。そして、連続したランとそ
れに続くレベルとからなる組に、〔ＤＣ，ＡＣ₁，ＡＣ
₂，ＡＣ₃，・・・〕と、それぞれ符号が割り当てられ
るように、可変長符号化されている。

【００９８】ストリームコンバータ１０６では、可変長
符号化され並べられたＤＣＴ係数を、一旦可変長符号を
解読して各係数の区切りを検出し、マクロブロックを構
成する各ＤＣＴブロックに跨がって周波数成分毎にまと
める。この様子を、図１０Ｂに示す。最初にマクロブロ
ック内の８個のＤＣＴブロックのＤＣ成分をまとめ、次
に８個のＤＣＴブロックの最も周波数成分が低いＡＣ係
数成分をまとめ、以下、順に同一次数のＡＣ係数をまと
めるように、８個のＤＣＴブロックに跨がって係数デー
タを並び替える。

【００９９】並び替えられた係数データは、ＤＣ
（Ｙ₁），ＤＣ（Ｙ₂），ＤＣ（Ｙ₃），ＤＣ
（Ｙ₄），ＤＣ（Ｃｂ₁），ＤＣ（Ｃｂ₂），ＤＣ（Ｃ
ｒ₁），ＤＣ（Ｃｒ₂），ＡＣ₁（Ｙ₁），ＡＣ₁（Ｙ
₂），ＡＣ₁（Ｙ₃），ＡＣ₁（Ｙ₄），ＡＣ₁（Ｃｂ
₁），ＡＣ₁（Ｃｂ₂），ＡＣ₁（Ｃｒ₁），ＡＣ
₁（Ｃｒ₂），・・・である。ここで、ＤＣ、ＡＣ₁、
ＡＣ₂、・・・は、図９を参照して説明したように、ラ
ンとそれに続くレベルとからなる組に対して割り当てら
れた可変長符号の各符号である。

【０１００】ストリームコンバータ１０６で係数データ
の順序が並べ替えられた変換エレメンタリストリーム
は、パッキングおよびシャフリング部１０７に供給され
る。マクロブロックのデータの長さは、変換エレメンタ
リストリームと変換前のエレメンタリストリームとで同
一である。また、ビデオエンコーダ１０２において、ビ
ットレート制御によりＧＯＰ（１フレーム）単位に固定
長化されていても、マクロブロック単位では、長さが変
動している。パッキングおよびシャフリング部１０７で
は、マクロブロックのデータを固定枠に当てはめる。

【０１０１】図１１は、パッキングおよびシャフリング
部１０７でのマクロブロックのパッキング処理を概略的
に示す。マクロブロックは、所定のデータ長を持つ固定
枠に当てはめられ、パッキングされる。このとき用いら
れる固定枠のデータ長を、記録および再生の際のデータ
の最小単位であるシンクブロックのデータ長と一致させ
ている。これは、シャフリングおよびエラー訂正符号化
の処理を簡単に行うためである。図１１では、簡単のた
め、１フレームに８マクロブロックが含まれるものと仮
定する。

【０１０２】可変長符号化によって、図１１Ａに一例が
示されるように、８マクロブロックの長さは、互いに異
なる。この例では、固定枠である１シンクブロックのデ
ータ領域の長さと比較して、マクロブロック＃１のデー
タ，＃３のデータおよび＃６のデータがそれぞれ長く、
マクロブロック＃２のデータ，＃５のデータ，＃７のデ
ータおよび＃８のデータがそれぞれ短い。また、マクロ
ブロック＃４のデータは、１シンクブロックと略等しい
長さである。

【０１０３】パッキング処理によって、マクロブロック
が１シンクブロック長の固定長枠に詰め込まれる。過不
足無くデータを詰め込むことができるのは、１フレーム
期間で発生するデータ量が固定量に制御されているから
である。図１１Ｂに一例が示されるように、１シンクブ
ロックと比較して長いマクロブロックは、シンクブロッ
ク長に対応する位置で分割される。分割されたマクロブ
ロックのうち、シンクブロック長からはみ出た部分（オ
ーバーフロー部分）は、先頭から順に空いている領域
に、すなわち、長さがシンクブロック長に満たないマク
ロブロックの後ろに、詰め込まれる。

【０１０４】図１１Ｂの例では、マクロブロック＃１
の、シンクブロック長からはみ出た部分が、先ず、マク
ロブロック＃２の後ろに詰め込まれ、そこがシンクブロ
ックの長さに達すると、マクロブロック＃５の後ろに詰
め込まれる。次に、マクロブロック＃３の、シンクブロ
ック長からはみ出た部分がマクロブロック＃７の後ろに
詰め込まれる。さらに、マクロブロック＃６のシンクブ
ロック長からはみ出た部分がマクロブロック＃７の後ろ
に詰め込まれ、さらにはみ出た部分がマクロブロック＃
８の後ろに詰め込まれる。こうして、各マクロブロック
がシンクブロック長の固定枠に対してパッキングされ
る。

【０１０５】各マクロブロックに対応する不等長データ
の長さは、ストリームコンバータ１０６において予め調
べておくことができる。これにより、このパッキング部
１０７では、ＶＬＣデータをデコードして内容を検査す
ること無く、マクロブロックのデータの最後尾を知るこ
とができる。

【０１０６】図１２は、ディジタルＶＴＲで使用される
エラー訂正符号の一例を示し、図１２Ａは、ビデオデー
タに対するエラー訂正符号の１ＥＣＣブロックを示し、
図１２Ｂは、オーディオデータに対するエラー訂正符号
の１ＥＣＣブロックを示す。図１２Ａにおいて、ＶＬＣ
データがパッキングおよびシャフリング部１０７からの
データである。ＶＬＣデータの各行に対して、ＳＹＮＣ
パターン、ＩＤ、ＤＩＤが付加され、さらに、内符号の
パリティが付加されることによって、１ＳＹＮＣブロッ
クが形成される。

【０１０７】すなわち、ＶＬＣデータの配列の垂直方向
に整列する所定数のシンボル（バイト）から１０バイト
の外符号のパリティが生成され、その水平方向に整列す
る、ＩＤ、ＤＩＤおよびＶＬＣデータ（または外符号の
パリティ）の所定数のシンボル（バイト）から内符号の
パリティが生成される。図１２Ａの例では、１０個の外
符号パリティのシンボルと、１２個の内符号のパリティ
のシンボルとが付加される。具体的なエラー訂正符号と
しては、リードソロモン符号が使用される。また、図１
２Ａにおいて、１ＳＹＮＣブロック内のＶＬＣデータの
長さが異なるのは、５９．９４Hz、２５Hz、２３．９７
６Hzのように、ビデオデータのフレーム周波数が異なる
のと対応するためである。

【０１０８】図１２Ｂに示すように、オーディオデータ
に対する積符号もビデオデータに対するものと同様に、
１０シンボルの外符号のパリティおよび１２シンボルの
内符号のパリティを生成するものである。オーディオデ
ータの場合は、サンプリング周波数が例えば４８ｋHzと
され、１サンプルが２４ビットに量子化される。１サン
プルを他のビット数例えば１６ビットに変換しても良
い。上述したフレーム周波数の相違に応じて、１ＳＹＮ
Ｃブロック内のオーディオデータの量が相違している。
前述したように、１フィールド分のオーディオデータ／
１チャンネルによって２ＥＣＣブロックが構成される。
１ＥＣＣブロックには、偶数番目および奇数番目の一方
のオーディオサンプルとオーディオＡＵＸとがデータと
して含まれる。

【０１０９】図１３は、記録側構成のより具体的な構成
を示す。図１３において、１６４がＩＣに対して外付け
のメインメモリ１６０のインターフェイスである。メイ
ンメモリ１６０は、ＳＤＲＡＭで構成されている。イン
ターフェイス１６４によって、メインメモリ１６０の書
込み／読出し動作が制御される。また、パッキング部１
０７ａ、ビデオシャフリング部１０７ｂ、パッキング部
１０７ｃによって、パッキングおよびシャフリング部１
０７が構成される。

【０１１０】なお、図１３のインターフェイス１６４が
上述の図１に示した調停ブロック２に対応し、メインメ
モリ１６０がＳＤＲＡＭ１に対応する。また、メインメ
モリ１６０に対してライト処理を行う内部ブロック３に
は、例えばビデオシャフリング部１０７ｂ、ビデオシャ
フリング部１１０、オーディオシャフリング部１１７が
それぞれ対応できる。メインメモリ１６０に対してリー
ド処理を行う内部ブロック４には、例えばパッキング部
１０７ｃおよびＩＤ付加回路１１８がそれぞれ対応でき
る。

【０１１１】図１４は、メインメモリ１６０のアドレス
構成の一例を示す。メインメモリ１６０は、例えばＳＤ
ＲＡＭで構成される。メインメモリ１６０は、ビデオ領
域２５０、オーバーフロー領域２５１およびオーディオ
領域２５２を有する。ビデオ領域２５０は、４つのバン
ク（ｖｂａｎｋ＃０、ｖｂａｎｋ＃１、ｖｂａｎｋ＃２
およびｖｂａｎｋ＃３）からなる。４バンクのそれぞれ
は、１等長化単位のディジタルビデオデータが格納でき
る。１等長化単位は、発生するデータ量を略目標値に制
御する単位であり、例えばビデオ信号の１ピクチャ（Ｉ
ピクチャ）である。図１４中の、部分Ａは、ビデオ信号
の１シンクブロックのデータ部分を示す。１シンクブロ
ックには、フォーマットによって異なるバイト数のデー
タが挿入される（図１２Ａ参照）。複数のフォーマット
に対応するために、最大のバイト数以上であって、処理
に都合の良いバイト数例えば２５６バイトが１シンクブ
ロックのデータサイズとされている。

【０１１２】ビデオ領域の各バンクは、さらに、パッキ
ング用領域２５０Ａと内符号化エンコーダへの出力用領
域２５０Ｂとに分けられる。オーバーフロー領域２５１
は、上述のビデオ領域に対応して、４つのバンクからな
る。さらに、オーディオデータ処理用の領域２５２をメ
インメモリ１６０が有する。

【０１１３】各マクロブロックのデータ長標識ＬＴを参
照することによって、パッキング部１０７ａが固定枠長
データと、固定枠を越える部分であるオーバーフローデ
ータとをメインメモリ１６０の別々の領域２５０および
２５１に分けて記憶する。固定枠長データは、シンクブ
ロックのデータ領域の長さ以下のデータであり、以下、
ブロック長データと称する。ブロック長データを記憶す
る領域は、各バンクのパッキング処理用領域２５０Ａで
ある。ブロック長より短いデータ長の場合には、メイン
メモリ１６０の対応する領域に空き領域を生じる。ビデ
オシャフリング部１０７ｂが書込みアドレスを制御する
ことによってシャフリングを行う。ここで、ビデオシャ
フリング部１０７ｂは、ブロック長データのみをシャフ
リングし、オーバーフロー部分は、シャフリングせず
に、オーバーフローデータに割り当てられた領域に書込
まれる。

【０１１４】次に、パッキング部１０７ｃが外符号エン
コーダ１０９へのメモリにオーバーフロー部分をパッキ
ングして読み込む処理を行う。すなわち、メインメモリ
１６０から外符号エンコーダ１０９に用意されている１
ＥＣＣブロック分のメモリに対してブロック長のデータ
を読み込み、若し、ブロック長のデータに空き領域が有
れば、そこにオーバーフロー部分を読み込んでブロック
長にデータが詰まるようにする。そして、１ＥＣＣブロ
ック分のデータを読み込むと、読み込み処理を一時中断
し、外符号エンコーダ１０９によって外符号のパリティ
を生成する。外符号パリティは、外符号エンコーダ１０
９のメモリに格納する。外符号エンコーダ１０９の処理
が１ＥＣＣブロック分終了すると、外符号エンコーダ１
０９からデータおよび外符号パリティを内符号を行う順
序に並び替えて、メインメモリ１６０のパッキング処理
用領域２５０Ａと別の出力用領域２５０Ｂに書き戻す。
ビデオシャフリング部１１０は、この外符号の符号化が
終了したデータをメインメモリ１６０へ書き戻す時のア
ドレスを制御することによって、シンクブロック単位の
シャフリングを行う。

【０１１５】このようにブロック長データとオーバーフ
ローデータとを分けてメインメモリ１６０の第１の領域
２５０Ａへのデータの書込み（第１のパッキング処
理）、外符号エンコーダ１０９へのメモリにオーバーフ
ローデータをパッキングして読み込む処理（第２のパッ
キング処理）、外符号パリティの生成、データおよび外
符号パリティをメインメモリ１６０の第２の領域２５０
Ｂに書き戻す処理が１ＥＣＣブロック単位でなされる。
外符号エンコーダ１０９がＥＣＣブロックのサイズのメ
モリを備えることによって、メインメモリ１６０へのア
クセスの頻度を少なくすることができる。

【０１１６】そして、１ピクチャに含まれる所定数のＥ
ＣＣブロック（例えば３２個のＥＣＣブロック）の処理
が終了すると、１ピクチャのパッキング、外符号の符号
化が終了する。そして、インターフェイス１６４を介し
てメインメモリ１６０の領域２５０Ｂから読出したデー
タがＩＤ付加部１１８、内符号エンコーダ１１９、同期
付加部１２０で処理され、並列直列変換部１２４によっ
て、同期付加部１２０の出力データがビットシリアルデ
ータに変換される。出力されるシリアルデータがパーシ
ャル・レスポンスクラス４のプリコーダ１２５により処
理される。この出力が必要に応じてディジタル変調さ
れ、記録アンプ１２１を介して回転ヘッドに供給され
る。

【０１１７】なお、ＥＣＣブロック内にヌルシンクと称
する有効なデータが配されないシンクブロックを導入
し、記録ビデオ信号のフォーマットの違いに対してＥＣ
Ｃブロックの構成の柔軟性を持たせるようにしても良
い。ヌルシンクは、パッキングおよびシャフリングブロ
ック１０７のパッキング部１０７ａにおいて生成され、
メインメモリ１６０に書込まれる。従って、ヌルシンク
がデータ記録領域を持つことになるので、これをオーバ
ーフロー部分の記録用シンクとして使用することができ
る。

【０１１８】オーディオデータの場合では、１フィール
ドのオーディオデータの偶数番目のサンプルと奇数番目
のサンプルとがそれぞれ別のＥＣＣブロックを構成す
る。ＥＣＣの外符号の系列は、入力順序のオーディオサ
ンプルで構成されるので、外符号系列のオーディオサン
プルが入力される毎に外符号エンコーダ１１６が外符号
パリティを生成する。外符号エンコーダ１１６の出力を
メインメモリ１６０の領域２５２に書込む時のアドレス
制御によって、シャフリング部１１７がシャフリング
（チャンネル単位およびシンクブロック単位）を行う。

【０１１９】さらに、１２６で示すＣＰＵインターフェ
イスが設けられ、システムコントローラとして機能する
ＣＰＵ１２７からのデータを受け取ることが可能とされ
ている。このデータとしては、シャフリングテーブルデ
ータ、記録ビデオ信号のフォーマットに関連するパラメ
ータ等である。シャフリングテーブルデータがビデオ用
シャフリングテーブル（ＲＡＭ）１２８ｖおよびオーデ
ィオ用シャフリングテーブル（ＲＡＭ）１２８ａに格納
される。シャフリングテーブル１２８ｖは、ビデオシャ
フリング部１０７ｂおよび１１０のシャフリングのため
のアドレス変換を行う。シャフリングテーブル１２８ａ
は、オーディオシャフリング１１７のためのアドレス変
換を行う。

【０１２０】この発明は、上述したメインメモリ１６０
に対するアクセスに対して適用される。図１５は、メイ
ンメモリ１６０への一例のアクセスを示すタイムチャー
トである。図１５において、ライトで示される期間は、
メインメモリ１６０に対してデータの書き込みを行う期
間であり、リードで示される期間は、メインメモリ１６
０からデータの読み出しを行う期間である。また、斜線
で示されるブロックは、互いに同一フレームのデータブ
ロックであって、メインメモリ１６０の同一バンクに対
してアクセスされる。フレーム毎にバンクが切り替えら
れてアクセスが行われる。なお、図１５Ａは、１フレー
ムの期間に対応したフレームパルスである。

【０１２１】なお、メインメモリ１６０へのアクセスに
対して調停処理を行う場合には、この図１５に示される
ように、ある一定の周期、例えばビデオフレーム周期の
期間において、連続的な処理とバースト的な処理とを行
う場合が多い。

【０１２２】オーディオデータは、外符号パリティの付
加やシャフリング処理などを施されて、メインメモリ１
６０に書き込まれる。この実施の一形態では、オーディ
オデータが非圧縮で扱われ、ビデオのフレームとの関連
性が殆ど無いため、図１５Ｄに示されるように、オーデ
ィオデータは、連続的にメインメモリ１６０に書き込ま
れる。

【０１２３】一方、ビデオデータは、上述した第１のパ
ッキング処理により、図１５Ｂに示されるように、オー
ディオデータより若干遅延され、フレームパルスのタイ
ミングでメインメモリ１６０に書き込まれる。１フレー
ム分のデータに対する第１のパッキング処理が終了した
ビデオデータは、第２のパッキング処理により、１ＥＣ
Ｃブロック単位でメインメモリ１６０から読み出され
る。読み出されたデータは、パッキングおよび外符号パ
リティの付加がなされ、メインメモリ１６０に書き戻さ
れる（図１５Ｃ）。

【０１２４】なお、これら第１および第２のパッキング
処理に要する時間で、記録側システム全体の処理の遅延
量が決まることになる。すなわち、ある処理量を１フレ
ームかけて行う場合に比して、等しい処理量を０．５フ
レームかけて行う場合には、メインメモリ１６０に対す
る転送データレートが２倍になる。そのため、第１およ
び第２のパッキング処理にどれだけの時間をかけるか
は、メインメモリ１６０とのバス幅を考慮して決められ
る。

【０１２５】１フレーム分のデータがメインメモリ１６
０に書き戻されると、ビデオデータおよびオーディオデ
ータは、図１５Ｅに示されるように、アジマスの異なる
２つの磁気ヘッドのそれぞれに対応してシンクブロック
単位で読み出され、ＩＤ、内符号パリティ、同期パター
ンの付加などの所定の処理を経てＲＦデータとされ、回
転ヘッド１２２により磁気テープ１２３への記録がなさ
れる。ＲＦデータは、回転ヘッド１２２に設けられた２
つの磁気ヘッドがトラックをトレースしているときに出
力される。したがって、メインメモリ１６０からのデー
タの読み出しは、記録を行う磁気ヘッドの数や、１フレ
ーム当たりのトラック数、磁気テープ１２３の回転ヘッ
ド１２２に対する巻き付け角などに依存する。図１５Ｅ
の例では、８トラックで１フレームのデータが記録され
るトラックフォーマットとなっている。

【０１２６】図１５から分かるように、１フレームの期
間内で、メインメモリ１６０に対してアクセスが集中す
るタイミングと、比較的アクセスが少ないタイミングと
が存在する。例えば、図１５のタイミングＳでは、第１
のパッキング処理によるアクセスと、オーディオデータ
の書き込みによるアクセスの２つがメインメモリ１６０
に対して行われるだけである。一方、タイミングＴで
は、図１５Ｂ〜図１５Ｅに示される全てのアクセスが集
中している。

【０１２７】この発明では、内部からの、メインメモリ
１６０に対する書き込みや読み出しの要求が無いとき
に、リフレッシュコマンドを発行する。図１５におい
て、ライトの期間やリードの期間では、常にメインメモ
リ１６０がアクセスされているわけではない。例えば、
メインメモリ１６０へのアクセスが少ないタイミングＳ
において、メインメモリ１６０に対する書き込みや読み
出しの要求が無いときに、メインメモリ１６０のリフレ
ッシュ処理を行う。

【０１２８】このように、メインメモリ１６０に対する
アクセスが空いた期間を利用してメインメモリ１６０の
リフレッシュ処理を行うことで、リフレッシュ処理によ
るメインメモリ１６０の入出力のデータレートの低下を
防ぐことができる。そのため、リフレッシュ処理のため
に固定のバンド幅を確保する必要がない。

【０１２９】インターフェイス１６４によって、メイン
メモリ１６０に対するアクセスがされていないタイミン
グを検出する。例えば、インターフェイス１６４に接続
される各ブロックから出力される、書き込みおよび／ま
たは読み出しのアクセスを要求するアクセス要求信号に
基づき、アクセスがされていないタイミングが検出され
る。

【０１３０】アクセスが少ないタイミングが検出される
と、インターフェイス１６４から図示されないリフレッ
シュパルス発生回路に対してリフレッシュパルスの発生
を要求するリクエスト信号が出される。このリクエスト
信号に応じてリフレッシュパルス発生回路で発生された
リフレッシュパルスに基づき、インターフェイス１６４
からメインメモリ１６０に対してリフレッシュコマンド
が発行される。メインメモリ１６０では、このコマンド
に応じて、リフレッシュ処理を行う。リフレッシュ処理
が行われている間、インターフェイス１６４から各ブロ
ックに対して供給されるビジー信号がハイレベルとさ
れ、インターフェイス１６４に接続された各ブロックに
よるメインメモリ１６０に対するアクセスが禁止され
る。

【０１３１】実際の処理としては、上述したリフレッシ
ュパルスモードと、このフルリフレッシュモードとの共
通化を考慮して、リフレッシュ処理を行うことが好まし
い。例えば、インターフェイス１６４において、メイン
メモリ１６０に対するライトおよび／またはリード要求
が無い期間を、例えばクロックをカウントすることで計
測する。計測の結果、要求が一定期間（一定クロック数
の期間）内に無いとされたら、インターフェイス１６４
からリフレッシュパルス発生回路に対して、リフレッシ
ュパルスを発生させる旨要求され、この要求に応じて発
生されたリフレッシュパルスにより、メインメモリ１６
０に対してリフレッシュコマンドを発行する。

【０１３２】なお、上述したメインメモリ１６０のリフ
レッシュ処理を行う３つのモードは、ＣＰＵ１２７で設
定される。設定されたモード設定情報は、ＣＰＵインタ
ーフェイス１２６を介してインターフェイス１６４に供
給され、インターフェイス１６４において、供給された
モード設定情報に従い、メインメモリ１６０のリフレッ
シュ処理を制御する。なお、これはこの例に限らず、図
１６の構成が含まれるＩＣの外部ピンの状態で設定、変
更することも可能である。

【０１３３】

【発明の効果】以上説明したように、この発明によれ
ば、メインメモリに対する書き込みや読み出しのアクセ
スが少ないタイミングで、メインメモリのリフレッシュ
処理を行うことができるため、所定のデータレートを確
保するためにリフレッシュ処理のために固定のバンド幅
を必要とせず、メインメモリに対して、バスの利用効率
の良いアクセスを行うことができる効果がある。

【図面の簡単な説明】

【図１】ブロック間インターフェイスの構成の一例を概
略的に示すブロック図である。

【図２】リフレッシュパルス発生回路によって発生され
る一例のリフレッシュパルスを示すタイミングチャート
である。

【図３】この発明によるブロック間インタフェースを採
用したディジタルＶＴＲの記録側の構成を示すブロック
図である。

【図４】この発明によるブロック間インタフェースを採
用したディジタルＶＴＲの再生側の構成を示すブロック
図である。

【図５】トラックフォーマットの一例を示す略線図であ
る。

【図６】トラックフォーマットの他の例を示す略線図で
ある。

【図７】シンクブロックの構成の複数の例を示す略線図
である。

【図８】シンクブロックに付加されるＩＤおよびＤＩＤ
の内容を示す略線図である。

【図９】ビデオエンコーダの出力の方法と可変長符号化
を説明するための略線図である。

【図１０】ビデオエンコーダの出力の順序の並び替えを
説明するための略線図である。

【図１１】順序の並び替えられたデータをシンクブロッ
クにパッキングする処理を説明するための略線図であ
る。

【図１２】ビデオデータおよびオーディオデータに対す
るエラー訂正符号を説明するための略線図である。

【図１３】記録信号処理部のより具体的なブロック図で
ある。

【図１４】使用するメモリのメモリ空間を示す略線図で
ある。

【図１５】メインメモリへの一例のアクセスを示すタイ
ムチャートである。

【図１６】メモリアクセスの一例および他の例を説明す
るためのタイミングチャートである。

【図１７】メインメモリとメインメモリに対してアクセ
スを行う内部ブロックとの間に調停ブロックを設けた構
成を概略的に示すブロック図である。

【図１８】従来技術によるリフレッシュパルスを説明す
るためのタイムチャートである。

【図１９】ＳＤＲＡＭにおけるリフレッシュ処理の一例
のタイムチャートである。

【符号の説明】

１・・・ＳＤＲＡＭ、２・・・調停ブロック、３・・・
ライト処理を行う内部ブロック、４・・・リード処理を
行う内部ブロック、５・・・リフレッシュパルス発生回
路、１０７・・・パッキングおよびシャフリング部、１
０９、１１６・・・外符号エンコーダ、１１０，１１７
・・・シャフリング部、１１８・・・ＩＤ付加部、１２
０・・・同期付加部、１６０・・・メインメモリ、１６
４・・・インターフェイス

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B024 AA15 BA15 BA21 CA11 DA06 DA08 5B060 CA10 DA08 5D044 AB07 BC01 CC03 DE91 EF03 FG10 GK08

Claims

【特許請求の範囲】

【請求項１】信号処理ブロックからメモリに対するア
クセスが調停ブロックを介してなされるメモリインター
フェイスにおいて、複数の信号処理ブロックからアクセスがなされ、一定期
間内にリフレッシュ処理を行うことでデータを保持する
メモリと、上記リフレッシュ処理を行うことを指示する指示信号を
発生する指示信号発生手段と、上記指示信号が入力され、上記複数の信号処理ブロック
のそれぞれに対して、上記メモリにアクセスできる期間
とできない期間とを指示するビジー信号を出力する調停
ブロックとを有し、上記調停ブロックは、上記メモリに対するアクセスがさ
れていないときに、上記指示信号発生手段に対して上記
指示信号の発生を要求するようにしたことを特徴とする
メモリインターフェイス。
【請求項２】請求項１に記載のメモリインターフェイ
スにおいて、上記調停ブロックは、上記複数の信号処理ブロックから
の上記メモリに対するアクセス要求が所定期間、無かっ
たときに、上記指示信号発生手段に対して上記指示信号
の発生を要求するようにしたことを特徴とするメモリイ
ンターフェイス。
【請求項３】請求項１に記載のメモリインターフェイ
スにおいて、上記指示信号発生手段は、さらに、一定間隔で上記指示
信号を発生するようにされ、上記一定間隔で上記指示信
号を発生する第１のモードと、上記調停ブロックによる
上記要求に基づき上記指示信号を発生する第２のモード
とを切り替え可能としたことを特徴とするメモリインタ
ーフェイス。
【請求項４】請求項１に記載のメモリインターフェイ
スにおいて、上記メモリは、複数のバンクを有し、各バンクがローお
よびカラムアドレスによってアドレスが指定され、複数
ワードを単位としてアクセスされるバースト可能であ
り、ディジタル情報データが上記単位で入力または出力
されることを特徴とするメモリインターフェイス。
【請求項５】請求項１に記載のメモリインターフェイ
スにおいて、上記複数の信号処理ブロックと、上記調停ブロックがＩ
Ｃの構成とされ、上記メモリが上記ＩＣの外に接続され
ることを特徴とするメモリインターフェイス。
【請求項６】複数の信号処理ブロックからメモリに対
するアクセスが調停ブロックを介してなされるメモリイ
ンターフェイスを有するデータ処理装置において、上記メモリインターフェイスは、複数の信号処理ブロックからアクセスがなされ、一定期
間内にリフレッシュ処理を行うことでデータを保持する
メモリと、上記リフレッシュ処理を行うことを指示する指示信号を
発生する指示信号発生手段と、上記指示信号が入力され、上記複数の信号処理ブロック
のそれぞれに対して、上記メモリにアクセスできる期間
とできない期間とを指示するビジー信号を出力する調停
ブロックとを有し、上記調停ブロックは、上記メモリに対するアクセスがさ
れていないときに、上記指示信号発生手段に対して上記
指示信号の発生を要求するようにしたことを特徴とする
データ処理装置。
【請求項７】請求項６に記載のデータ処理装置におい
て、上記調停ブロックは、上記複数の信号処理ブロックから
の上記メモリに対するアクセス要求が所定期間、無かっ
たときに、上記指示信号発生手段に対して上記指示信号
の発生を要求するようにしたことを特徴とするデータ処
理装置。
【請求項８】請求項６に記載のデータ処理装置におい
て、上記指示信号発生手段は、さらに、一定間隔で上記指示
信号を発生するようにされ、上記一定間隔で上記指示信
号を発生する第１のモードと、上記調停ブロックによる
上記要求に基づき上記指示信号を発生する第２のモード
とを切り替え可能としたことを特徴とするデータ処理装
置。
【請求項９】請求項６に記載のデータ処理装置におい
て、上記メモリは、複数のバンクを有し、各バンクがローお
よびカラムアドレスによってアドレスが指定され、複数
ワードを単位としてアクセスされるバースト可能であ
り、ディジタル情報データが上記単位で入力または出力
されることを特徴とするデータ処理装置。
【請求項１０】請求項６に記載のデータ処理装置にお
いて、上記複数の信号処理ブロックと、上記調停ブロックがＩ
Ｃの構成とされ、上記メモリが上記ＩＣの外に接続され
ることを特徴とするデータ処理装置。