JP2583589B2 - ランレングス処理回路 - Google Patents
ランレングス処理回路Info
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- JP2583589B2 JP2583589B2 JP63266049A JP26604988A JP2583589B2 JP 2583589 B2 JP2583589 B2 JP 2583589B2 JP 63266049 A JP63266049 A JP 63266049A JP 26604988 A JP26604988 A JP 26604988A JP 2583589 B2 JP2583589 B2 JP 2583589B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、画像データの符号化処理さらにはそのため
のランレングス処理技術に関し、例えばファクシミリに
おける１走査線上の画像データの１つの変化点から次の
変化点までの連続長（いわゆるランレングス）の検出に
適用して有効な技術に関する。
のランレングス処理技術に関し、例えばファクシミリに
おける１走査線上の画像データの１つの変化点から次の
変化点までの連続長（いわゆるランレングス）の検出に
適用して有効な技術に関する。
［従来技術］ ファクシミリなどではデータ伝送時間を短縮するため
に、送信側では画像データを圧縮して伝送し、受信側で
はこれを元の画像データに復元する符号化復号化処理が
行われている。このような符号化復号化処理の１つにMH
（Modified Huffman）符号化方式がある。当該符号化方
式は走査線中の各画素が白から黒、黒から白に変化する
までの同色画素の連続する長さを検出して符号化する方
式である。
に、送信側では画像データを圧縮して伝送し、受信側で
はこれを元の画像データに復元する符号化復号化処理が
行われている。このような符号化復号化処理の１つにMH
（Modified Huffman）符号化方式がある。当該符号化方
式は走査線中の各画素が白から黒、黒から白に変化する
までの同色画素の連続する長さを検出して符号化する方
式である。
かかるMH符号化方式をサポートするためのLSIは、画
像読み取りスキャナのようなセンサから読み取られた１
本の走査線上の画像データを一旦外部のメモリに取り込
み、これを順次読み出して画素が白から黒、黒から白に
変化するまでの同色画素の連続長を算出して符号化し、
出力する。
像読み取りスキャナのようなセンサから読み取られた１
本の走査線上の画像データを一旦外部のメモリに取り込
み、これを順次読み出して画素が白から黒、黒から白に
変化するまでの同色画素の連続長を算出して符号化し、
出力する。
従来のLSIは、１走査線分の画素データを取り込んだ
メモリから16ビットのような単位で画素データを逐次読
み込んで変化点の検出を行なっていたため、メモリのア
クセスに伴うオーバーヘッドが非常に大きく、符号化処
理が遅くなっていた。
メモリから16ビットのような単位で画素データを逐次読
み込んで変化点の検出を行なっていたため、メモリのア
クセスに伴うオーバーヘッドが非常に大きく、符号化処
理が遅くなっていた。
そこで、LSI内部にバッファを設けてメモリに格納さ
れた画素データをバッファを介して取り込むバッファ方
式を考えついた。ところが、１走査線当たりの画素数は
数Ｋバイトから10数Ｋバイトにも及ぶのに対し、LSI内
部に内蔵できるバッファの容量には限界がある。そのた
め、外部のメモリから内部のバッファに画素データを転
送する場合、複数回に分けて行わなければならない。し
たがって、同色画素の最大連続長がメモリの記憶容量以
上となる場合即ち１走査線上に含まれる画素数がメモリ
の記憶容量以上となる場合には、メモリに対するデータ
の入れ替え回数をも考慮して上記連続長を算出しなけれ
ばならない。つまり、第５図に示されるように、同色画
素の連続長は、アドレス生成回路１からメモリ２に与え
られるメモリアドレスとメモリ２に対するデータの入れ
替え回数とをソフトウェアで処理して算出しなければな
らない。
れた画素データをバッファを介して取り込むバッファ方
式を考えついた。ところが、１走査線当たりの画素数は
数Ｋバイトから10数Ｋバイトにも及ぶのに対し、LSI内
部に内蔵できるバッファの容量には限界がある。そのた
め、外部のメモリから内部のバッファに画素データを転
送する場合、複数回に分けて行わなければならない。し
たがって、同色画素の最大連続長がメモリの記憶容量以
上となる場合即ち１走査線上に含まれる画素数がメモリ
の記憶容量以上となる場合には、メモリに対するデータ
の入れ替え回数をも考慮して上記連続長を算出しなけれ
ばならない。つまり、第５図に示されるように、同色画
素の連続長は、アドレス生成回路１からメモリ２に与え
られるメモリアドレスとメモリ２に対するデータの入れ
替え回数とをソフトウェアで処理して算出しなければな
らない。
尚、画像情報の符号化復合化処理について記載された
文献の例としては1986年11月発行の「電子材料］P25〜P
26がある。
文献の例としては1986年11月発行の「電子材料］P25〜P
26がある。
［発明が解決しようとする課題］ しかしながら、MH符号化方式のような画像データの符
号化処理において必要とされるような同色画素の連続長
の算出にソフトウェア処理が介在されると、そのソフト
ウェア処理ステップ数分だけ当該連続長の算出処理が遅
れると共に、ソフトウェアに対する負担が大きくなると
いう問題点があることが明らかとなった。
号化処理において必要とされるような同色画素の連続長
の算出にソフトウェア処理が介在されると、そのソフト
ウェア処理ステップ数分だけ当該連続長の算出処理が遅
れると共に、ソフトウェアに対する負担が大きくなると
いう問題点があることが明らかとなった。
本発明の目的は、画像データの符号化において必要と
される同色画素の連続長を算出する処理の高速化を図る
ことができるランレングス処理回路を提供することにあ
る。
される同色画素の連続長を算出する処理の高速化を図る
ことができるランレングス処理回路を提供することにあ
る。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、１走査線上の連続する画素データの変化点
を検出し、変化点から次の変化点までの画素数に対応し
たランレングスデータを形成して出力するランレングス
処理回路において、１走査線上の画素データのビット数
よりも小さな記憶容量を有し、2mビットのデータがパラ
レルに入出力されるバッファと、１走査線上の先頭から
の位置を表すバイナリデータの下位ｍビットを含まない
ベースデータを順次生成するベースデータ生成手段と、
上記ベースデータを上記バッファの記憶容量に対応した
アドレス範囲の信号に変換する変換手段と、上記変換手
段により変換された信号によって上記バッファがアクセ
スされることで読み出された2mビットの画素データに基
づいてそのデータ内の変化点を検出し、変化点を検出し
たことを示す検出信号を出力する変化点検出手段と、上
記ベースデータ生成手段により生成されたベースデータ
を上位側に、また上記2mビットの画素データ内の位置を
示すｍビットのデータを下位側に入れたデータを合成す
るデータ合成手段と、上記検出手段に基づいて上記合成
手段で合成された変化点位置を示すデータを取り込んで
保持し、前の保持データとの差を求めることによりラン
レングスデータを算出して出力する演算回路とを設ける
ようにした。
を検出し、変化点から次の変化点までの画素数に対応し
たランレングスデータを形成して出力するランレングス
処理回路において、１走査線上の画素データのビット数
よりも小さな記憶容量を有し、2mビットのデータがパラ
レルに入出力されるバッファと、１走査線上の先頭から
の位置を表すバイナリデータの下位ｍビットを含まない
ベースデータを順次生成するベースデータ生成手段と、
上記ベースデータを上記バッファの記憶容量に対応した
アドレス範囲の信号に変換する変換手段と、上記変換手
段により変換された信号によって上記バッファがアクセ
スされることで読み出された2mビットの画素データに基
づいてそのデータ内の変化点を検出し、変化点を検出し
たことを示す検出信号を出力する変化点検出手段と、上
記ベースデータ生成手段により生成されたベースデータ
を上位側に、また上記2mビットの画素データ内の位置を
示すｍビットのデータを下位側に入れたデータを合成す
るデータ合成手段と、上記検出手段に基づいて上記合成
手段で合成された変化点位置を示すデータを取り込んで
保持し、前の保持データとの差を求めることによりラン
レングスデータを算出して出力する演算回路とを設ける
ようにした。
［作用］ 上記した手段によれば、メモリに取り込んだ画素デー
タを転送するバッファを内部に有するため、メモリのア
クセスに伴うオーバーヘッドを小さくして画素データの
符号化処理の高速化が可能になると共に、同色画素の連
続長の算出をハードウェアで実現することができるため
ソフトウェア処理が不要となり、ソフトウェア処理を必
要とする方式に比べて同色画素の連続長の算出処理を高
速化することができる。
タを転送するバッファを内部に有するため、メモリのア
クセスに伴うオーバーヘッドを小さくして画素データの
符号化処理の高速化が可能になると共に、同色画素の連
続長の算出をハードウェアで実現することができるため
ソフトウェア処理が不要となり、ソフトウェア処理を必
要とする方式に比べて同色画素の連続長の算出処理を高
速化することができる。
［実施例］ 第１図に本発明に係るランレングス処理回路の一実施
例が示されている。同図に示されているランレングス処
理回路は、特に制限されないが、MH符号化方式により走
査線中の各画素が白から黒、黒から白に変化するまでの
同色画素の連続長を符号化するLSIに含まれ、ファクシ
ミリにおける１走査線上の画像データの変化点から次の
変化点までの連続長の検出に適用される。
例が示されている。同図に示されているランレングス処
理回路は、特に制限されないが、MH符号化方式により走
査線中の各画素が白から黒、黒から白に変化するまでの
同色画素の連続長を符号化するLSIに含まれ、ファクシ
ミリにおける１走査線上の画像データの変化点から次の
変化点までの連続長の検出に適用される。
第１図において、10は、画像読み取りスキャナのよう
なセンサから読み取られ図示しない外部のメモリに格納
された１本の走査線上の画像データを順次取り込むため
のバッファとしてのRAM（ランダム・アクセス・メモ
リ）である。このRAM10は、特に制限されないが、6144
ビットの記憶容量を有し、データを16ビット単位でパラ
レルに入出力可能な384×16ビットのような構成とさ
れ、且つ９ビットのメモリアドレス信号MA1〜MA9でアク
セスされるようになっている。上記図示しないセンサで
読み取られる１走査線当たりの画素PX1〜PXnの数は、特
に制限されないが例えば64Kビット（65536ビット）とさ
れ、上記RAM10のデータビット数（記憶容量）である614
4ビット（384×16ビット）よりも大きい。
なセンサから読み取られ図示しない外部のメモリに格納
された１本の走査線上の画像データを順次取り込むため
のバッファとしてのRAM（ランダム・アクセス・メモ
リ）である。このRAM10は、特に制限されないが、6144
ビットの記憶容量を有し、データを16ビット単位でパラ
レルに入出力可能な384×16ビットのような構成とさ
れ、且つ９ビットのメモリアドレス信号MA1〜MA9でアク
セスされるようになっている。上記図示しないセンサで
読み取られる１走査線当たりの画素PX1〜PXnの数は、特
に制限されないが例えば64Kビット（65536ビット）とさ
れ、上記RAM10のデータビット数（記憶容量）である614
4ビット（384×16ビット）よりも大きい。
従って、１走査線の画素データをランレングス処理回
路に取り込むには、上記RAM10のデータを11回書き換え
る必要がある。また、１走査線上の同色画素の連続長は
上記RAM10のデータビット数を超えることがある。第４
図に、１走査線上において同色画素の連続すなわちラン
レングスが５つの場合の例が示されている。同図に示さ
れている符号RL1〜RL5は、その範囲に含まれる画素数を
表すデータを示しており、本実施例に従えば、各々最大
64Kビットの画素数を任意に表すことができる16ビット
のデータRL0〜RL15（以下、これをランレングスデータ
と称する）により構成される。
路に取り込むには、上記RAM10のデータを11回書き換え
る必要がある。また、１走査線上の同色画素の連続長は
上記RAM10のデータビット数を超えることがある。第４
図に、１走査線上において同色画素の連続すなわちラン
レングスが５つの場合の例が示されている。同図に示さ
れている符号RL1〜RL5は、その範囲に含まれる画素数を
表すデータを示しており、本実施例に従えば、各々最大
64Kビットの画素数を任意に表すことができる16ビット
のデータRL0〜RL15（以下、これをランレングスデータ
と称する）により構成される。
本実施例（第１図）のランレングス処理回路は、ラン
レングスデータRL0〜RL15の内下位４ビットRL0〜RL3を
除く12ビットのデータRL4〜RL15（以下、ベースデータ
と称する）を内部制御手順に従って順次出力する演算器
もしくはカウンタのような回路からなるベースデータ生
成手段11を備える。このベースデータ生成手段11から出
力されるベースデータRL4〜RL15は次の変換手段12に供
給され、この変換手段12は、上記ベースデータRL4〜RL1
5を、上記RAM10をアクセスするための９ビットのメモリ
アドレス信号MA1〜MA9に変換してRAM10に供給する。
レングスデータRL0〜RL15の内下位４ビットRL0〜RL3を
除く12ビットのデータRL4〜RL15（以下、ベースデータ
と称する）を内部制御手順に従って順次出力する演算器
もしくはカウンタのような回路からなるベースデータ生
成手段11を備える。このベースデータ生成手段11から出
力されるベースデータRL4〜RL15は次の変換手段12に供
給され、この変換手段12は、上記ベースデータRL4〜RL1
5を、上記RAM10をアクセスするための９ビットのメモリ
アドレス信号MA1〜MA9に変換してRAM10に供給する。
上記変換手段12は、特に限定されないが、上記メモリ
アドレス信号MA1〜MA9のビット数とベースデータRL4〜R
L15のビット数との関係（9:12）に従い、ベースデータ
の下位７ビットRL4〜RL10をそのままメモリアドレス信
号MA1〜MA7として出力し、ベースデータの上位５ビット
RL11〜RL15をメモリアドレス信号の上位２ビットMA8,MA
9に変化して出力する。
アドレス信号MA1〜MA9のビット数とベースデータRL4〜R
L15のビット数との関係（9:12）に従い、ベースデータ
の下位７ビットRL4〜RL10をそのままメモリアドレス信
号MA1〜MA7として出力し、ベースデータの上位５ビット
RL11〜RL15をメモリアドレス信号の上位２ビットMA8,MA
9に変化して出力する。
第２図は、この変換手段12における変換態様の一例を
示す。第２図に示されているように、この実施例では、
ベースデータの上位５ビットRL11〜RL15における32通り
の一連のバイナリ変化に対し、メモリアドレス信号の上
位２ビットMA8,MA9は、「0,0」、「1,0」、「0,1」の３
通りを順次繰り返し変化するような変換を行なう。即
ち、12ビットのベースデータRL4〜RL15の下位側から２
の７乗×３通りの変化毎に９ビットのメモリアドレス信
号MA1〜MA9が一巡し、これによってRAM10から384×16ビ
ットのデータがすべて読み出される。RAM10の一回の読
み出しが終了すると、外部のメモリから次の384×16ビ
ットの画素データがRAM10に取り込まれる。これを11回
繰り返すことで64Kビットの１走査線分の画像データが
取り込まれて処理される。
示す。第２図に示されているように、この実施例では、
ベースデータの上位５ビットRL11〜RL15における32通り
の一連のバイナリ変化に対し、メモリアドレス信号の上
位２ビットMA8,MA9は、「0,0」、「1,0」、「0,1」の３
通りを順次繰り返し変化するような変換を行なう。即
ち、12ビットのベースデータRL4〜RL15の下位側から２
の７乗×３通りの変化毎に９ビットのメモリアドレス信
号MA1〜MA9が一巡し、これによってRAM10から384×16ビ
ットのデータがすべて読み出される。RAM10の一回の読
み出しが終了すると、外部のメモリから次の384×16ビ
ットの画素データがRAM10に取り込まれる。これを11回
繰り返すことで64Kビットの１走査線分の画像データが
取り込まれて処理される。
第３図には、第２図に示されているような変換を実現
するための変換手段12の詳細な論理回路の一例が示され
ている。
するための変換手段12の詳細な論理回路の一例が示され
ている。
第３図において、符号INV1〜INV5はインバータ、NAND
1〜NAND8はナンドゲート、EXOR,EXOR2は排他的オアゲー
ト、AND1〜AND12はノア論理をとるため反転入力を得る
アンドゲート、OR1〜OR4は３入力オアゲート、OR5、OR6
はナンド論理をとるために反転入力を得るオアゲートで
ある。
1〜NAND8はナンドゲート、EXOR,EXOR2は排他的オアゲー
ト、AND1〜AND12はノア論理をとるため反転入力を得る
アンドゲート、OR1〜OR4は３入力オアゲート、OR5、OR6
はナンド論理をとるために反転入力を得るオアゲートで
ある。
上記変換手段12から出力されるメモリアドレス信号MA
1〜MA9にてアクセスされてRAM10から読み出された16ビ
ットのデータD0〜D15は白／黒変化検出回路13に供給さ
れる。白／黒変化検出回路13は、16ビットの読み出しデ
ータD0〜D15内に白から黒又は黒から白への変化がある
か否か判別し、変化があった場合には検出信号Ｓをアサ
ートする。さらに、変化があった場合にはその位置を示
す４ビットの変化点データRL0〜RL3を生成して出力す
る。
1〜MA9にてアクセスされてRAM10から読み出された16ビ
ットのデータD0〜D15は白／黒変化検出回路13に供給さ
れる。白／黒変化検出回路13は、16ビットの読み出しデ
ータD0〜D15内に白から黒又は黒から白への変化がある
か否か判別し、変化があった場合には検出信号Ｓをアサ
ートする。さらに、変化があった場合にはその位置を示
す４ビットの変化点データRL0〜RL3を生成して出力す
る。
上記白／黒変化検出回路13から出力された４ビットの
変化点データRL0〜RL3は合成回路14に供給され、合成回
路14は、上記ベースデータ生成手段11から出力された12
ビットの12ビットのベースデータRL4〜RL15の下位側に
４ビットの変化点データRL0〜RL3を挿入して16ビットの
変化点データRL0〜RL15を合成する。合成された16ビッ
トの変化点データRL0〜RL15は、演算回路15に供給され
る。演算回路15は、特に制限されないが、走査線上の画
素データが白／黒に変化するのに呼応してアサートされ
る前記変化検出信号Ｓの変化に呼応するタイミングでそ
のときの16ビットの変化点データRL0〜RL15を取り込ん
で保持すると共に、その前に取り込んで保持している変
化点データRL0〜RL15との差を求めることによって、画
素が白から黒、黒から白へ変化するまでの同色画素の連
続長を表すランレングスデータRLを算出する。演算回路
15で算出されたランレングスデータRLは、特に制限され
ないが、符号化回路16で符号化圧縮されて出力される。
変化点データRL0〜RL3は合成回路14に供給され、合成回
路14は、上記ベースデータ生成手段11から出力された12
ビットの12ビットのベースデータRL4〜RL15の下位側に
４ビットの変化点データRL0〜RL3を挿入して16ビットの
変化点データRL0〜RL15を合成する。合成された16ビッ
トの変化点データRL0〜RL15は、演算回路15に供給され
る。演算回路15は、特に制限されないが、走査線上の画
素データが白／黒に変化するのに呼応してアサートされ
る前記変化検出信号Ｓの変化に呼応するタイミングでそ
のときの16ビットの変化点データRL0〜RL15を取り込ん
で保持すると共に、その前に取り込んで保持している変
化点データRL0〜RL15との差を求めることによって、画
素が白から黒、黒から白へ変化するまでの同色画素の連
続長を表すランレングスデータRLを算出する。演算回路
15で算出されたランレングスデータRLは、特に制限され
ないが、符号化回路16で符号化圧縮されて出力される。
尚、ベースデータ生成手段11におけるベースデータの
生成制御や演算回路15における演算制御などのランレン
グス処理回路内の動作制御は、特に制限されないが、マ
イクロプログラム制御方式の制御部からの制御信号に従
って制御されるようになっている。
生成制御や演算回路15における演算制御などのランレン
グス処理回路内の動作制御は、特に制限されないが、マ
イクロプログラム制御方式の制御部からの制御信号に従
って制御されるようになっている。
上記実施例によれば以下の作用効果を得ることができ
る。
る。
（１）１走査線上の連続する画素データの変化点を検出
し、変化点から次の変化点までの画素数に対応したラン
レングスデータを形成して出力するランレングス処理回
路において、画素データを取り込むバッファとしてのRA
Mを内部に有するため、メモリのアクセスに伴うオーバ
ーヘッドを小さくして画素データの符号化処理の高速化
が可能になる。
し、変化点から次の変化点までの画素数に対応したラン
レングスデータを形成して出力するランレングス処理回
路において、画素データを取り込むバッファとしてのRA
Mを内部に有するため、メモリのアクセスに伴うオーバ
ーヘッドを小さくして画素データの符号化処理の高速化
が可能になる。
（２）１走査線上の画素データのビット数よりもバッフ
ァとしてのRAMの記憶容量が小さい場合においても、１
走査線上の先頭からの位置を表すバイナリデータの下位
ｍビットを含まないベースデータを順次生成するベース
データ生成手段と、上記ベースデータを上記RAMの記憶
容量に対応したアドレス範囲の信号に変換する変換手段
とを備えているので、同色画素の連続長の算出をハード
ウェアで実現することができるためソフトウェア処理が
不要となり、ソフトウェア処理を必要とする方式に比べ
て同色画素の連続長の算出処理を高速化することができ
る。
ァとしてのRAMの記憶容量が小さい場合においても、１
走査線上の先頭からの位置を表すバイナリデータの下位
ｍビットを含まないベースデータを順次生成するベース
データ生成手段と、上記ベースデータを上記RAMの記憶
容量に対応したアドレス範囲の信号に変換する変換手段
とを備えているので、同色画素の連続長の算出をハード
ウェアで実現することができるためソフトウェア処理が
不要となり、ソフトウェア処理を必要とする方式に比べ
て同色画素の連続長の算出処理を高速化することができ
る。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更す
ることができる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更す
ることができる。
例えば合成回路14から出力される変化点データRL0〜R
L15に基づいてランレングスデータRLを算出する演算は
上記実施例に限定されず、白／黒変化点の検出に呼応し
てベースデータ手段11の出力を切り換え制御するように
してもよい。また、RAM10は16ビットのデータをパラレ
ルに入出力する構成に限定されず、適宜変更することが
できる。例えば、８ビットのデータをパラレルに入出力
するように構成されたRAMであっても良い。その場合、
ベースデータ生成手段11は、16ビットのランレングスデ
ータの上位13ビットRL3〜RL15を生成して出力し、白／
黒変化検出回路は下位３ビットの変化点データRL0〜RL2
を出力するように構成すれば良い。
L15に基づいてランレングスデータRLを算出する演算は
上記実施例に限定されず、白／黒変化点の検出に呼応し
てベースデータ手段11の出力を切り換え制御するように
してもよい。また、RAM10は16ビットのデータをパラレ
ルに入出力する構成に限定されず、適宜変更することが
できる。例えば、８ビットのデータをパラレルに入出力
するように構成されたRAMであっても良い。その場合、
ベースデータ生成手段11は、16ビットのランレングスデ
ータの上位13ビットRL3〜RL15を生成して出力し、白／
黒変化検出回路は下位３ビットの変化点データRL0〜RL2
を出力するように構成すれば良い。
また、上記実施例では演算回路15で得られたランレン
グスデータを符号化圧縮して出力すると説明したが、符
号化せずにそのまま出力することもできる。
グスデータを符号化圧縮して出力すると説明したが、符
号化せずにそのまま出力することもできる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるMH符号化方式をサ
ポートするファクシミリ用のLSIに適用するものとして
説明したが、本発明はそれに限定されるものでなく、MR
（Modified Read）方式もサポートしたりするような画
像データの符号化処理のための各種半導体集積回路に広
く適用することができる。本発明は少なくとも１つの走
査線に含まれるデータビット数に比べて記憶容量が少な
いバッファをアクセスして画像データを白／黒などその
種類毎に符号化する条件のものに適用することができ
る。
明をその背景となった利用分野であるMH符号化方式をサ
ポートするファクシミリ用のLSIに適用するものとして
説明したが、本発明はそれに限定されるものでなく、MR
（Modified Read）方式もサポートしたりするような画
像データの符号化処理のための各種半導体集積回路に広
く適用することができる。本発明は少なくとも１つの走
査線に含まれるデータビット数に比べて記憶容量が少な
いバッファをアクセスして画像データを白／黒などその
種類毎に符号化する条件のものに適用することができ
る。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、１走査線上の連続する画素データの変化点
を検出し、変化点から次の変化点までの画素数に対応し
たランレングスデータを形成して出力するランレングス
処理回路において、画素データを取り込むバッファとし
てのRAMを内部に有するため、メモリのアクセスに伴う
オーバーヘッドを小さくして画素データの符号化処理の
高速化が可能になるとともに、１走査線上の画素データ
のビット数よりもバッファとしてのRAMの記憶容量が小
さい場合においても、同色画素の連続長の算出をハード
ウェアで実現することができるためソフトウェア処理が
不要となり、ソフトウェア処理を必要とする方式に比べ
て同色画素の連続長の算出処理を高速化することができ
るという効果がある。さらにこれにより、ソフトウェア
に対する全体的な負担を軽減することができるようにな
る。
を検出し、変化点から次の変化点までの画素数に対応し
たランレングスデータを形成して出力するランレングス
処理回路において、画素データを取り込むバッファとし
てのRAMを内部に有するため、メモリのアクセスに伴う
オーバーヘッドを小さくして画素データの符号化処理の
高速化が可能になるとともに、１走査線上の画素データ
のビット数よりもバッファとしてのRAMの記憶容量が小
さい場合においても、同色画素の連続長の算出をハード
ウェアで実現することができるためソフトウェア処理が
不要となり、ソフトウェア処理を必要とする方式に比べ
て同色画素の連続長の算出処理を高速化することができ
るという効果がある。さらにこれにより、ソフトウェア
に対する全体的な負担を軽減することができるようにな
る。
第１図は本発明に係るランレングス処理回路の一実施例
を示すブロック図、 第２図はベースデータとメモリアドレス信号との変換態
様の一例を示す説明図、 第３図は第２図に示されている変換態様を実現するため
の変換手段の一例を示す論理回路図、 第４図は１走査線上の画素データとラレングスデータと
の関係を例示的に示す説明図、 第５図はメモリアドレス信号からランレングスデータを
ソフトウェアで得る方式の概略説明図である。 10……RAM、11……ベースデータ生成手段、12……変換
手段、13……白／黒変化検出回路、14……合成回路、15
……演算回路、16……符号化回路、RL0〜RL15……変化
点データ、MA1〜MA9……メモリアドレス信号、RL……ラ
ンレングスデータ。
を示すブロック図、 第２図はベースデータとメモリアドレス信号との変換態
様の一例を示す説明図、 第３図は第２図に示されている変換態様を実現するため
の変換手段の一例を示す論理回路図、 第４図は１走査線上の画素データとラレングスデータと
の関係を例示的に示す説明図、 第５図はメモリアドレス信号からランレングスデータを
ソフトウェアで得る方式の概略説明図である。 10……RAM、11……ベースデータ生成手段、12……変換
手段、13……白／黒変化検出回路、14……合成回路、15
……演算回路、16……符号化回路、RL0〜RL15……変化
点データ、MA1〜MA9……メモリアドレス信号、RL……ラ
ンレングスデータ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−168388（ＪＰ，Ａ)
Claims (3)
- 【請求項１】１走査線上の連続する画素データの変化点
を検出し、変化点から次の変化点までの画素数に対応し
たランレングスデータを形成して出力するランレングス
処理回路において、 １走査線上の画素データのビット数よりも小さな記憶容
量を有し、2mビットのデータがパラレルに入出力される
バッファと、 １走査線上の先頭からの位置を表すバイナリデータの下
位ｍビットを含まないベースデータを順次生成するベー
スデータ生成手段と、 上記ベースデータを上記バッファの記憶容量に対応した
アドレス範囲の信号に変換する変換手段と、 上記変換手段により変換された信号によって上記バッフ
ァがアクセスされることで読み出された2mビットの画素
データに基づいてそのデータ内の変化点を検出し、変化
点を検出したことを示す検出信号を出力する変化点検出
手段と、 上記ベースデータ生成手段により生成されたベースデー
タを上位側に、また上記2mビットの画素データ内の位置
を示すｍビットのデータを下位側に入れたデータを合成
するデータ合成手段と、 上記検出信号に基づいて上記合成手段で合成された変化
点位置を示すデータを取り込んで保持し、前の保持デー
タとの差を求めることによりランレグスデータを算出し
て出力する演算回路と、 を備えてなることを特徴とするランレングス処理回路。 - 【請求項２】上記変化点検出手段は、上記2mビットの画
素データ内の各画素位置を示すデータを順次出力すると
ともに変化点を検出したときに検出信号を出力するよう
に構成されてなることを特徴とする請求項１に記載のラ
ンレングス処理回路。 - 【請求項３】上記演算回路の次段には出力されたランレ
ングスデータを符号化する符号化回路が設けられてなる
ことを特徴とする請求項１または請求項２に記載のラン
レングス処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266049A JP2583589B2 (ja) | 1988-10-24 | 1988-10-24 | ランレングス処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266049A JP2583589B2 (ja) | 1988-10-24 | 1988-10-24 | ランレングス処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113670A JPH02113670A (ja) | 1990-04-25 |
| JP2583589B2 true JP2583589B2 (ja) | 1997-02-19 |
Family
ID=17425680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63266049A Expired - Fee Related JP2583589B2 (ja) | 1988-10-24 | 1988-10-24 | ランレングス処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583589B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4690281B2 (ja) * | 2006-09-29 | 2011-06-01 | Ｎｅｃパーソナルプロダクツ株式会社 | 情報処理装置 |
-
1988
- 1988-10-24 JP JP63266049A patent/JP2583589B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02113670A (ja) | 1990-04-25 |
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