KR100614652B1 - 전력 소모가 감소된 화상 처리 장치 및 방법 - Google Patents

Abstract

라스터 포맷과 블록 포맷 사이의 화상 데이터를 상호 변환하는 화상 처리 장치 및 방법은, 특히, 라스터 포맷을 블록 포맷으로 전환할 때, 카메라 프로세서에서 발생된 화상 데이터를 각 색 성분별로 분리하여 하나의 라인 메모리에 저장한 후, 블록 포맷으로 읽기에 적합한 순서로 블록 단위로 독출하여 JPEG 엔진으로 전달한다. 하나의 통합 라인 메모리를 사용하기 때문에 메모리 크기를 줄일 수 있고 이에 따라 칩 사이즈를 감소시킬 수 있다. 특히, 본 발명의 장치는, 하나의 블록에 포함된 라인 단위로 라인 메모리를 액세스함으로써 전력 소비가 감소된다.

Description

전력 소모가 감소된 화상 처리 장치 및 방법{IMAGE PROCESSING APPARATUS AND METHOD FOR REDUCING POWER CONSUMPTION}

도 1은 통상적인 VGA(Variable Graphics Array) 표준의 화상 처리 장치를 개략적으로 도시한 블록도;

도 2는 카메라 프로세서로부터의 화상 데이터가 라스터 스캔 순서로 라인 메모리에 기입되는 것을 보여주는 도면;

도 3은 라인 메모리에 저장된 화상 데이터가 블록 스캔 순서로 독출되는 것을 보여주는 도면;

도 4는 본 발명의 바람직한 실시예에 따른 화상 데이터 처리 장치를 보여주는 블록도;

도 5는 VGA 표준에 따른 한 프레임의 영상 데이터를 보여주는 도면;

도 6은 도 5에 도시된 한 페이즈를 구체적으로 보여주는 도면;

도 7은 도 4에 도시된 라인 메모리(130)의 바람직한 실시예를 보여주는 도면;

도 8은 카메라 프로세서(110)로부터 출력되는 화상 데이터를 보여주는 도면;

도 9a 내지 도 9d는 조합기(120)로부터 출력되는 한 페이즈의 데이터 세그먼트들이 라인 메모리(130)에 기입된 예들을 보여주는 도면들;

도 10a 및 도 10b는 데이터 세그먼트들이 라인 메모리(130)로부터/에 독출/기입될 때 신호들의 타이밍도들; 그리고

도 11은 해상도가 VGA인 경우 컬러 성분 데이터를 라인 메모리에 저장할 때 0.13um에서의 전력 소비량을 보여주고 있다.

*도면의 주요 부분에 대한 설명

100 : 화상 데이터 처리 장치 110 : 카메라 프로세서

120 : 조합기 130 : 라인 메모리

140 : 어드레스 발생기 150 : 분리기

160 : JPEG 엔진

본 발명은 화상 처리 장치 및 방법에 관한 것으로, 좀 더 구체적으로는 하나의 라인 메모리를 사용하여 라스터 스캔 순서의 화상 데이터와 블록 스캔 순서의 화상 데이터 사이의 상호 변환을 처리하는 화상 처리 장치 및 방법에 관한 것이다.

잘 알려진 바와 같이, JPEG(Joint Photographic Experts Group)은 데이터 압축을 위해 이산 코사인 변환(Discrete Cosine Transform:DCT)을 사용한다. DCT 압축 기술은 데이터를 8픽셀*8픽셀 단위의 블록으로 나누어 데이터를 처리한다. 하지만 카메라의 화상 처리부는 화상 데이터를 라인 단위로, 즉, 라스터 포맷(raster format)(라스터 스캔 순서:한 화상 전체에 대해서 좌에서 우로, 위에서 아래로)으 로 연속적으로 출력한다. 따라서, 라스터 스캔 순서의 화상 데이터를 블록 스캔 순서로 변환하기 위해서는, 최소 8 라인의 화상 데이터를 저장할 수 있는 라인 메모리가 필요하다. 8 라인이 저장된 라인 메모리로부터 8*8 픽셀의 화상 블록을 만드는 동안 카메라의 화상 처리부는 새로운 화상 데이터를 출력하기 때문에 연속적인 처리를 위해서는 8 라인의 라인 메모리가 더 필요하다. 즉, 하나의 라인 메모리에 화상 데이터가 기입되는 동안 다른 라인 메모리에 저장된 화상 데이터에 대한 8*8 블록 독출이 이루어진다. 화상 데이터는 휘도 성분 Y와 색차 성분 U 및 V로 구성되기 때문에 이들 각각의 성분들에 대해서 두 개의 라인 메모리가 필요하다.

도 1은 통상적인 VGA(Variable Graphics Array) 표준의 화상 처리 장치를 개략적으로 도시한 블록도로서, 단지 휘도 성분 Y에 대한 라인 메모리 시스템을 도시한다. 카메라 프로세서(10)에서 첫 번째 8 라인의 휘도 Y 성분이 출력되어 라인 메모리_Y0(20)에 순차적으로 저장된다. 두 번째 8 라인의 휘도 성분 Y가 라인 메모리_Y1(40)에 순차적으로 저장됨과 동시에 라인 메모리_Y0(20)에 대한 8*8 블록 단위 독출이 이루어진다. 이 때, 멀티플렉서(50)는 어드레스 발생 회로(30)의 제어에 응답해서 라인 메모리_Y0(12)로부터 독출된 8*8 화상 블록을 JPEG 엔진(22)으로 전달한다. 라인 메모리들(20, 40)에 대한 기입 및 독출 어드레스는 어드레스 발생 회로(30)에서 생성된다.

도 2는 카메라 프로세서(10)로부터의 화상 데이터가 라스터 스캔 순서로 라인 메모리에 기입되는 것을 보여주고 있고, 도 3은 라인 메모리에 저장된 화상 데이터가 블록 스캔 순서로 독출되는 것을 보여주고 있다. 도 2 및 도 3에서, 수평 방향 픽셀 수는 640이고, V는 수직 방향 픽셀 수(즉, 라인 수)는 480이다. 하나의 라인 메모리에는 8 개의 라인들에 속하는 640*8 픽셀들의 데이터가 저장된다. 하나의 픽셀의 데이터가 8-bit이면, 라인 메모리의 크기(size)는 640*8*8 비트이다. 이 실시예에서는, VGA를 기준으로 설명하나, 해상도에 따라서 라인 메모리의 크기는 변경된다.

다시 도 1을 참조하면, 라인 메모리들(20, 40)에 대한 기입 어드레스는 0 부터 640*8-1까지 순차적으로 증가한다.

블록 단위 독출을 위한 라인 메모리들에 대한 독출 어드레스(raddr)는 아래 수학식 1에 기재된 알고리즘에 따라 정해진다. 또한, 시스템 클럭 신호에 동기해서 하나의 픽셀 데이터가 카메라 프로세서(10)로부터 출력될 때마다 기입 어드레스(waddr)이 순차적으로 증가한다. M[0][] 및 M[1][]은 8-bit 단위로 액세스가 가능한 라인 메모리들(20, 40)을 가리킨다.

imax = 640<<3;

parity = 0;

for(i=0; i<640; i++){

waddr = 0;

for(v=0; v<8; v++){

for(h=0; h<8; h++){

raddr=v * 640 + i * 8 + h;

dout = M[parity][raddr];

M[~parity][waddr] = din;

waddr++;

}

}

parity = ~parity;

}

독출 어드레스(raddr)는 아래 수학식 2에 기재된 알고리즘에 따라서 구해질 수도 있다.

imax = 640<<3;

parity = 0;

for(i=0; i<imax ;i++){

waddr = 0;

for(v=0; v<8; v++){

addrp = (v*80 + i)<<3;

for(h=0; h<8; h++){

raddr=addrp + h;

dout = M[parity][raddr];

M[~parity][waddr] = din;

waddr++;

}

}

parity = ~parity;

}

여기서, i는 블록 순서를, v는 한 블록에서 수직 방향 라인 순서를, 그리고 h는 하나의 블록에 포함되는 수평 방향 픽셀의 순서를 나타낸다.

이와 같은 통상적인 화상 처리 방법은 각 색 성분에 대하여 두 개의 라인 메모리들을 사용한다. 예컨대, VGA 표준의 경우, 휘도 성분 Y에 대해서 640*8바이트의 라인 메모리를 두 개 사용한다. 따라서, 시스템의 저전력화를 위해 메모리를 칩에 내장할 경우, 칩 크기가 증가하는 문제점이 발생한다. 특히 처리하고자 하는 화상의 크기가 증가할수록 그 문제는 더욱 심각해진다.

본 출원인에 의해 "라스터 스캔 순서 화상 데이터와 블록 스캔 순서 화상 데이터 사이의 변환을 위한 화상 처리 장치 및 방법"이란 제목으로 2002년 11월 7일 출원된 국내공개특허공보 2004-40677호는 이와 같은 문제점을 해결하기 위해 제안되었다.

상기 특허는, 각 색 성분에 대하여 하나의 라인 메모리들을 사용함으로써 화상 처리 장치의 크기를 감소시켰다. 그러나, 상기 특허는 매 픽셀 데이터마다 라인 메모리를 액세스하여 기입/독출 동작이 수행되도록 함으로써 전력 소비가 크다는 단점이 있다.

따라서 본 발명의 목적은 라인 메모리의 크기를 감소시킬 수 있는 라스터 스캔 순서와 블록 스캔 순서 사이의 화상 데이터를 상호 변환하되, 전력 소비가 감소된 화상 처리 장치를 제공하는데 있다.

본 발명의 다른 목적은 하나의 라인 메모리를 사용하여 라스터 스캔 순서와 블록 스캔 순서 사이의 화상 데이터를 상호 변환하되, 전력 소비가 감소된 어드레스 발생기를 제공하는데 있다.

본 발명의 또 다른 목적은 라인 메모리의 크기를 감소시킬 수 있는 라스터 스캔 순서와 블록 스캔 순서 사이의 화상 데이터를 상호 변환하되, 전력 소비가 감소된 화상 처리 방법을 제공하는데 있다.

상술한 바와 같은 목적을 달성하기 위한 본 발명의 화상 데이터 처리 장치는: 라스터 스캔 순서의 화상 데이터를 픽셀 단위로 공급하는 화상 데이터 처리기와, 상기 화상 데이터 처리기로부터 n 개의 픽셀들의 화상 데이터를 순차적으로 입력받아서 하나의 데이터 세그먼트로 조합하는 조합기와, 기입 인에이블 신호, 독출 인에이블 신호 및 어드레스 신호를 발생하는 어드레스 발생기와, 상기 어드레스 신호 및 상기 기입 인에이블 신호에 응답해서 상기 조합기로부터의 데이터 세그먼트를 저장하고, 그리고 상기 어드레스 신호 및 상기 독출 인에이블 신호에 응답해서 저장된 데이터 세그먼트를 출력하는 라인 메모리와, 상기 라인 메모리로부터 출력된 데이터 세그먼트를 n 개의 픽셀들의 화상 데이터로 분리하는 분리기, 그리고 상 기 분리기로부터 각 픽셀의 화상 데이터를 순차적으로 입력받는 영상 처리 엔진을 포함한다.

바람직한 실시예에 있어서, 상기 어드레스 발생기는, 상기 라인 메모리에 저장된 상기 데이터 세그먼트들이 블록 스캔 순서로 독출되도록 상기 어드레스 신호를 발생한다.

바람직한 실시예에 있어서, 상기 조합기는, 클럭 신호에 동기해서 상기 화상 데이터 처리기로부터 n 개의 픽셀들의 화상 데이터를 순차적으로 입력받는다.

이 실시예에 있어서, 상기 분리기는, 상기 클럭 신호에 동기해서 상기 라인 메모리로부터 출력된 데이터 세그먼트를 n 개의 픽셀들의 화상 데이터로 분리한다.

이 실시예에 있어서, 상기 기입 인에이블 신호는 상기 조합기로부터 상기 데이터 세그먼트가 출력되고 나서 다음 데이터 세그먼트가 출력되기 전에 활성화된다.

이 실시예에 있어서, 상기 독출 인에이블 신호는 상기 기입 인에이블 신호보다 먼저 활성화된다.

이 실시예에 있어서, 상기 영상 처리 엔진은 JPEG(Joint Photographic Expert Group) 엔진이고, 상기 JPEG 엔진은 8 픽셀*8 픽셀 단위 블록의 영상 데이터를 처리한다.

이 실시예에 있어서, 상기 화상 데이터 처리기는, 수평 해상도(H) 및 수직 해상도(V)에 따른 H*V 픽셀 화상 데이터를 순차적으로 출력하며, 상기 H*V 픽셀 화상 데이터는, 각각이 상기 수평 해상도(H)*8 픽셀들을 포함하는 (V/8) 개의 페이즈 들로 나뉘어진다.

이 실시예에 있어서, 상기 라인 메모리로부터 출력되는 상기 데이터 세그먼트는 이전 페이즈의 데이터 세그먼트이다.

이 실시예에 있어서, 상기 라인 메모리에 저장되는 상기 데이터 세그먼트는 현재 페이즈의 데이터 세그먼트이다.

이 실시예에 있어서, 상기 라인 메모리는, (상기 수평 해상도(H) * 8 * 각 픽셀의 데이터 비트 수)의 크기이다.

이 실시예에 있어서, 상기 조합기는, 상기 화상 데이터 처리기로부터 8 개의 픽셀들의 화상 데이터를 순차적으로 입력받아서 하나의 데이터 세그먼트로 조합하며, 상기 데이터 세그먼트의 크기는 (8 픽셀 * 한 픽셀의 데이터 크기)이다.

본 발명의 다른 특징에 따른 라스터 스캔 순서의 화상 데이터를 블록 스캔 순서의 화상 데이터로 변환하기 위한 화상 데이터 처리 방법은: 상기 라스터 스캔 순서의 화상 데이터를 순차적으로 공급받는 단계와, n 개의 픽셀에 대한 화상 데이터를 하나의 데이터 세그먼트로 조합하는 단계와, 어드레스 신호를 발생하는 단계와, 상기 어드레스 신호 및 독출 인에이블 신호에 응답해서 라인 메모리에 저장된 이전 페이즈의 데이터 세그먼트를 독출하는 단계와, 상기 어드레스 신호 및 기입 인에이블 신호에 응답해서 현재 페이즈의 상기 데이터 세그먼트를 상기 라인 메모리에 저장하는 단계와, 상기 독출된 데이터 세그먼트를 n 개의 픽셀들의 화상 데이터로 분리하는 단계, 그리고 상기 분리된 n 개의 픽셀들의 화상 데이터를 순차적으로 영상 처리 엔진으로 제공하는 단계를 포함한다.

바람직한 실시예에 있어서, 상기 독출 인에이블 신호는 상기 기입 인에이블 신호보다 먼저 활성화된다.

바람직한 실시예에 있어서, 상기 어드레스 신호 발생 단계는, 상기 라인 메모리에 저장된 상기 데이터 세그먼트들이 블록 스캔 순서로 독출되도록 상기 어드레스 신호를 발생한다.

이 실시예에 있어서, 상기 영상 처리 엔진은 JPEG(Joint Photographic Expert Group) 엔진이고, 상기 JPEG 엔진은 8 픽셀*8 픽셀 단위 블록의 영상 데이터를 처리한다.

이 실시예에 있어서, 상기 라스터 스캔 순서의 화상 데이터를 순차적으로 공급받는 단계는, 수평 해상도(H) 및 수직 해상도(V)에 따른 H*V 픽셀 화상 데이터를 순차적으로 공급하며, 상기 H*V 픽셀 화상 데이터는, 각각이 상기 수평 해상도(H)*8 픽셀들을 포함하는 (V/8) 개의 페이즈들로 나뉘어진다.

이 실시예의 상기 독출 단계에서, 상기 라인 메모리로부터 독출되는 상기 데이터 세그먼트는 이전 페이즈의 데이터 세그먼트이다.

이 실시예의 상기 저장 단계에서, 상기 라인 메모리에 저장되는 상기 데이터 세그먼트는 현재 페이즈의 데이터 세그먼트이다.

이 실시예에 있어서, 상기 라인 메모리의 크기는, (상기 수평 해상도(H) * 8 * 각 픽셀의 데이터 비트 수)이다.

이 실시예에 있어서, 상기 데이터 세그먼트의 크기는 (8 픽셀 * 한 픽셀의 데이터 크기)이다.

상술한 바와 같은 화상 처리 장치 및 방법은, 특히, 라스터 포맷을 블록 포맷으로 전환할 때, 카메라 프로세서에서 발생된 화상 데이터를 각 색 성분별로 분리하여 하나의 라인 메모리에 저장한 후, 블록 포맷으로 읽기에 적합한 순서로 블록 단위로 독출하여 JPEG 엔진으로 전달한다. 하나의 통합 라인 메모리를 사용하기 때문에 메모리 크기를 줄일 수 있고 이에 따라 칩 사이즈를 감소시킬 수 있다. 특히, 하나의 블록에 포함된 라인 단위로 라인 메모리를 액세스함으로써 전력 소비가 감소된다.

(실시예)

이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 도 4는 본 발명의 바람직한 실시예에 따른 화상 데이터 처리 장치를 보여주는 블록도이다. 도 4를 참조하면, 본 발명의 화상 데이터 처리 장치(100)는 카메라 프로세서(110), 조합기(packer, 120), 라인 메모리(130), 어드레스 발생기(140), 분리기(unpacker, 150) 및 JPEG 엔진(160)을 포함한다.

카메라 프로세서(110)는 라스터 스캔 순서로 화상 데이터를 출력한다. 화상 데이터는 휘도 성분 Y와 색차 성분 U, V를 포함하며, 도면에는 단지 휘도 성분 Y를 위한 라인 메모리Y(130)를 도시하였다. 카메라 프로세서(110)는 클럭 신호에 동기화하여 화상 데이터를 출력하며, 출력된 휘도 성분 Y는 라인 메모리(130)에 저장된다. 처리하고자 하는 화상 데이터의 해상도가 H*V이고, JPEG 엔진(160)이 h*v 블록 단위로 화상 데이터를 처리한다면, 라인 메모리_Y(130)는 H*v 바이트의 크기를 갖는다. 예컨대, 카메라 프로세서(110)의 해상도가 VGA 표준인 640*480이고, JPEG 압축 방식의 경우, H=640, V=480 그리고 h=v=8이다. 이하에서는 VGA 표준에서 h와 v가 8인 경우를 예로 들어 설명한다.

도 5는 VGA 표준에 따른 한 프레임의 영상 데이터를 보여주고 있다. 한 프레임은 가로로 640 픽셀, 세로로 480 픽셀 즉, 640*480=307,200 픽셀을 포함한다. 도 4에 도시된 라인 메모리(130)는 640*8 픽셀의 화상 데이터를 저장할 수 있는 크기를 갖는다. 한 프레임은 480/8 즉, 60개의 페이즈들(Phase1-Phase60)을 포함한다. 즉, 한 페이즈의 화상 데이터가 라인 메모리(130)에 동시에 저장될 수 있다.

앞서 설명한 바와 같이, JPEG 엔진(160)의 DCT 압축 기술은 8픽셀*8픽셀 크기의 블록 단위로 화상 데이터를 처리한다. 한 프레임은 80 개의 블록들(B0-B79)로 나뉘어진다.

도 6은 도 5에 도시된 한 페이즈를 구체적으로 보여주는 도면이다. 하나의 블록은 가로로 8 개의 픽셀들과 세로로 8 개의 픽셀들 즉, 8 개의 라인들(L0-L7)을 포함한다. 이하 설명에서, 한 블록 내 특정 라인에 속하는 8 개의 픽셀들은 '데이터 세그먼트'라 지칭한다. 그러므로, 하나의 블록은 8 개의 세그먼트들을 포함하며, 한 페이즈는 640 개의 세그먼트들(S0-S639)을 포함한다.

다시 도 4를 참조하면, 카메라 프로세서(110)는 클럭 신호(CLK)에 동기해서 픽셀 단위로 화상 데이터(PELI[7:0])를 조합기(120)로 제공한다. 이 실시예에서, 각 픽셀 데이터의 크기는 8-비트이다. 조합기(120)는 카메라 프로세서(110)로부터 제공된 8개의 픽셀 데이터를 하나의 데이터 세그먼트(PELI_P[63:0])로 조합한다. 조합기(120)에 의해서 조합된 데이터 세그먼트(PELI_P[63:0])는 블록 내 동일한 라 인의 8 개의 픽셀 데이터이다.

라인 메모리(130)는 기입 인에이블 신호(WEN)와 어드레스 신호(ADDRP)에 응답해서 조합기(120)로부터 출력되는 데이터 세그먼트(PELI_P[63:0])를 저장한다. 다시 말하면, 64-비트 화상 데이터가 라인 메모리(130)의 어드레스(ADDRP)에 저장된다.

도 7은 도 4에 도시된 라인 메모리(130)의 바람직한 실시예를 보여주고 있다. 도 7에 도시된 라인 메모리(130)는 0부터 639까지의 어드레스 신호(ADDRP)에 의해서 지정될 수 있는 640 개의 어드레스 공간을 갖는다. 각 어드레스 공간의 데이터 폭은 (8픽셀*8비트)=64비트이다. 따라서, 라인 메모리(130)의 크기는 8*8*640 비트이고, 한 페이즈 내 80 블록의 화상 데이터를 저장할 수 있다.

라인 메모리(130)는 어드레스 발생기(140)로부터의 독출 인에이블 신호(REN)와 어드레스 신호(ADDRP)에 응답해서 저장된 데이터 세그먼트(PELO_P[63:0])를 출력한다. 라인 메모리(130)로부터 출력되는 일련의 데이터 세그먼트들은 블록 스캔 순서이다.

분리기(150)는 라인 메모리(130)로부터 출력되는 데이터 세그먼트(PELO_P[63:0])를 픽셀 단위 즉, 8-비트씩 분리해서 픽셀 데이터(PELO[7:0])를 출력한다. JPEG 엔진(160)은 분리기(150)로부터의 픽셀 데이터(PELO[7:0])를 받아들여서 내부 신호 처리를 수행한다.

어드레스 발생 회로(140)는 라인 메모리(130)에 대한 공통 독출/기입 어드레스 신호(ADDRP)와 기입 인에이블 신호(WEN) 및 독출 인에이블 신호(REN)를 발생한 다. 본 발명의 바람직한 실시예에서 라인 메모리(140)에 대한 독출 어드레스와 기입 어드레스는 동일하다. 즉, 라인 메모리(130)의 어드레스(ADDRP)에 저장된 화상 데이터를 독출한 후 바로 그 어드레스(ADDRP)에 입력된 화상 데이터가 기입된다.

구체적으로, 어드레스 발생기(140)는 아래 수학식 3과 같은 알고리즘을 이용하여 어드레스 신호(ADDRP)를 발생한다.

no_hor_bk = 640 >> 3;

no_size = (no_hor_bk << 3) - 1;

block_offset = 1;

line_offset = no_hor_bk;

while (!finished){

for (i=0; i<no_hor_bk; i++){

for(v=0; v<8; v++){

addrp= (block_offset * i + line_offset * v) % no_size;

if (v==7 && i=no_hor_bk - 1) addrp = no_size;

dout_pack = M[addpr[; din_pack = 0;

for (h=0; h<8; h++){

dout = dout_pack[63:56];

din_pack = {din_pack <<8, din};

dout_pack = dout_pack<<;

}

M{addrp] = din_pack;

}

}

block_offset = line_offset;

line_offset = (line_offset * no_hor_bk) % no_size;

}

여기서, addrp은 어드레스 신호(ADDRP)이고, i는 블록 인덱스, v는 수직 방향 픽셀 인덱스(즉, 라인 인덱스) 그리고 h는 수평 방향 픽셀 인덱스이다. no_hor_bk는 한 페이즈에 속하는 블록의 갯수 H/h=640/8이고, no_size는 수평 방향 픽셀의 수-1를 나타낸다. 상기 수학식 3에서 640대신 다른 값을 사용하면 처리하고자 하는 한 프레임의 크기에 부합하는 어드레스 신호가 생성된다.

이와 같은 알고리즘에 의하여, 카메라 프로세서(110)로부터 공급되어서 조합기(120)에 의해 64-비트 데이터로 조합된 라스터 스캔 순서의 데이터 세그먼트(PELI_P[63:0])는 라인 메모리(130)에 저장된 후 블록 스캔 순서의 데이터 세그먼트(PELO_P[63:0])로 독출되어서 분리기(150)에 의해 한 픽셀 데이터씩 분리된 후 JPEG 엔진(160)으로 제공된다.

라스터 스캔 순서의 데이터 세그먼트(PELI_P[63:0])를 라인 메모리(130)에 저장한 후 블록 스캔 순서의 데이터 세그먼트(PELO_P[63:0])를 독출하기 위해서는 앞서 설명한 수학식 3의 알고리즘에 따라서 어드레스 신호(ADDRP)를 발생해야만 한다. 어드레스 발생기(140)에서 발생되는 어드레스 신호(ADDRP)에 대한 이해를 돕기 위하여 한 프레임의 크기가 80*32인 화상 데이터가 일 예로서 설명된다.

도 8은 카메라 프로세서(110)로부터 출력되는 화상 데이터를 보여준다. 도 8에서, 카메라 프로세서(110)의 수평 해상도는 80이고, 수직 해상도는 32인 것으로 가정하고, 또한, 라인 메모리(130)는 80*8 픽셀 화상 데이터를 저장할 수 있는 크기를 갖는다고 가정하면, 한 프레임은 4 개의 페이즈들(Phase1-Phase4)을 포함한다. 각 페이즈는 80 개의 세그먼트들(S0-S79)을 포함한다. 세그먼트들(S0-S79) 각각은 8 개의 픽셀들을 포함한다. 세그먼트들(S0-S79)의 각 숫자는 카메라 프로세서(110)로부터 출력되는 화상 데이터의 순서를 의미한다.

도 9a 내지 도 9d는 조합기(120)로부터 출력되는 한 페이즈의 데이터 세그먼트들이 라인 메모리(130)에 기입된 예들을 보여주는 도면들이고, 도 10a 및 도 10b는 데이터 세그먼트들이 라인 메모리(130)로부터/에 독출/기입될 때 신호들의 타이밍도들이다.

먼저 도 9a 및 도 10a를 참조하여, 페이즈1(Phase 1)의 데이터 세그먼트들이 라인 메모리(130)에 저장되는 방법이 설명된다. 조합기(120)는 카메라 프로세서(110)로부터 출력되는 페이즈1(Phase 1)에 속하는 픽셀 데이터(PELI[7:0])를 8개씩 조합하여 데이터 세그먼트(PELI_P[63:0])를 생성한다. 조합기(120)는 클럭 신호 (CLK)의 8 주기마다 생성된 데이터 세그먼트(PELI_P[63:0])를 출력한다. 조합기(120)로부터 출력되는 데이터 세그먼트(PELI_P[63:0])는 라인 스캔 순서이다.

어드레스 발생기(140)는 8 클럭 사이클마다 기입 인에이블 신호(WEN)를 활성화하며, 어드레스 신호(ADDRP)를 발생한다. 어드레스 신호(ADDRP) 발생 알고리즘은 앞서 설명한 수학식 3과 같다. 도 9a에 도시된 실시예에서, 어드레스 발생기(140)에 의해 발생되는 어드레스 신호(ADDRP)는 0, 1, 2, 3, …, 78, 79 순이다.

라인 메모리(130)는 기입 인에이블 신호(WEN)와 어드레스 신호(ADDRP)에 응답해서 조합기(120)로부터 출력되는 데이터 세그먼트들(S0-S79)을 순차적으로 저장한다. 그러므로, 라인 메모리(130)의 어드레스들 0, 1, 2, 3, 4, …, 78, 79 각각에는 세그먼트 S0, S1, S2, S3, S4, …, S78, S79이 저장된다. 도 9a에서, 빗금친 부분은 다음 도 9b에서 설명될 페이즈 2에 속하는 세그먼트들에 대한 기입 동작과 함께 페이즈 1에 속하는 세그먼트들에 대한 블록 스캔 순서로 독출될 첫 번째 블록(8*8)이다.

도 9b는 라인 메모리(130)로부터 페이즈 1에 속하는 데이터 세그먼트들에 대한 독출 동작과 아울러 페이즈 2에 속하는 데이터 세그먼트들에 대한 기입 동작이 완료되었을 때 라인 메모리(130)에 저장된 페이즈 2에 속하는 데이터 세그먼트들을 보여주고 있다.

도 9b 및 도 10b를 참조하면, 어드레스 발생기(140)에서 발생되는 어드레스 신호(ADDRP)는 0, 10, 20, 30 … 70, 1 … 71, …, 9 …79 순이다. 그러므로, 라인 메모리(130)로부터 독출되는 데이터 세그먼트는, 페이즈1(Phase 1)에 속하는 데 이터 세그먼트 S0, S10, S20 … S70, S1 … S71, …, S9 …S79 순이다. 이는 도 9a를 참조하면 쉽게 이해 될 수 있으며, 라인 메모리(130)로부터 출력되는 데이터 세그먼트는 블록 스캔 순서이다. 독출 인에이블 신호(REN)가 활성화된 후 기입 인에이블 신호(WEN)가 활성화되므로, 어드레스 신호(ADDRP)가 0일 때, 라인 메모리(130)는 독출 인에이블 신호(REN)에 응답해서 페이즈1(Phase 1)의 세그먼트 S0를 출력한 후, 기입 인에이블 신호(WEN)에 응답해서 페이즈2(Phase 2)의 세그먼트 S0를 저장한다. 이와 같은 방법으로, 페이즈1(Phase 1)에 속하는 세그먼트들이 라인 메모리(130)로부터 순차적으로 독출되며, 또한 페이즈2(Phase 2)에 속하는 세그먼트들이 라인 메모리(130)에 순차적으로 저장된다. 도 9b에서, 빗금친 부분은 다음 도 9c에서 설명될 페이즈 3에 속하는 세그먼트들에 대한 기입 동작과 함께 페이즈 2에 속하는 세그먼트들에 대한 블록 스캔 순서로 독출될 첫 번째 블록(8*8)이다.

도 9c는 라인 메모리(130)로부터 페이즈 2에 속하는 데이터 세그먼트들에 대한 독출 동작과 아울러 페이즈 3에 속하는 데이터 세그먼트들에 대한 기입 동작이 완료되었을 때 라인 메모리(130)에 저장된 페이즈 3에 속하는 데이터 세그먼트들을 보여주고 있다.

도 9c를 참조하면, 어드레스 발생기(140)에서 발생되는 어드레스 신호(ADDRP)는 0, 21, 42, 63 … 68, 10 … 78, …, 11 …79 순이다. 그러므로, 라인 메모리(130)로부터 독출되는 데이터 세그먼트는, 페이즈2(Phase 2)에 속하는 데이터 세그먼트 S0, S10, S20 … S70, S1 … S71, …, S9 …S79 순이다. 이는 도 9b를 참조하면 쉽게 이해 될 수 있으며, 라인 메모리(130)로부터 출력되는 데이터 세 그먼트는 블록 스캔 순서이다.

도 9d는 라인 메모리(130)로부터 페이즈 3에 속하는 데이터 세그먼트들에 대한 독출 동작과 아울러 페이즈 4에 속하는 데이터 세그먼트들에 대한 기입 동작이 완료되었을 때 라인 메모리(130)에 저장된 페이즈 4에 속하는 데이터 세그먼트들을 보여주고 있다.

도 9d를 참조하면, 어드레스 발생기(140)에서 발생되는 어드레스 신호(ADDRP)는 0, 52, 25, 77 … 48, 21 … 69, …, 31 …79 순이다. 그러므로, 라인 메모리(130)로부터 독출되는 데이터 세그먼트는, 페이즈3(Phase 3)에 속하는 데이터 세그먼트 S0, S10, S20 … S70, S1 … S71, …, S9 …S79 순이다. 이는 도 9c를 참조하면 쉽게 이해 될 수 있으며, 라인 메모리(130)로부터 출력되는 데이터 세그먼트는 블록 스캔 순서이다.

상술한 바와 같은 본 발명의 바람직한 실시예에 따르면, 카메라 프로세서(110)로부터 출력되는 8-비트 픽셀 데이터(PELI[7:0])는 조합기(120)에 의해서 64 비트씩 조합된다. 픽셀 데이터 단위가 아닌 조합된 데이터 세그먼트(PELI_P[63:0) 단위로 라인 메모리(130)가 액세스되므로 라인 메모리(130) 액세스에 수반되는 전력 소비량이 감소된다.

도 11은 해상도가 VGA인 경우 컬러 성분 데이터를 라인 메모리에 저장할 때 0.13um에서의 전력 소비량을 보여주고 있다.

어드레스 신호(ADDRP)를 발생하는 알고리즘의 다른 예들이 아래 수학식 4 및 수학식 5에 기재되어 있다.

no_hor_bk = 640 >> 3;

no_size = (no_hor_bk<<3) - 1;

block_offset = 1;

line_offset = no_hor_bk;

while (!finished){

block_number = 0;

for (i=0; i<no_hor_bk; i++){

line_number = 0;

for (v=0; v<8; v++){

addrp = (block_number + line_number);

if (addrp>=no_size) addrp -= no_size;

if (v==7 && i=no_hor_bk-1) addrp = no_size;

dout_pack = M[addrp]; din_pack = 0;

for (h=0; h<8; h++) {

dout = dout_pack[63:56];

din_pack = {din_pack<<8,din};

dout_pack = dout_pack<<8;

}

M[addrp] = din_pack;

line_number += line_offset;

if (line_number>=no_size) line_number -= no_size;

}

block_number += block_offset;

if (block_number>=no_size) block_number -= no_size;

}

block_offset = line_offset;

line_offset = (line_offset * no_hor_bk) % no_size;

}

no_size = (no_hor_bk<<3) - 1;

block_offset = 1;

line_offset = no_hor_bk;

while (!finished){

addrp = 0;

block_number = 0;

for (i=0; i<no_hor_bk; i++){

line_number = 0;

for (v=0; v<8; v++){

if (addrp>=no_size) addrp -= no_size;

if (v==7 && i=no_hor_bk-1) addrp = no_size;

dout_pack = M[addrp]; din_pack = 0;

for (h=0; h<8; h++) {

dout = dout_pack[63:56];

din_pack = {din_pack<<8,din};

dout_pack = dout_pack<<8;

}

M[addrp] = din_pack;

line_number += line_offset;

if (line_number>=no_size) line_number -= no_size;

addrp = (block_number + line_number);

if (addrp>=no_size) addrp -= no_size;

}

block_number += block_offset;

if (block_number>=no_size) block_number -= no_size;

}

block_offset = line_offset;

line_offset = (line_offset * no_hor_bk) % no_size;

}

수학식 3의 알고리즘의 3 개의 승산기를 필요로 하나, 수학식 4의 알고리즘에 의하면, 승산기가 불필요하다. 또한, 효율적인 하드웨어 구현을 위해서 어드레스 신호(addrp)를 생성하는 부분을 수학식 5의 알고리즘과 같이 수정할 수 있다.

한편, 본 발명은 다수의 성분을 가진 칼라 신호에 대응하기 위하여 특정한 크로마 포맷(chroma format)(예컨대, 4:2:2, 4:4:4 등)에 적합하도록 라인 메모리의 크기는 변경될 수 있다. 예를 들어, 4:2:2 포맷의 경우 라인 메모리의 크기는 H*2*8이 되며, 4:4:4 포맷의 경우 라인 메모리의 크기는 H*3*8이 된다.

예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예에 한정되지 않는다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.

이와 같은 본 발명에 의하면, 색 성분마다 하나의 라인 메모리를 사용하므로서 라인 메모리 크기가 감소된다. 따라서, 칩에 내장시 작은 크기의 칩을 얻을 수 있다. 더욱이, 본 발명은 8 픽셀 데이터 조합인 데이터 세그먼트 단위로 라인 메모리를 액세스하므로, 픽셀 데이터 단위로 라인 메모리를 액세스하는 것에 비해 전력 소모가 적다.

Claims (24)

1. 라스터 스캔 순서의 화상 데이터를 픽셀 단위로 공급하는 화상 데이터 처리기와;

   상기 화상 데이터 처리기로부터 n 개의 픽셀들의 화상 데이터를 순차적으로 입력받아서 하나의 데이터 세그먼트로 조합하는 조합기와;

   기입 인에이블 신호, 독출 인에이블 신호 및 어드레스 신호를 발생하는 어드레스 발생기와;

   상기 어드레스 신호 및 상기 기입 인에이블 신호에 응답해서 상기 조합기로부터의 데이터 세그먼트를 저장하고, 그리고 상기 어드레스 신호 및 상기 독출 인에이블 신호에 응답해서 저장된 데이터 세그먼트를 출력하는 라인 메모리와;

   상기 라인 메모리로부터 출력된 데이터 세그먼트를 n 개의 픽셀들의 화상 데이터로 분리하는 분리기; 그리고

   상기 분리기로부터 각 픽셀의 화상 데이터를 순차적으로 입력받는 영상 처리 엔진을 포함하는 화상 데이터 처리 장치.
2. 제 1 항에 있어서,

   상기 어드레스 발생기는,

   상기 라인 메모리에 저장된 상기 데이터 세그먼트들이 블록 스캔 순서로 독출되도록 상기 어드레스 신호를 발생하는 화상 데이터 처리 장치.
3. 제 1 항에 있어서,

   상기 조합기는,

   클럭 신호에 동기해서 상기 화상 데이터 처리기로부터 n 개의 픽셀들의 화상 데이터를 순차적으로 입력받는 것을 특징으로 하는 화상 데이터 처리 장치.
4. 제 3 항에 있어서,

   상기 분리기는,

   상기 클럭 신호에 동기해서 상기 라인 메모리로부터 출력된 데이터 세그먼트를 n 개의 픽셀들의 화상 데이터로 분리하는 것을 특징으로 하는 화상 데이터 처리 장치.
5. 제 4 항에 있어서,

   상기 기입 인에이블 신호는 상기 조합기로부터 상기 데이터 세그먼트가 출력되고 나서 다음 데이터 세그먼트가 출력되기 전에 활성화되는 것을 특징으로 하는 화상 데이터 처리 장치.
6. 제 5 항에 있어서,

   상기 독출 인에이블 신호는 상기 기입 인에이블 신호보다 먼저 활성화되는 것을 특징으로 하는 화상 데이터 처리 장치.
7. 제 6 항에 있어서,

   상기 영상 처리 엔진은 JPEG(Joint Photographic Expert Group) 엔진인 화상 데이터 처리 장치.
8. 제 7 항에 있어서,

   상기 JPEG 엔진은 8 픽셀*8 픽셀 단위 블록의 영상 데이터를 처리하는 화상 데이터 처리 장치.
9. 제 8 항에 있어서,

   상기 화상 데이터 처리기는,

   수평 해상도(H) 및 수직 해상도(V)에 따른 H*V 픽셀 화상 데이터를 순차적으로 출력하며;

   상기 H*V 픽셀 화상 데이터는, 각각이 상기 수평 해상도(H)*8 픽셀들을 포함하는 (V/8) 개의 페이즈들로 나뉘어지는 화상 데이터 처리 장치.
10. 제 9 항에 있어서,

    상기 라인 메모리로부터 출력되는 상기 데이터 세그먼트는 이전 페이즈의 데이터 세그먼트인 화상 데이터 처리 장치.
11. 제 10 항에 있어서,

    상기 라인 메모리에 저장되는 상기 데이터 세그먼트는 현재 페이즈의 데이터 세그먼트인 화상 데이터 처리 장치.
12. 제 11 항에 있어서,

    상기 라인 메모리는,

    (상기 수평 해상도(H) * 8 * 각 픽셀의 데이터 비트 수)의 크기인 화상 데이터 처리 장치.
13. 제 12 항에 있어서,

    상기 조합기는,

    상기 화상 데이터 처리기로부터 8 개의 픽셀들의 화상 데이터를 순차적으로 입력받아서 하나의 데이터 세그먼트로 조합하는 화상 데이터 처리 장치.
14. 제 13 항에 있어서,

    상기 데이터 세그먼트의 크기는 (8 픽셀 * 한 픽셀의 데이터 크기)인 화상 데이터 처리 장치.
15. 상기 라스터 스캔 순서의 화상 데이터를 순차적으로 공급받는 단계와;

    n 개의 픽셀에 대한 화상 데이터를 하나의 데이터 세그먼트로 조합하는 단계 와;

    어드레스 신호를 발생하는 단계와;

    상기 어드레스 신호 및 독출 인에이블 신호에 응답해서 라인 메모리에 저장된 이전 페이즈의 데이터 세그먼트를 독출하는 단계와;

    상기 어드레스 신호 및 기입 인에이블 신호에 응답해서 현재 페이즈의 상기 데이터 세그먼트를 상기 라인 메모리에 저장하는 단계와;

    상기 독출된 데이터 세그먼트를 n 개의 픽셀들의 화상 데이터로 분리하는 단계; 그리고

    상기 분리된 n 개의 픽셀들의 화상 데이터를 순차적으로 영상 처리 엔진으로 제공하는 단계를 포함하는 라스터 스캔 순서의 화상 데이터를 블록 스캔 순서의 화상 데이터로 변환하기 위한 화상 데이터 처리 방법.
16. 제 15 항에 있어서,

    상기 독출 인에이블 신호는 상기 기입 인에이블 신호보다 먼저 활성화되는 화상 데이터 처리 방법.
17. 제 15 항에 있어서,

    상기 어드레스 신호 발생 단계는,

    상기 라인 메모리에 저장된 상기 데이터 세그먼트들이 블록 스캔 순서로 독출되도록 상기 어드레스 신호를 발생하는 화상 데이터 처리 방법.
18. 제 17 항에 있어서,

    상기 영상 처리 엔진은 JPEG(Joint Photographic Expert Group) 엔진인 화상 데이터 처리 장치.
19. 제 18 항에 있어서,

    상기 JPEG 엔진은 8 픽셀*8 픽셀 단위 블록의 영상 데이터를 처리하는 화상 데이터 처리 장치.
20. 제 19 항에 있어서,

    상기 라스터 스캔 순서의 화상 데이터를 순차적으로 공급받는 단계는,

    수평 해상도(H) 및 수직 해상도(V)에 따른 H*V 픽셀 화상 데이터를 순차적으로 공급하며;

    상기 H*V 픽셀 화상 데이터는, 각각이 상기 수평 해상도(H)*8 픽셀들을 포함하는 (V/8) 개의 페이즈들로 나뉘어지는 화상 데이터 처리 방법.
21. 제 20 항에 있어서,

    상기 독출 단계에서,

    상기 라인 메모리로부터 독출되는 상기 데이터 세그먼트는 이전 페이즈의 데이터 세그먼트인 화상 데이터 처리 방법.
22. 제 21 항에 있어서,

    상기 저장 단계에서,

    상기 라인 메모리에 저장되는 상기 데이터 세그먼트는 현재 페이즈의 데이터 세그먼트인 화상 데이터 처리 방법.
23. 제 22 항에 있어서,

    상기 라인 메모리의 크기는,

    (상기 수평 해상도(H) * 8 * 각 픽셀의 데이터 비트 수)인 화상 데이터 처리 방법.
24. 제 23 항에 있어서,

    상기 데이터 세그먼트의 크기는 (8 픽셀 * 한 픽셀의 데이터 크기)인 화상 데이터 처리 방법.

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