JP2001285644A - ラインメモリの制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 ラインメモリに２バンク分のメモリ容量を持
たせた場合、データの書き込み／読み出しについてはリ
アルタイムでの処理が可能となる反面、回路規模が大き
くなってしまう。 【解決手段】 メモリコントローラ１５の制御によるラ
インメモリ１４への画像データの書き込みに際して、先
ず、ラッチ回路１１，１２，１３による前処理にて入力
画像データＤＡＴＡ＿ｃｃｄのデータレートを落とす。
この前処理を経た画像データｍｅｒｇｅ＿ｄａｔａをラ
イン単位で順にラインメモリ１４に書き込んだ後、ブロ
ック単位で画像データを読み出すときに、ブロックごと
にライン単位で順に読み出す一方、この読み出したブロ
ックに対してその読み出し時のアドレスと同じアドレス
で画像データを書き込む。そして、この読み出し／書き
込みの処理を全ブロックに対して順に行うようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ラインメモリの制
御方法に関し、特にＪＰＥＧなどの画像圧縮処理を行う
信号処理系に用いるラインメモリに対する画像データの
書き込み／読み出しの制御方法に関する。

【０００２】

【従来の技術】静止画圧縮処理、例えばＪＰＥＧ画像圧
縮処理を行うには、水平方向８×垂直方向８の画像デー
タが必要とされる。このＪＰＥＧ画像圧縮処理を例えば
ＣＣＤ撮像素子を撮像デバイスとして用いたカメラシス
テムの信号処理系に適用する場合を考えると、ＣＣＤ撮
像素子の撮像信号を信号処理して得られる画像データは
１ラインごとに出力されるため、８×８以上の画像デー
タである場合には一度ラインメモリにデータを書き込
み、水平方向に１データずつ８×８のラインの順番で読
み出さなくてはならない。

【０００３】図１５に、ＣＣＤ撮像素子を撮像デバイス
として用いた従来例に係るカメラシステムの信号処理系
の構成を示す。

【０００４】図１５において、ＣＣＤ撮像素子１０１の
出力信号（撮像信号）は、信号処理回路１０２で各種の
信号処理が施された後、ラインメモリ１０３に入力され
る。この信号処理回路１０２から出力される画像データ
の原画に対してのイメージを図１６に示す。同図におい
て、矢印が信号処理回路１０２から出力される画像デ
ータの順番である。また、矢印で示す領域がＪＰＥＧ
画像圧縮の処理単位となる１ブロック（水平方向８×垂
直方向８）である。

【０００５】一例として、画像サイズを水平方向１２８
×垂直方向１６とする。この画像サイズに対してＪＰＥ
Ｇ画像圧縮処理を行うには、ラインメモリ１０３とし
て、水平方向１２８、垂直方向８（８ライン）、１デー
タ８ビットのメモリ容量のものを用いるものとする。こ
のとき、アドレスは１〜１０２８とする。また、このメ
モリ容量を１バンクとする。

【０００６】１バンクの容量を持つラインメモリ１０３
に対するデータの書き込み（ｗｒｉｔｅ）／読み出し
（ｒｅａｄ）の制御は、ラインメモリコントローラ１０
４によって行われる。ラインメモリ１０３から読み出さ
れたデータは、ＪＰＥＧモジュールのＤＣＴ(discrete
cosine transformation;離散コサイン変換）回路１０５
に供給される。

【０００７】図１７（Ａ），（Ｂ）に、ラインメモリ１
０３に対するデータの書き込み時および読み出し時の順
番を示す。すなわち、書き込み時には、図１７（Ａ）か
ら明らかなように、１２８画素を１ラインとする画像デ
ータを１ラインから８ラインまでラインごとに順にライ
ンメモリ１０３に書き込む。一方、読み出し時には、図
１７（Ｂ）から明らかなように、１ライン８画素×８ラ
インを１ブロックとして、このブロック内でラインごと
に１データずつ順に読み出す。

【０００８】

【発明が解決しようとする課題】このように、ラインメ
モリ１０３を１バンク分しか持たない従来技術１の場合
は、ラインメモリ１０３に対して画像データをラインご
とに順に書き込む一方、ブロック単位でラインごとに１
データずつ順に読み出すことになるので、図１８のタイ
ミングチャートに示すように、８×８の水平方向１ライ
ンのデータを読み終わるごとに、読み出し処理にウエイ
トが入ってしまう。

【０００９】さらに、ラインメモリ１０３の容量が１バ
ンクであることから、データの書き込みと読み出しを交
互に行わなくてはいけないため、信号処理回路１０２か
らのデータをリアルタイムで処理することができない。
すなわち、１ライン目の始めでは書き込みと読み出しを
交互に行うことができるが、１つのアドレスに１データ
しか格納できないため、リアルタイムで処理することは
不可能である。

【００１０】これに対して、ラインメモリのメモリ容量
を２バンクとした信号処理系も知られている。この従来
技術２に係る信号処理系では、図１９に示すように、１
バンクの容量を持つ２つのラインメモリ１０３Ａ，１０
３Ｂを有し、これらラインメモリ１０３Ａ，１０３Ｂに
対して画像サイズ１２８×６の画像データを交互に書き
込むとともに、書き込みが行われていないラインメモリ
から交互に画像データを読み出し、選択スイッチ１０６
を通してＪＰＥＧモジュールのＤＣＴ回路１０５に供給
する構成を採っている。

【００１１】この従来技術２の場合は、図２０のタイミ
ングチャートから明らかなように、ラインメモリに対す
る画像データの書き込み／読み出しについてはリアルタ
イムで処理することは可能であるが、その反面、ライン
メモリを２バンク分持つためにメモリ容量が従来技術１
の場合の２倍になり、したがって回路規模が大きくな
り、その分コストも高くなってしまう。

【００１２】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、１バンク分のメモリ
容量で画像データのリアルタイム処理を実現できるライ
ンメモリの制御方法を提供することにある。

【００１３】

【課題を解決するための手段】本発明では、所定の画像
サイズの入力画像データを一旦ラインメモリに格納する
一方、このラインメモリに格納された画像データをブロ
ック単位で読み出すに当たり、先ず前処理にて入力画像
データのデータレートを落とし、最初の書き込み時に
は、前処理を経た上記画像サイズ分の画像データをライ
ン単位で順にラインメモリに書き込み、その書き込み終
了後のブロック単位での画像データの読み出し時にはブ
ロックごとにライン単位で順に読み出す一方、この読み
出したブロックに対してその読み出し時のアドレスと同
じアドレスで画像データを書き込む処理を全ブロックに
対して順に行うようにする。

【００１４】ラインメモリへの画像データの書き込みに
際して、先ず、前処理にて入力画像データのデータレー
トを落とす。これにより、ラインメモリがシングルポー
トであっても、ラインメモリに対する画像データの書き
込みと読み出しを並行して行えることになる。そして、
前処理を経た画像サイズ分の画像データをライン単位で
順にラインメモリに書き込んだ後、ブロック単位での画
像データの読み出しに移行する。このとき、ブロックご
とにライン単位で順に読み出す一方、この読み出したブ
ロックに対してその読み出し時のアドレスと同じアドレ
スで画像データを書き込む。そして、この読み出し／書
き込みの処理を全ブロックに対して順に行うようにす
る。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態に係るラインメモリの制御方法が適用される信
号処理系の構成を示すブロック図である。

【００１６】本実施形態では、ＪＰＥＧデータをＹＣｂ
Ｃｒ４：２：２とし、Ｙ（輝度）データの処理のみを例
に採って説明するが、ＣｂＣｒ（色差）データの処理に
ついてもＹデータの処理の場合と同じである。また、画
像サイズについては、従来技術と同じサイズ、即ち水平
方向１２８×垂直方向１６とする。そして、本実施形態
に係る信号処理系には、例えばＣＣＤ撮像素子から出力
され、信号処理回路で信号処理された画像データＤＡＴ
Ａ＿ｃｃｄが入力されるものとする。

【００１７】図１において、入力された画像データＤＡ
ＴＡ＿ｃｃｄは、例えばフリップフロップ（Ｆ／Ｆ）か
らなる２つのラッチ回路１１，１２にクロックＣｌｏｃ
ｋに同期して１データ８ビット単位で交互に保持され
る。これらラッチ回路１１，１２に保持された２つのデ
ータは、例えばＦ／Ｆからなるラッチ回路１３にクロッ
クＣｌｏｃに同期して保持されることによってマージ
（ｍｅｒｇｅ）され、１６ビットのデータとなる。

【００１８】すなわち、画像データＤＡＴＡ＿ｃｃｄ
は、ラッチ回路１１，１２，１３による前処理にて、例
えば２データ分並列的に保持し、かつこれらをマージす
る処理が行われることによって時間軸方向に１／２に圧
縮され、１／２のデータレートになる。この１データ１
６ビットの画像データｍｅｒｇｅ＿ｄａｔａは、ＲＡＭ
等からなるラインメモリ１４に入力される。ラインメモ
リ１４としては、デュアルポートのものよりもゲート数
が少なくて済み、回路規模が小さいシングルポートのも
のが用いられる。

【００１９】このラインメモリ１４において、１ライン
１２８のデータに対して１アドレスに２つのデータ（マ
ージされたデータｍｅｒｇｅ＿ｄａｔａ）を書き込むこ
とにより、１ラインは６４アドレスで構成される。ま
た、ＪＰＥＧ圧縮処理を行う場合には８×８のブロック
単位でデータを必要とするため、ラインメモリ１４は８
ライン分持っている。すなわち、ラインメモリ１４のメ
モリ容量は１バンクとなる。

【００２０】ラインメモリ１４に対するデータの書き込
み（ｗｒｉｔｅ）／読み出し（ｒｅａｄ）の制御は、ラ
インメモリコントローラ１５によって行われる。すなわ
ち、ラインメモリコントローラ１５はラインメモリ１４
に対して、書き込み信号ｘｗｒまたは読み出し信号ｘｒ
ｄを供給するとともに、データの書き込み／読み出し位
置を特定するアドレス信号Ａｄｄを与える。ラインメモ
リ１４から読み出されたデータは、ＪＰＥＧモジュール
のＤＣＴ回路１６に供給される。

【００２１】図２は、ラインメモリコントローラ１５の
内部の回路構成の一例を示すブロック図である。図２に
おいて、ラインメモリコントローラ１５は、基本アドレ
スカウンタ１５１、アドレス計算部１５２およびアドレ
ッシングセレクト部１５３を有する構成となっている。

【００２２】基本アドレスカウンタ１５１は、クロック
Ｃｌｏｃｋに同期して１〜５１２をカウントするカウン
タである。この基本アドレスカウンタ１５１がカウント
値５１２までカウントすると、アドレッシングセレクト
部１５３はアドレッシングが変化したことをアドレス計
算部１５２に知らせる。すると、アドレス計算部１５２
は、後述するアドレス０〜アドレス６のいずれかをセレ
クトし、アドレス信号Ａｄｄとして出力する。

【００２３】アドレス計算部１５２は、図３に示すよう
に、アドレス１〜アドレス６の計算を行う各計算部１５
４-1〜１５４-6と、アドレス０（基本アドレスカウン
ト）およびアドレス１〜アドレス６の各計算部１５４-1
〜１５４-6で算出されたアドレス１〜６のうちのいずれ
か１つを選択してアドレス信号Ａｄｄとして出力する選
択スイッチ１５５とを有する構成となっている。

【００２４】ここで、初期の画像データの書き込みで
は、図４および図５のアドレスマップに示す基本アドレ
スカウント（アドレス０）を使用する。なお、図４およ
び図５には、１ブロックと１６ブロックのみのアドレス
マップを代表して示し、途中の２ブロック〜１５ブロッ
クのアドレスマップについては省略してある。また、図
４および図５で示すアドレスマップを、ラインメモリイ
メージで図６〜図９に示す。

【００２５】すなわち、初期の画像データの書き込み時
には、図６（Ａ）から明らかなように、６４アドレスを
１ラインとする画像データを１ラインから８ラインまで
ラインごとに順にラインメモリ１４に書き込む。データ
が全て書き終わり次第、引き続いてデータの読み出しを
行う。

【００２６】ラインメモリ１４から画像データを読み出
す際には、水平方向８×垂直方向８のブロックで水平方
向（ライン方向）にデータを読み出すためにアドレス１
を使用する。また、アドレス１を使うデータの読み出し
からは同じアドレス１を使って、１クロック遅れでデー
タの書き込みを交互に行っていく。すなわち、アドレス
１を使ってデータを読み出したブロックに対しては同じ
アドレス１を使い、１クロック遅れでデータを書き込む
処理を交互に行うようにする。

【００２７】すなわち、初期の画像データの書き込み時
にのみ６４アドレスを１ラインとする画像データを１ラ
インから８ラインまでラインごとに順に書き込み、ブロ
ック単位での読み出し時にはアドレス１，２，３，４，
５，６を順に使って読み出す一方、同じアドレス１，
２，３，４，５，６を使って書き込むアドレッシングで
ラインメモリ１４に対する書き込み／読み出しの制御を
行う。

【００２８】このように、初期の画像データの書き込み
が終わり次第、画像データの読み出しアドレスを変化さ
せることにより、画像データの書き込みアドレスも変化
していく。また、アドレッシングは６回で元に戻る。こ
のアドレッシングの変化の様子を図７に示す。

【００２９】ここで、アドレッシングの規則性について
説明する。図４および図５に示す基本アドレスカウント
に対して、アドレス０，１，２，３，４，５，６との関
係を式で示す。

【００３０】アドレス０＝基本アドレスカウント アドレス１＝６０×（１ブロック内の処理しているライ
ン数−１）−２８×（現在処理中のブロック数−１）＋
基本アドレスカウント

【００３１】アドレス２については、 ＊１〜８ブロックのデータを読み出し／書き込みすると
き アドレス２＝４×（８ブロック内で処理しているライン
数−１）＋基本アドレスカウント ＊９〜１６ブロックのデータを読み出し／書き込みする
とき アドレス２＝−２５２＋４×（８ブロック内で処理して
いるライン数−１）＋基本アドレスカウント なお、処理しているライン数は、８ブロック分（６４ラ
イン）カウントしてクリアする。

【００３２】アドレス３＝２×６２×（１ブロック内で
処理しているライン数−１２）×（処理している１／２
ブロックのカウント数−１）＋基本アドレスカウント ここで、１／２ブロックとは、１ブロックの半分（４ラ
イン）を言う。

【００３３】アドレス４については、 ＊１〜４ブロックのとき アドレス４＝１２×（４ブロック内で処理しているライ
ン数−１）＋基本アドレスカウント ＊５〜８ブロックのとき アドレス４＝−１２４＋１２×（４ブロック内で処理し
ているライン数−１）＋基本アドレスカウント ＊９〜１２ブロックのとき アドレス４＝−２４８＋１２×（４ブロック内で処理し
ているライン数−１）＋基本アドレスカウント ＊１３〜１６ブロックのとき アドレス４＝−３７２＋１２×（４ブロック内で処理し
ているライン数−１）＋基本アドレスカウント

【００３４】アドレス５については、 ＊処理しているライン数が奇数のとき アドレス５＝−４×（処理している奇数ライン数−１）
＋基本アドレスカウント ＊処理しているライン数が偶数のとき アドレス５＝２５２−４×（処理している偶数ライン数
−１）＋基本アドレスカウント

【００３５】アドレス６＝２８×（２ブロック内で処理
しているライン数−１）−６０×（２ブロック単位で処
理しているブロック数−１）＋基本アドレスカウント

【００３６】上記のアドレッシングを使用した場合のタ
イミングチャートを図１１に示す。図１１において、デ
ータａ，ｂ，ｃ，ｄはそれぞれ例えば８ビットのデータ
とする。ここで、図１１のタイミングチャートを用い
て、図１の回路動作について説明する。

【００３７】図１において、データの書き込みを行うと
きには、ラッチ回路１１，１２に１クロックごとに入力
データＤＡＴＡ＿ｃｃｄを保持する。次に、これらラッ
チ回路１１，１２に保持した２つのデータＤａｔａ＿ｒ
ｅｇ１，２（Ｄａｔａ＿ｒｅｇ１がＭＳＢ、Ｄａｔａ＿
ｒｅｇ２がＬＳＢ）をラッチ回路１３に保持し、そのマ
ージしたデータｍｅｒｇｅ＿ｄａｔａをメモリコントロ
ーラ１５の制御のもとにラインメモリ１４に対して書き
込みかつ読み出す。

【００３８】具体的には、先述したように、初期の画像
データの書き込み時には、６４アドレスを１ラインとす
る画像データを１ラインから８ラインまでラインごとに
順にラインメモリ１４に書き込む。初期の画像データが
全て書き終わり次第、引き続いて先述したアドレッシン
グにてブロック単位での画像データの読み出しおよび書
き込みを行う。

【００３９】画像データの読み出しを行うときには、１
回の読み出し処理に対して２つのデータの読み出しを行
っているために、１バンク分のメモリ容量のラインメモ
リ１４で２バンク分のメモリ容量のときと同じデータレ
ートになっている。

【００４０】上述したことから明らかなように、本実施
形態に係るラインメモリ１４の書き込み／読み出しの制
御方法、即ちアドレッシング方法によれば、１バンク分
のメモリ容量を持つラインメモリ１４に対して、画像デ
ータの書き込み／読み出しにウエイトが入らずに、リア
ルタイムでの処理が実現可能となる。

【００４１】これにより、１バンク分のメモリ容量のラ
インメモリ１４で２バンク分のメモリ容量のラインメモ
リを持つ場合と同じ処理能力を持たせることができるこ
とから、２バンク時と同じ処理スピードを維持したまま
ラインメモリ１４のメモリ容量を半減できるため、回路
規模の縮小化や低コスト化が図れる。特に、８００画素
×６００画素のＶＧＡや、１０２４画素×７６８画素の
ＸＧＡなどのグラフィックス表示規格のように、画像サ
イズが多画素の場合に、ラインメモリ１４のメモリ容量
を削減できることに伴う効果が大きい。

【００４２】［応用例］ラインメモリ１４の水平方向サ
イズは６４の倍数であれば、上記実施形態に係るアドレ
ッシング方法が使用できる。以下に、アドレス１〜６の
発展形を示す。ここでは、ラインメモリの水平方向数を
ＨＮと記すものとする。

【００４３】アドレス１＝（ＨＮ−４）×（１ブロック
内のライン数−１）−２８×（現在処理中までのブロッ
ク数−１）＋基本アドレスカウント

【００４４】アドレス２については、 ＊１〜ＨＮ／８ブロックのデータを読み出し／書き込み
するとき アドレス２＝４×（処理しているライン数−１）＋基本
アドレスカウント ＊ＨＮ／８＋１以降のデータを読み出し／書き込みする
とき アドレス２＝−２５２＋４×（処理しているライン数−
１）＋基本アドレスカウント ここで、（処理しているライン数）とは、ラインメモリ
の水平方向数ＨＮ／８内でのライン数である。

【００４５】アドレス３＝２×（ＨＮ−２）×ライン数
−１２×（処理している１／２ブロックのカウント数−
１）＋基本アドレスカウント ここで、１／２ブロックとは、１ブロックの半分（４ラ
イン）である。

【００４６】アドレス４＝−１２４×｛（処理ブロック
数−１）／４｝＋１２×（４ブロック内で処理している
ライン数−１）＋基本アドレスカウント ここで、（処理ブロック数−１）／４は整数であり、少
数は考えない。

【００４７】アドレス５については、 ＊処理しているライン数が奇数のとき アドレス５＝−４×（処理している奇数ライン数−１）
＋基本アドレスカウント ＊処理しているライン数が偶数のとき アドレス５＝（総アドレス数／２−４）×−４×（処理
している偶数ライン数−１）＋基本アドレスカウント ここで、奇数、偶数ライン数はそれぞれ処理したライン
数である。

【００４８】アドレス６＝（ＨＮ／２−４）×（２ブロ
ック内で処理しているライン数−１）−６０×（２ブロ
ック単位で処理しているブロック数−１）＋基本アドレ
スカウント

【００４９】［変形例］なお、上記実施形態では、４：
２：２フォーマットの場合を例に採って説明したが、こ
のフォーマットの場合に限られるものではなく、例えば
４：１：１フォーマットの場合でも同様に使用すること
ができる。

【００５０】図１２に示すように、４：１：１フォーマ
ットにおいて、Ｙデータのブロック読み出しの順番は、
ブロック→ブロック→ブロック→ブロックのた
め、８ラインではデータが足りない。そのため、４：
１：１フォーマットの場合は、図１３に示すように、ラ
インメモリ１４´として、１６ライン（８ラインのライ
ンメモリ×２）のメモリ容量のものを用いるようにす
る。

【００５１】ここで、４：１：１フォーマットに対し
て、従来のアドレッシングを使用し、リアルタイムでの
処理を可能とするためには、一度１６ライン全てのデー
タを書き込み、次にデータの読み出しおよび書き込みを
行わなくてはならないため、３２ラインのラインメモリ
を持つ必要がある。

【００５２】これに対して、先述した実施形態に係るア
ドレッシングを多少変化させることにより、４：１：１
フォーマットの場合のブロックの読み出し順番にも対応
できる。したがって、４：１：１フォーマットの場合に
も、１６ライン分のメモリ容量を有するラインメモリ１
４´を持つことにより、リアルタイムでの処理が可能と
なる。

【００５３】図１４は、本発明に係るラインメモリの制
御方法が適用されるカメラシステムの一例を示す概略構
成図である。図１４において、本カメラシステムは、撮
像デバイスとしての固体撮像素子、例えばＣＣＤ撮像素
子２１、光学系の一部を構成するレンズ２２、ＣＣＤ撮
像素子２１を駆動するＣＣＤ駆動回路２３およびＣＣＤ
撮像素子２１の出力信号を処理するカメラ信号処理回路
２４を有する構成となっている。

【００５４】かかる構成のカメラシステムにおいて、被
写体（図示せず）からの入射光（像光）は、光学系のレ
ンズ２２によってＣＣＤ撮像素子２１の撮像面上に結像
される。ＣＣＤ撮像素子２２は、光電変換素子（画素）
が２次元マトリクス状に配置されてなり、各画素ごとに
光電変換素子での光電変換によって得られた信号電荷を
転送後、電気信号に変換して出力する。

【００５５】カメラ信号処理回路２４は、ＣＣＤ撮像素
子２２から出力されるアナログ信号に対して、例えば、
相関二重サンプリング（ＣＤＳ）処理等の信号処理を施
し、さらにデジタルデータに変換後例えばＹ（輝度）デ
ータおよびＣｂＣｒ（色差）データに変換する前処理を
行った後、一度ラインメモリに格納し、かつＪＰＥＧな
どの画像圧縮処理を行う。この画像圧縮処理に用いられ
るラインメモリの制御に、先述した実施形態に係るライ
ンメモリの制御方法が用いられる。

【００５６】このように、デジタルスチルカメラなどの
カメラシステムにおいて、例えばＪＰＥＧの画像圧縮処
理に対して、先述した実施形態に係るラインメモリの制
御方法を適用することにより、１バンク分のメモリ容量
のラインメモリで２バンク分のメモリ容量のラインメモ
リを持つ場合と同じ処理能力を持たせることができるこ
とから、２バンク時と同じ処理スピードを維持したまま
メモリ容量を半減できるため、回路規模の縮小化や低コ
スト化が図れる。

【００５７】なお、ここでは、デジタルスチルカメラな
どのカメラシステムに適用する場合を例に挙げたが、こ
れに限られるものではなく、本発明に係るラインメモリ
の制御方法は、ＪＰＥＧやＭＰＥＧなどの画像圧縮処理
を行うシステム全般に適用可能である。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
先ず前処理にて入力画像データのデータレートを落と
し、最初の書き込み時には、前処理を経た画像サイズ分
の画像データをライン単位で順にラインメモリに書き込
み、その書き込み終了後のブロック単位での画像データ
の読み出し時にはブロックごとにライン単位で順に読み
出す一方、この読み出したブロックに対してその読み出
し時のアドレスと同じアドレスで画像データを書き込む
処理を全ブロックに対して順に行うようにしたことによ
り、２バンク時と同じ処理スピードを維持したままライ
ンメモリのメモリ容量を半減できるため、回路規模の縮
小化およびそれに伴う低コスト化が図れることになる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る画像信号処理回路の
構成を示すブロック図である。

【図２】ラインメモリコントローラの内部の回路構成の
一例を示すブロック図である。

【図３】アドレス計算部の内部構成を示すブロック図で
ある。

【図４】アドレスマップを示す図（その１）である。

【図５】アドレスマップを示す図（その２）である。

【図６】ラインメモリイメージを示す図（その１）であ
る。

【図７】ラインメモリイメージを示す図（その２）であ
る。

【図８】ラインメモリイメージを示す図（その３）であ
る。

【図９】ラインメモリイメージを示す図（その４）であ
る。

【図１０】アドレッシングのループを示す図である。

【図１１】本実施形態に係る回路動作を説明するための
タイミングチャートである。

【図１２】ＪＰＥＧにおける４：１：１フォーマットを
示す図である。

【図１３】本実施形態の変形例を示すブロック図であ
る。

【図１４】本発明に係るカメラシステムの一例を示す概
略構成図である。

【図１５】従来技術１に係る画像信号処理回路の構成を
示すブロック図である。

【図１６】原画イメージを示す図である。

【図１７】ラインメモリに対するデータの書き込み時
（Ａ）および読み出し時（Ｂ）の順番を示す図である。

【図１８】従来技術１の場合のタイミングチャートであ
る。

【図１９】従来技術２に係る画像信号処理回路の構成を
示すブロック図である。

【図２０】従来技術２の場合のタイミングチャートであ
る。

【符号の説明】

１１，１２，１３…ラッチ回路、１４，１４´…ライン
メモリ、１５…ラインメモリコントローラ、１６…ＤＣ
Ｔ回路、２１…ＣＣＤ撮像素子、２４…カメラ信号処理
回路

フロントページの続き Ｆターム(参考） 5B047 AB04 BB04 CA21 CB25 EA07 EB02 EB05 EB12 5C059 KK08 MA00 MA23 PP01 SS14 UA02 UA36 UA38 5C078 AA04 BA57 CA27 DA01 DB18 5C082 AA27 BA20 BA34 BA35 BB44 CB01 DA26 DA59 MM04 MM07 9A001 BB03 BB04 EE01 HH27

Claims (2)

【特許請求の範囲】
1. 【請求項１】 所定の画像サイズの入力画像データを一
   旦ラインメモリに格納する一方、このラインメモリに格
   納された画像データをブロック単位で読み出すラインメ
   モリの制御方法であって、 先ず前処理にて入力画像データのデータレートを落と
   し、 最初の書き込み時には、前処理を経た前記画像サイズ分
   の画像データをライン単位で順に前記ラインメモリに書
   き込み、 その書き込み終了後のブロック単位での画像データの読
   み出し時にはブロックごとにライン単位で順に読み出す
   一方、この読み出したブロックに対してその読み出し時
   のアドレスと同じアドレスで画像データを書き込む処理
   を全ブロックに対して順に行うことを特徴とするライン
   メモリの制御方法。
2. 【請求項２】 前記前処理では、入力画像データを１デ
   ータ単位で複数データ分並列的に保持し、この並列的に
   保持した複数データ分の各データをマージすることによ
   って画像データを時間軸方向に圧縮することを特徴とす
   る請求項１記載のラインメモリの制御方法。