JP2012248226A - 画像処理装置及びその制御方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 111
- 230000004044 response Effects 0.000 claims description 2
- 230000015654 memory Effects 0.000 abstract description 90
- 238000006243 chemical reaction Methods 0.000 abstract description 11
- 239000000872 buffer Substances 0.000 description 53
- 230000008569 process Effects 0.000 description 28
- 238000010586 diagram Methods 0.000 description 22
- 230000006870 function Effects 0.000 description 12
- 230000005540 biological transmission Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 239000007853 buffer solution Substances 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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Abstract
【解決手段】 n×n画素で構成される矩形画像をm個入力し、n×m画素を1ラインとするライン単位の画像データをnライン出力する画像処理装置とその制御方法であって、第1の方向にn×mのアドレスを有し、前記第1の方向に直交する第2の方向にnのアドレスを有する記憶手段と、第1の書込方式で前記記憶手段に前記m個の矩形画像データを書き込んだ後に、第1の読出方式で前記記憶手段から前記nラインのライン画像データを読み出すとともに、第2の書込方式で前記記憶手段に前記m個の矩形画像データを書き込んだ後に、第2の読出方式で前記記憶手段から前記nラインの画像データの読み出しを行う制御手段とを有する。
【選択図】 図15
Description
n×n画素で構成される矩形画像をm個入力し、n×m画素を1ラインとするライン単位の画像データをnライン出力する画像処理装置であって、
第1の方向にn×mのアドレスを有し、前記第1の方向に直交する第2の方向にnのアドレスを有する記憶手段と、
第1の書込方式で前記記憶手段に前記m個の矩形画像データを書き込んだ後に、第1の読出方式で前記記憶手段から前記nラインのライン画像データを読み出すとともに、第2の書込方式で前記記憶手段に前記m個の矩形画像データを書き込んだ後に、第2の読出方式で前記記憶手段から前記nラインの画像データの読み出しを行う制御手段とを有し、
前記第1の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記各矩形画像内の各画素の配置に対応するアドレスに書き込む方式であって、
(k+1)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第1の方向にn×n画素分ずれたアドレスに書き込み、
(k+2)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第1の方向にn画素分ずれたアドレスに書き込む方式であり、
前記第1の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第1の方向にn画素分連続したアドレスからmセット分読み出す方式であって、
(k+1)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第1の方向にn×n画素分ずれたアドレスから読み出し、
(k+2)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第1の方向にn画素分ずれたアドレスから読み出す方式であり、
前記第2の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記第1の方向にn×n画素分連続したアドレスに書き込む方式であって、
(k+1)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第1の方向にn×n画素分ずれたアドレスに書き込み、
(k+2)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第2の方向に1画素分ずれたアドレスに書き込む方式であり、
前記第2の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第1の方向にn画素分連続したアドレスからmセット分読み出す方式であって、
(k+1)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第1の方向にn×n画素分ずれたアドレスから読み出し、
(k+2)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第2の方向に1画素分ずれたアドレスから読み出す方式であることを特徴とする。
第1の方向にn×mのアドレスを有し、前記第1の方向に直交する第2の方向にnのアドレスを有する記憶手段を有し、n×n画素で構成される矩形画像をm個入力し、n×m画素を1ラインとするライン単位の画像データをnライン出力する画像処理装置を制御する制御方法であって、
第1の書込方式で前記記憶手段に前記m個の矩形画像データを書き込んだ後に、第1の読出方式で前記記憶手段から前記nラインのライン画像データを読み出すとともに、第2の書込方式で前記記憶手段に前記m個の矩形画像データを書き込んだ後に、第2の読出方式で前記記憶手段から前記nラインの画像データの読み出しを行う制御工程を有し、
前記第1の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記各矩形画像内の各画素の配置に対応するアドレスに書き込む方式であって、
(k+1)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第1の方向にn×n画素分ずれたアドレスに書き込み、
(k+2)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第1の方向にn画素分ずれたアドレスに書き込む方式であり、
前記第1の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第1の方向にn画素分連続したアドレスからmセット分読み出す方式であって、
(k+1)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第1の方向にn×n画素分ずれたアドレスから読み出し、
(k+2)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第1の方向にn画素分ずれたアドレスから読み出す方式であり、
前記第2の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記第1の方向にn×n画素分連続したアドレスに書き込む方式であって、
(k+1)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第1の方向にn×n画素分ずれたアドレスに書き込み、
(k+2)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第2の方向に1画素分ずれたアドレスに書き込む方式であり、
前記第2の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第1の方向にn画素分連続したアドレスからmセット分読み出す方式であって、
(k+1)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第1の方向にn×n画素分ずれたアドレスから読み出し、
(k+2)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第2の方向に1画素分ずれたアドレスから読み出す方式であることを特徴とする。
図18は、各オフセットの種類とモードによるオフセットの意味合いを説明する図である。
(1)書込みモード:
(奇数番目の矩形画像アレイ)odd line Address=(current_line−1)×1536+((current_rect−1)%8)×192+Int((current_rect−1)/8)×6+current_beat ...式(1)
(偶数番目の矩形画像アレイ)odd line Address=(current_line−1)×6+(current_rect−1)×192+0+current_beat ...式(2)
尚、前述の図10の場合には、上記式は以下のようになる。
(偶数番目の矩形画像アレイ)odd line Address=(current_line−1)×4+(current_rect−1)×16+0+current_beat
(2)読出しモード:
(奇数番目の矩形画像アレイ)odd line Address=(rcurrent_line−1)×1536+((current_block−1)%8)×192+Int((current_block−1)/8)×6+current_beat ...式(3)
(偶数番目の矩形画像アレイ)even line Address=(rcurrent_line−1)×6+((current_block−1)×192+0+current_beat ...式(4)
というようになる。尚、上記式において、「(current_rect−1)%8」は、(current_rect−1)を「8」で割ったときの余りを表している。また(current_block−1)は、1つの矩形画像を構成するライン数である。更に、Int((current_block−1)/8)は、(current_block−1)を8で割った商の整数部分を表している。
以上、本発明の実施形態について詳述したが、本発明は、複数の機器から構成されるシステムに適用しても良いし、また一つの機器からなる装置に適用しても良い。
Claims (5)
- n×n画素で構成される矩形画像をm個入力し、n×m画素を1ラインとするライン単位の画像データをnライン出力する画像処理装置であって、
第1の方向にn×mのアドレスを有し、前記第1の方向に直交する第2の方向にnのアドレスを有する記憶手段と、
第1の書込方式で前記記憶手段に前記m個の矩形画像データを書き込んだ後に、第1の読出方式で前記記憶手段から前記nラインのライン画像データを読み出すとともに、第2の書込方式で前記記憶手段に前記m個の矩形画像データを書き込んだ後に、第2の読出方式で前記記憶手段から前記nラインの画像データの読み出しを行う制御手段とを有し、
前記第1の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記各矩形画像内の各画素の配置に対応するアドレスに書き込む方式であって、
(k+1)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第1の方向にn×n画素分ずれたアドレスに書き込み、
(k+2)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第1の方向にn画素分ずれたアドレスに書き込む方式であり、
前記第1の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第1の方向にn画素分連続したアドレスからmセット分読み出す方式であって、
(k+1)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第1の方向にn×n画素分ずれたアドレスから読み出し、
(k+2)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第1の方向にn画素分ずれたアドレスから読み出す方式であり、
前記第2の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記第1の方向にn×n画素分連続したアドレスに書き込む方式であって、
(k+1)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第1の方向にn×n画素分ずれたアドレスに書き込み、
(k+2)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第2の方向に1画素分ずれたアドレスに書き込む方式であり、
前記第2の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第1の方向にn画素分連続したアドレスからmセット分読み出す方式であって、
(k+1)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第1の方向にn×n画素分ずれたアドレスから読み出し、
(k+2)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第2の方向に1画素分ずれたアドレスから読み出す方式であることを特徴とする画像処理装置。 - 前記制御手段は、前記1ライン分の画像データを前記記憶手段から読み出したことに応じて、前記矩形画像の書き込みを開始させることを特徴とする請求項1に記載の画像処理装置。
- 前記制御手段は、前記1ライン分の画像データを前記記憶手段から読み出した後、当該記憶手段の領域のうち当該画像データが記憶されていた領域に、次に入力される矩形画像を記憶することを特徴とする請求項1又は2に記載の画像処理装置。
- 第1の方向にn×mのアドレスを有し、前記第1の方向に直交する第2の方向にnのアドレスを有する記憶手段を有し、n×n画素で構成される矩形画像をm個入力し、n×m画素を1ラインとするライン単位の画像データをnライン出力する画像処理装置を制御する制御方法であって、
第1の書込方式で前記記憶手段に前記m個の矩形画像データを書き込んだ後に、第1の読出方式で前記記憶手段から前記nラインのライン画像データを読み出すとともに、第2の書込方式で前記記憶手段に前記m個の矩形画像データを書き込んだ後に、第2の読出方式で前記記憶手段から前記nラインの画像データの読み出しを行う制御工程を有し、
前記第1の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記各矩形画像内の各画素の配置に対応するアドレスに書き込む方式であって、
(k+1)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第1の方向にn×n画素分ずれたアドレスに書き込み、
(k+2)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第1の方向にn画素分ずれたアドレスに書き込む方式であり、
前記第1の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第1の方向にn画素分連続したアドレスからmセット分読み出す方式であって、
(k+1)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第1の方向にn×n画素分ずれたアドレスから読み出し、
(k+2)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第1の方向にn画素分ずれたアドレスから読み出す方式であり、
前記第2の書込方式は、
各矩形画像を前記記憶手段に書き込む際に、前記各矩形画像に含まれる各画素を、前記記憶手段のアドレスのうち前記第1の方向にn×n画素分連続したアドレスに書き込む方式であって、
(k+1)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第1の方向にn×n画素分ずれたアドレスに書き込み、
(k+2)番目の矩形画像を、前記記憶手段のアドレスのうちk番目の矩形画像から前記第2の方向に1画素分ずれたアドレスに書き込む方式であり、
前記第2の読出方式は、
各ラインの画像データを前記記憶手段から読み出す際に、前記各ラインの画像データに含まれる各画素を、前記記憶手段のアドレスのうち前記第1の方向にn画素分連続したアドレスからmセット分読み出す方式であって、
(k+1)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第1の方向にn×n画素分ずれたアドレスから読み出し、
(k+2)番目のセットを、前記記憶手段のアドレスのうちk番目のセットから前記第2の方向に1画素分ずれたアドレスから読み出す方式であることを特徴とする画像処理装置の制御方法。 - コンピュータを、請求項1乃至3のいずれか1項に記載の画像処理装置として機能させるためのプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012205032A JP5276744B2 (ja) | 2006-10-06 | 2012-09-18 | 画像処理装置及びその制御方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006275730 | 2006-10-06 | ||
JP2006275730 | 2006-10-06 | ||
JP2012205032A JP5276744B2 (ja) | 2006-10-06 | 2012-09-18 | 画像処理装置及びその制御方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007216405A Division JP5094274B2 (ja) | 2006-10-06 | 2007-08-22 | 画像処理装置及びその方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012248226A true JP2012248226A (ja) | 2012-12-13 |
JP5276744B2 JP5276744B2 (ja) | 2013-08-28 |
Family
ID=39274626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012205032A Active JP5276744B2 (ja) | 2006-10-06 | 2012-09-18 | 画像処理装置及びその制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8466928B2 (ja) |
JP (1) | JP5276744B2 (ja) |
CN (1) | CN101159804B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5571977B2 (ja) * | 2010-03-01 | 2014-08-13 | キヤノン株式会社 | 画像処理装置 |
JP6757141B2 (ja) * | 2016-01-18 | 2020-09-16 | キヤノン株式会社 | 画像処理装置、その制御方法、及びプログラム |
CN105812620B (zh) * | 2016-03-30 | 2018-12-11 | 豪威科技(上海)有限公司 | 数据转换器及其工作方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0877343A (ja) * | 1994-09-08 | 1996-03-22 | Ricoh Co Ltd | ラスター/ブロック変換方法並びにこの方法を実施する装置 |
JP2001285644A (ja) * | 2000-03-31 | 2001-10-12 | Sony Corp | ラインメモリの制御方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4414685A (en) * | 1979-09-10 | 1983-11-08 | Sternberg Stanley R | Method and apparatus for pattern recognition and detection |
US4395699A (en) * | 1979-09-10 | 1983-07-26 | Environmental Research Institute Of Michigan | Method and apparatus for pattern recognition and detection |
JPS6162980A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 画像メモリ周辺lsi |
US4939642A (en) * | 1989-02-01 | 1990-07-03 | The Board Of Trustees Of The Leland Stanford Jr. University | Virtual bit map processor |
US5450544A (en) * | 1992-06-19 | 1995-09-12 | Intel Corporation | Method and apparatus for data buffering and queue management of digital motion video signals |
JPH08171384A (ja) * | 1994-12-16 | 1996-07-02 | Canon Inc | 走査変換方法及びその装置 |
JPH10262220A (ja) * | 1997-03-19 | 1998-09-29 | Mitsubishi Electric Corp | 半導体集積回路 |
US6670960B1 (en) * | 2000-09-06 | 2003-12-30 | Koninklijke Philips Electronics N.V. | Data transfer between RGB and YCRCB color spaces for DCT interface |
US6847370B2 (en) * | 2001-02-20 | 2005-01-25 | 3D Labs, Inc., Ltd. | Planar byte memory organization with linear access |
JP4015890B2 (ja) * | 2002-06-28 | 2007-11-28 | 松下電器産業株式会社 | 画素ブロックデータ生成装置および画素ブロックデータ生成方法 |
JP2004040381A (ja) | 2002-07-02 | 2004-02-05 | Canon Inc | 画像回転処理回路 |
KR100502413B1 (ko) * | 2002-11-07 | 2005-07-19 | 삼성전자주식회사 | 라스터 스캔 순서 화상 데이터와 블록 스캔 순서 화상데이터 사이의 변환을 위한 화상 처리 장치 및 방법 |
KR100722628B1 (ko) * | 2004-11-16 | 2007-05-28 | 삼성전기주식회사 | 데이터 트랜스포즈 장치 및 방법 |
US7859720B2 (en) * | 2006-11-13 | 2010-12-28 | Canon Kabushiki Kaisha | Image forming apparatus and method thereof |
-
2007
- 2007-07-24 US US11/782,208 patent/US8466928B2/en active Active
- 2007-08-06 CN CN2007101435015A patent/CN101159804B/zh active Active
-
2012
- 2012-09-18 JP JP2012205032A patent/JP5276744B2/ja active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0877343A (ja) * | 1994-09-08 | 1996-03-22 | Ricoh Co Ltd | ラスター/ブロック変換方法並びにこの方法を実施する装置 |
JP2001285644A (ja) * | 2000-03-31 | 2001-10-12 | Sony Corp | ラインメモリの制御方法 |
Also Published As
Publication number | Publication date |
---|---|
CN101159804B (zh) | 2011-11-30 |
JP5276744B2 (ja) | 2013-08-28 |
CN101159804A (zh) | 2008-04-09 |
US20080084425A1 (en) | 2008-04-10 |
US8466928B2 (en) | 2013-06-18 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130410 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R151 | Written notification of patent or utility model registration |
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