JP4015890B2 - 画素ブロックデータ生成装置および画素ブロックデータ生成方法 - Google Patents
画素ブロックデータ生成装置および画素ブロックデータ生成方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、カメラ付き携帯電話や、ディジタルスチルカメラ等の画像入力装置などにおいて、ラスタ走査の順序で入力される画像信号に基づいたブロック変換、すなわち、例えば８画素×８画素などの矩形範囲の画像データを得る手法および装置に関するものである。
【０００２】
【従来の技術】
一般に、ＣＣＤセンサやＣＭＯＳセンサ等の撮像装置などからは、ラスタ画像の走査に従った順序で画像データ信号が出力される。一方、ディジタル画像の処理は、多くの場合、矩形範囲の画素ブロック単位で行われる。具体的には、例えばＪＰＥＧ（Joint Photographic Coding Experts Group）の画像データ圧縮では、水平８画素×垂直８画素の画素ブロックデータごとに処理が行われる。このため、撮像装置等から出力された画像データを一旦メモリに蓄積した後、画素ブロック単位で読み出すブロック変換が必要となる。
【０００３】
上記ブロック変換は、従来、例えば図８に示すような装置によって行われていた。この装置には、ラスタ走査順序で入力される画像データがセレクタ５０１を介して択一的に入力される２つの８Ｈラインメモリ５０２・５０３（それぞれ走査線８本分の画像データを保持するメモリ）が設けられている。この８Ｈラインメモリ５０２・５０３は、それぞれ、書き込みアドレス制御部５０４、および読み出しアドレス制御部５０５によって、画像データを書き込み、読み出しする領域が制御されるようになっている。読み出された画像データは、セレクタ５０６を介して出力される。
【０００４】
上記のように８Ｈラインメモリ５０２・５０３の２つの８Ｈラインメモリが設けられているのは、一方に保持された画像データを読み出している間に、引き続き入力される画像データを他方に保持させ得るようにするためである。すなわち、画素ブロックデータの読み出しは、８ライン目までの画像データが書き込まれてから行う必要があり、引き続き入力される９ライン目の画像データを同じ８Ｈラインメモリに書き込むと、未だ画像データが読み出されていない領域に次の画像データが書き込まれてしまうことになるからである。具体的には、例えば説明の簡単のために、８ライン分の全ての画像データの書き込みが完了した直後に、１ライン目の左端の画像データから画素ブロックデータの読み出しが開始されたとすると、まず、１〜８ライン目の各左端の画像データが読み出されることになる。すなわち、１ライン目の左端から２画素目の画像データは、９番目に読み出されることになる。ところが、入力される画像データの書き込みは走査順序にしたがって行われるので、上記１ライン目の左端から２画素目の画像データが保持されている領域には、９ライン目の書き込みが開始されてから２番目のタイミングで新たな画像データが書き込まれてしまうことになる。なお、厳密には、画素ブロックデータの読み出しは、８ライン分の全ての画像データが書き込まれる少し前から開始することもできるが、上記のような問題は、その発生タイミングが多少ずれても必ず生じることになる。
【０００５】
それゆえ、上記のように２つの８Ｈラインメモリ５０２・５０３を設け、一方の８Ｈラインメモリから読み出しが行われている間に入力される画像データは、もう一方の８Ｈラインメモリに書き込まれるようになっていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、画像データを保持させるためのメモリは、特に画素数が多いと全体の回路規模が大きなものとなりがちであり、したがって、従来の装置は、ＬＳＩのチップ面積が大きいために製造コストが高くつくという問題点を有していた。
【０００７】
上記の問題に鑑み、本発明は、ブロック変換のために必要なメモリの容量を小さく抑えて、回路規模や製造コストを低減可能にすることを課題とする。
【０００８】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、
ラスタ走査の順序で入力される、画像を構成する各画素の画像データに基づいて、上記画像における所定の矩形範囲の各画素ブロックごとに、上記各画素ブロックを構成する各画素の画像データから成る画素ブロックデータを順次出力する画素ブロックデータ生成装置であって、
入力された上記画像データを保持するメモリと、
上記画像データを上記メモリに書き込む書き込み制御部と、
上記メモリから、上記各画素ブロックごとに、上記画素ブロックデータを順次読み出して出力する読み出し制御部とを備え、
上記書き込み制御部は、上記画像における走査線方向の画素から成る複数のラインのうち、一部の画素についてだけ上記画像データが読み出されたラインにおける上記読み出された画像データが保持されていた上記メモリの領域に、新たに入力された上記画像データを書き込み得るように制御するとともに、
上記書き込み制御部、および上記読み出し制御部は、
上記画像における走査線方向の１ラインの画素数がｈ画素（ｈは自然数）、
上記所定の矩形範囲の画素ブロックが、
走査線方向にｎ画素、
走査線に垂直な方向にｍ画素（ｎ、ｍは自然数）の画素ブロックである場合に、
ｍライン分の画像データを、上記メモリにおける所定の順序の領域に書き込む第１の書き込み動作が行われた後に、
走査線方向に隣接するｎ画素ずつの画素を含む上記画素ブロックごとに、上記書き込まれた画像データを順次読み出す読み出し動作と、
走査線方向に（ｈ／ｍ画素）／ｎ個ずつの上記画素ブロックごとの画像データが読み出された上記メモリの領域に、１つ手前の書き込みがなされたｍラインに続くｍライン分の画像データにおける各ラインごとの画像データをそれぞれ書き込む第２の書き込み動作とが、繰り返し行われるように、書き込み動作および読み出し動作を制御し、
さらに、上記書き込み制御部は、上記第２の書き込み動作において、上記走査線方向に（ｈ／ｍ画素）／ｎ個ずつの上記画素ブロックごとの画像データが読み出された上記メモリの領域における、上記１つ手前の書き込みがなされたｍラインの各ラインの画像データが書き込まれた領域ごとに、上記１つ手前の書き込みがなされたのと同じ順序の領域に、上記各ラインの画像データを書き込むように制御することを特徴とする。
【００１０】
請求項１の発明によると、各ラインの全ての画像データが読み出されていなくても、既に読み出された領域を利用して新たな画像データの書き込みを行うことによって、メモリの容量を小さく抑えることができる。このような、書き込み、読み出し領域の制御は、アドレスの制御によって容易に行うことができる。しかも、１つ手前のｍラインの書き込みが行われた際の１ライン分の画像データが書き込まれていた領域に、各ラインの一部の画像データが書き込まれるので、その領域に対する読み出しが早期に完了するようにすることができる。さらに、１つ手前のｍラインの読み出しが行われた際と同じ画素ブロックの順序で読み出しを行うことが容易にできるとともに、前記のような所定の領域に対する読み出しを早期に完了させることができる。
【００１５】
また、請求項２の発明は、
請求項１の画素ブロックデータ生成装置であって、
上記読み出し制御部は、上記読み出し動作において、走査線方向に隣接する上記画素ブロックの順序で、上記画素ブロックごとの画像データを順次読み出すように制御することを特徴とする。
【００１６】
請求項２の発明によると、出力された画素ブロックデータを用いて処理を行う後段の装置の処理を容易にすることができる。
【００１７】
また、請求項３の発明は、
請求項２の画素ブロックデータ生成装置であって、
上記書き込み制御部、および上記読み出し制御部は、それぞれ、上記メモリに対する書き込みアドレス、または読み出しアドレスを出力することによって、上記画像データの書き込み領域、または読み出し領域を制御するように構成されるとともに、
上記書き込み制御部は、上記第１の書き込み動作において、各ラインごとの画像データが書き込まれる上記メモリにおける上記所定の順序の領域は、連続したアドレス、または所定数ずつずれたアドレスの領域であることを特徴とする。
【００１８】
請求項３の発明によると、発生させるべきアドレスの組み合わせの種類を少なくして、制御部を簡素かつ容易に構成することができるとともに、制御部の回路規模を小さく抑えることも容易にできる。
【００１９】
また、請求項４の発明は、
請求項３の画素ブロックデータ生成装置であって、
上記第１の書き込み動作において、上記各ラインの対応する画素の画像データが書き込まれる上記メモリの領域は、２のべき乗ずつずれたアドレスの領域であることを特徴とする。
【００２０】
請求項４の発明によると、アドレスの各ビットを分離してアドレスを発生させることができるので、やはり、制御部の構成を簡素にして回路規模を小さく抑えることなどが容易にできる。
【００２１】
また、請求項５の発明は、
請求項１の画素ブロックデータ生成装置であって、
上記メモリにおける、上記各画素の画像データが書き込まれる位置、および読み出される位置の少なくとも何れか一方のずれを可変に設定し得るように構成されたことを特徴とする。
【００２２】
請求項５の発明によると、柔軟なブロック変換を容易に行うことができる。
【００２３】
また、請求項６の発明は、
請求項１の画素ブロックデータ生成装置であって、
上記メモリへの上記画像データの書き込み開始タイミング、および上記メモリからの上記画像データの読み出しタイミングの少なくとも何れか一方を可変に設定し得るように構成されたことを特徴とする。
【００２４】
請求項６の発明によると、書き込み速度や読み出し速度に応じた適切なブロック変換が行われるようにすることが容易にできる。
【００２５】
また、請求項７の発明は、
複数の請求項１の画素ブロックデータ生成装置を備えた画素ブロックデータ生成装置であって、
時分割で入力される複数の画像の画像データに基づいて、それぞれの上記画像についての上記画素ブロックデータを出力し得るように構成されたことを特徴とする。
【００２６】
請求項７の発明によると、例えばカラー画像における輝度信号と色信号とについてのブロック変換を容易に行うことができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００３２】
図１は本発明の実施の形態に係る画素ブロックデータ生成装置の構成を示すブロック図である。同図に示すように、画素ブロックデータ生成装置には、ラスタ走査の順序で入力された画像データを一旦保持する１つの８Ｈラインメモリ１０１と、書き込みアドレス制御部２０１と、読み出しアドレス制御部３０１とが設けられている。（なお、８Ｈラインメモリ１０１として、画像データの書き込みと読み出しとを同時には行えないものを用いる場合には、さらに、書き込みアドレス制御部２０１の出力と読み出しアドレス制御部３０１の出力とを切り替えるセレクタを設けてもよい。）
上記８Ｈラインメモリ１０１は、例えば図４に示すようなアドレス（１０進表記）で特定される８０×８個の記憶領域を有している。そこで、例えばデータバス幅が６４ビットで、１つの画素の画像データが８ビットだとすると、各記憶領域に８画素分の画像データを記憶させることができ、全体で８×８０＝６４０画素×８ライン分の画像データを保持させ得るようになっている。なお、同図の例ではアドレスが不連続になっているが、このように同図の左端の記憶領域のアドレスが２のべき乗になるようにすればアドレス制御を容易にすることができる。なお、アドレスを上記のように設定したとしても、処理する画像が上記のように６４０画素以下である場合には、アドレスが８０以降の部分には実際に記憶素子を設ける必要はない。
【００３３】
上記書き込みアドレス制御部２０１には、例えば図２に示すように、第１ＷＡｄｄ発生回路２１０と、第２ＷＡｄｄ発生回路２２０と、これらの出力を後述する８ライン分の画像データが書き込まれるごとの同期信号（Ｈ８Ｗｓｙｎｃ）が入力されるごとに切り替えるスイッチ２０２とが設けられている。上記第１ＷＡｄｄ発生回路２１０は、２つのカウンタ２１１・２１２を備え、後に詳述するように図４に示すような順序で第１の書き込みアドレスを発生するようになっている。また、第２ＷＡｄｄ発生回路２２０は、カウンタ２２１、デコーダ２２２、加算器２２３、１０倍回路２２４、およびカウンタ２２５を備え、図６に示すような順序で第２の書き込みアドレスを発生するようになっている。
【００３４】
また、読み出しアドレス制御部３０１には、例えば図３に示すように、第１ＲＡｄｄ発生回路３１０と、第２ＲＡｄｄ発生回路３２０と、これらの出力を８ライン分画像データが読み出されるごとの同期信号（Ｈ８Ｒｓｙｎｃ）が入力されるごとに切り替えるスイッチ３０２とが設けられている。上記第１ＲＡｄｄ発生回路３１０は、カウンタ３１１・３１２を備え、図５に示すような順序で第１の読み出しアドレスを発生するようになっている。また、第２ＲＡｄｄ発生回路３２０は、カウンタ３２１・３２２と、セレクタ３２３と、レジスタ３２４と、加算器３２５と、カウンタ３２６とを備え、図７に示すような順序で第２の読み出しアドレスを発生するようになっている。なお、例えば書き込みアドレス制御部２０１および読み出しアドレス制御部３０１は、さらに８Ｈラインメモリ１０１に対する書き込み信号や読み出し信号を出力するようになっている。
【００３５】
次に、上記画素ブロックデータ生成装置に入力される画像データの書き込み、読み出し順序について説明する。
【００３６】
（第１の書き込みアドレスによる８ライン分の書き込み）
まず、入力される画像データの０〜７ライン目までの８ライン分の画像データは、書き込みアドレス制御部２０１の第１ＷＡｄｄ発生回路２１０が発生する書き込みアドレスに応じて、図４に示すような順序で８Ｈラインメモリ１０１に書き込まれる。すなわち、カウンタ２１１は、水平同期信号（Ｈｓｙｎｃ）が入力されるごとに、クロック信号に応じてインクリメントされる０〜７９の下位７ビットのアドレスを繰り返し発生し、カウンタ２１２は、Ｈｓｙｎｃが入力されるごとに（またはカウンタ２１１の出力が８０になるごとに）インクリメントされる０、１２８、・・・７６８、８９６の上位３ビットのアドレスを発生して、これらの１０ビットのアドレスに応じた領域に画像データが書き込まれる。この場合、図４に示す横８０×縦１の領域ごとに、１ライン分の画像データが保持されることになる。
【００３７】
（第１の読み出しアドレスによる８ライン分の読み出し）
また、上記のようにして書き込まれた画像データは、書き込みアドレス制御部２０１の第１ＲＡｄｄ発生回路３１０が発生する読み出しアドレスに応じて、図５に示すような順序で読み出される。すなわち、カウンタ３１２は、クロック信号が入力されるごとにインクリメントされる０、１２８、・・・７６８、８９６の上位３ビットのアドレスを発生し、カウンタ３１１は、上記カウンタ３１２からキャリー信号が出力されるごとにインクリメントされる０〜７９の下位７ビットのアドレスを発生して、これらの１０ビットのアドレスに応じた領域から画像データが読み出される。これにより、各記憶領域には前記のように８画素分ずつの画像データが記憶されているので、例えばアドレスが０、１２８、・・・７６８、８９６の領域に記憶されている画像データが読み出されることによって、水平８画素×垂直８画素の画素ブロックデータが読み出されることになる。ここで、上記画像データの読み出し開始タイミングは、例えば同図に示すように書き込み速度と読み出し速度とが同じ（同じクロック信号に基づいて行われる）場合には、概ね、８ライン目の最初の画像データ（アドレスが８９６）が書き込まれるときに読み出しが開始されるようにすればよい。（より正確には、例えば書き込みアドレスが８４１〜９１４などの間に開始されるようにしてもよいが、通常は上記のようなタイミングであれば読み出し開始制御が容易である。）
（第２の書き込みアドレスによる８ライン分の書き込み）
上記のようにして画像データの読み出しが行われる際に、８ライン目の画像データが全て書き込まれると、引き続いて入力される９ライン目の画像データは、書き込みアドレス制御部２０１の第２ＷＡｄｄ発生回路２２０が発生する書き込みアドレスに応じて、図６に示すような順序で書き込まれる。すなわち、８ライン目の画像データの書き込み開始と同時に読み出しが開始される場合には、９ライン目の画像データの書き込みが開始される際には、最初の１ライン目の画像データのうち、アドレスが１０〜７９の領域に保持されている画像データは未だ読み出されていないが、同図の左端の各領域から、アドレスが９、１３７、・・・７７７、９０５までの領域に書き込まれた画像データの読み出しは完了しているので、図６に示すような順序の領域に書き込みを行えば、９ライン目の全ての画像データの書き込みによって、読み出されていない画像データが破壊されることはない。上記のような書き込みアドレスを発生する第２ＷＡｄｄ発生回路２２０の動作を簡単に説明すると、カウンタ２２１は、クロック信号に応じてインクリメントされる４ビットの値を出力し、その値が１０になるごとにデコーダ２２２によってリセットされるので、結局、０〜９までの値を出力することになる。また、加算器２２３は、上記０〜９の値と、１０倍回路２２４によってカウンタ２１２の値（Ｈｓｙｎｃごとにインクリメントされる値）が１０倍された０〜７０の値とを加算する。すなわち、加算器２２３からは、まず０〜９の値が８回繰り返して出力され、次にＨｓｙｎｃが入力されると１０が加算された１０〜１９の値が８回繰り返されるというような値が、アドレスの下位７ビットとして出力される。また、カウンタ２２５は上記カウンタ２２１から出力される値が１０になるごとに（デコーダ２２２から出力される信号に応じて）インクリメントされる０、１２８、・・・７６８、８９６の上位３ビットのアドレスを発生して、これらの１０ビットのアドレスに応じた領域に画像データが書き込まれる。この場合には、図６に示す横１０×縦８の領域ごとに、１ライン分の画像データが保持されることになる。（上記横の１０の値は、画像の水平方向の画素数６４０を１つの記憶領域に対応する画素数８、および画素ブロックの１辺の画素数８で割った値、または、横方向の領域の数８０を画素ブロックの１辺の画素数８で割った値）
（第２の読み出しアドレスによる８ライン分の読み出し）
次に、上記のようにして書き込まれた画像データは、こんどは書き込みアドレス制御部２０１の第２ＲＡｄｄ発生回路３２０が発生する読み出しアドレスに応じて、図７に示すような順序で読み出される。すなわち、まず最初に、レジスタ３２４、およびカウンタ３２６は、それぞれＨｓｙｎｃまたはＶＲｓｙｎｃ（垂直同期信号Ｖｓｙｎｃから７ライン分だけ遅れた読み出し用の同期信号）によりリセットされて、値が０の１０ビットのアドレスを出力する。また、このとき、上記レジスタ３２４から出力された値は、加算器３２５により１０が加算されてセレクタ３２３に入力される。一方、カウンタ３２１は、クロック信号が８回入力されるごとにキャリー信号を出力し、カウンタ３２２は、上記キャリー信号をカウントした値を出力する。また、セレクタ３２３は、上記キャリー信号が出力されたときには、上記カウンタ３２２の出力を選択して出力し、その他の場合には、上記加算器３２５から出力される値を選択して出力する。つまり、最初にＨｓｙｎｃが入力されてから、クロック信号が８回入力されるまでは、セレクタ３２３は加算器３２５から出力される値を選択して出力し、その値がクロック信号に同期してレジスタ３２４に保持される。そこで、レジスタ３２４からは、各クロックごとに、０、１０、２０、・・・７０の値がアドレスの下位７ビットとして出力され、これと、前記カウンタ３２６から最初に出力される、値が０の３ビットと併せて１０ビットのアドレスとして出力される。これによって、９〜１６ライン目の最初の８画素分の画像データ（左端の画素ブロックの画素ブロックデータ）が読み出されることになる。
【００３８】
そして、８回目のクロックが入力されたときには、前記のようにカウンタ３２１からキャリー信号が出力されるので、カウンタ３２２から出力される値がインクリメントされて１になるとともに、その値がセレクタ３２３により選択されてレジスタ３２４に入力される。そこで、次の９クロック目以降では、１０ずつ加算される１、１１、２１、・・・７１の値がアドレスの下位７ビットとして出力され、画像における左端から２番目の画素ブロックの画素ブロックデータが読み出される。また、同様にして、８つごとのクロックが入力されるごとに、隣の画素ブロックの画素ブロックデータが読み出される。
【００３９】
以下、８０クロック目ごとに、Ｈｓｙｎｃに応じて上記アドレスの下位７ビットを出力するカウンタ３２１等は初期状態に戻るとともに、カウンタ３２６から出力されるアドレスの上位３ビットがインクリメントされるので、同様にして、アドレスが１２８、１３８、・・・１９８等の領域の画素ブロックデータが読み出される。
【００４０】
上記のようにして読み出しが行われると、アドレスが１〜７９、１２８〜２０７・・・の各領域の組ごとに画像データの読み出しが完了するので、再度、前記第１の書き込みアドレスによる書き込みで説明したのと同じ要領で、読み出しが完了していない画像データを破壊することなく、さらに次の８ライン分の画像データの書き込みを開始し得るようになる。それゆえ、以下、同様の書き込み、読み出しを繰り返すことにより、８ライン分の容量の８Ｈラインメモリ１０１を用いるだけで、ブロック変換を行えることになる。なお、上記書き込み、読み出しアドレスの第１、第２の区別は便宜的なもので、第２の書き込み、読み出しアドレスからブロック変換が開始されるようにしても全く同じ出力が得られる。
【００４１】
なお、上記の例では、書き込みと読み出しとが同期して行われるとして説明したが、必ずしも同期させる必要はなく、例えば読み出しを書き込みの２倍の速度で間欠的に行うようにしてもよい。また、同期していなくても、タイミングや速度がある程度のずれの範囲内にある場合などには、クロック信号や同期信号をレジスタ等によって指定された分だけ遅延させたりすることによって、誤動作が生じないように設定し得るようにしてもよい。さらに、書き込み、読み出しが可能なときに随時行うようにしたりしてもよい。このような書き込み、読み出しの制御は、例えば書き込みが行われるごとにインクリメントされ、読み出されるごとにデクリメントされるカウンタを設け、その値が所定の範囲にあるかどうかを判定することなどによって容易に行うことができる。
【００４２】
また、書き込み、読み出し順序は、上記に限るものではなく、既に読み出された領域に書き込みが行われることが矛盾なく行われるようにすれば、メモリの容量を小さく抑えることができる。すなわち、例えば図６の場合に、図５の読み出し順序と同じ順序で書き込みが行われるようにしてもよい。この場合に、第２ＷＡｄｄ発生回路２２０を省略することができる一方、各画素ブロックデータを上記のように隣接する画素ブロックの順序で出力させようとすると、その後のアドレスの発生が複雑になる。もっとも、本発明の原理に従ったアドレスの順序の組み合わせは有限なので、必ず一連のアドレスの繰り返しで書き込み、読み出しを繰り返せるようにはできる。また、画素ブロックの順序を上記とは異ならせても後の処理に差し支えないような場合には、図５の読み出し順序と同じ順序で書き込みを行っても、図７の場合の読み出しと同様にアドレスが１〜７９、１２８〜２０７・・・の各領域の組ごとに画像データの読み出しを完了させることができる。
【００４３】
また、ブロック変換は、上記のような左端の画素を含む画素ブロックなどについてのものに限らず、例えば各カウンタの初期値をプリロードしたり、上記のようにして発生させたアドレスをオフセットさせたり、クロック信号をマスクして一部の画像データを捨てたりすることなどによって、任意の位置の矩形領域についてブロック変換を行うことも容易にできる。
【００４４】
また、全体の画像や画素ブロックの大きさ（縦横の画素数）、またこれらの縦横比も上記に限るものではなく、種々の大きさでも同様の効果を得ることはでき、さらに、メモリの容量の範囲で可変に設定し得るようにしてもよい。
【００４５】
また、上記の例では８Ｈラインメモリ１０１における１つの領域に８画素分の画像データが保持される例を示したが、これに限らず、１画素ずつ保持される場合などでも、同様の原理を適用することはできる。
【００４６】
また、上記の例では単一の画像についてブロック変換する例を示したが、例えばカラー画像など、複数の画像について変換し得るようにしてもよい。すなわち、例えば時分割で輝度信号と色信号などが入力される場合に、８Ｈラインメモリ１０１は、それぞれに対応させて８Ｈ設け、同様に処理するようにしてもよい。
【００４７】
また、上記のように８画素分など複数の画像データが１つの領域に保持される場合に、８Ｈラインメモリ１０１として、各領域に保持された一部の画素の画像データと他の領域に保持された一部の画素の画像データとを読み出す（すなわち例えば各ラインの左端の画素についての画像データを読み出す）ようなライン同時化処理を行い得るものを用いたりしてもよい。
【００４８】
【発明の効果】
以上のように本発明によると、既に読み出しがなされた領域に書き込みがなされるように、書き込み領域、および読み出し領域の順序が設定されるようにして、ブロック変換のために必要なメモリの容量を小さく抑えて、回路規模や製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る画素ブロックデータ生成装置の構成を示すブロック図である。
【図２】書き込みアドレス制御部２０１の具体的な構成を示す回路図である。
【図３】読み出しアドレス制御部３０１の具体的な構成を示す回路図である。
【図４】第１の書き込みアドレスによる書き込み順序を示す説明図である。
【図５】第１の読み出しアドレスによる読み出し順序を示す説明図である。
【図６】第２の書き込みアドレスによる書き込み順序を示す説明図である。
【図７】第２の読み出しアドレスによる読み出し順序を示す説明図である。
【図８】従来の画素ブロックデータ生成装置の構成を示すブロック図である。
【符号の説明】
１０１ ８Ｈラインメモリ
２０１ 書き込みアドレス制御部
２０２ スイッチ
２１０ 第１ＷＡｄｄ発生回路
２１１・２１２ カウンタ
２２０ 第２ＷＡｄｄ発生回路
２２１ カウンタ
２２２ デコーダ
２２３ 加算器
２２４ 倍回路
２２５ カウンタ
３０１ 読み出しアドレス制御部
３０２ スイッチ
３１０ 第１ＲＡｄｄ発生回路
３１１・３１２ カウンタ
３２０ 第２ＲＡｄｄ発生回路
３２１・３２２ カウンタ
３２３ セレクタ
３２４ レジスタ
３２５ 加算器
３２６ カウンタ
【発明の属する技術分野】
本発明は、カメラ付き携帯電話や、ディジタルスチルカメラ等の画像入力装置などにおいて、ラスタ走査の順序で入力される画像信号に基づいたブロック変換、すなわち、例えば８画素×８画素などの矩形範囲の画像データを得る手法および装置に関するものである。
【０００２】
【従来の技術】
一般に、ＣＣＤセンサやＣＭＯＳセンサ等の撮像装置などからは、ラスタ画像の走査に従った順序で画像データ信号が出力される。一方、ディジタル画像の処理は、多くの場合、矩形範囲の画素ブロック単位で行われる。具体的には、例えばＪＰＥＧ（Joint Photographic Coding Experts Group）の画像データ圧縮では、水平８画素×垂直８画素の画素ブロックデータごとに処理が行われる。このため、撮像装置等から出力された画像データを一旦メモリに蓄積した後、画素ブロック単位で読み出すブロック変換が必要となる。
【０００３】
上記ブロック変換は、従来、例えば図８に示すような装置によって行われていた。この装置には、ラスタ走査順序で入力される画像データがセレクタ５０１を介して択一的に入力される２つの８Ｈラインメモリ５０２・５０３（それぞれ走査線８本分の画像データを保持するメモリ）が設けられている。この８Ｈラインメモリ５０２・５０３は、それぞれ、書き込みアドレス制御部５０４、および読み出しアドレス制御部５０５によって、画像データを書き込み、読み出しする領域が制御されるようになっている。読み出された画像データは、セレクタ５０６を介して出力される。
【０００４】
上記のように８Ｈラインメモリ５０２・５０３の２つの８Ｈラインメモリが設けられているのは、一方に保持された画像データを読み出している間に、引き続き入力される画像データを他方に保持させ得るようにするためである。すなわち、画素ブロックデータの読み出しは、８ライン目までの画像データが書き込まれてから行う必要があり、引き続き入力される９ライン目の画像データを同じ８Ｈラインメモリに書き込むと、未だ画像データが読み出されていない領域に次の画像データが書き込まれてしまうことになるからである。具体的には、例えば説明の簡単のために、８ライン分の全ての画像データの書き込みが完了した直後に、１ライン目の左端の画像データから画素ブロックデータの読み出しが開始されたとすると、まず、１〜８ライン目の各左端の画像データが読み出されることになる。すなわち、１ライン目の左端から２画素目の画像データは、９番目に読み出されることになる。ところが、入力される画像データの書き込みは走査順序にしたがって行われるので、上記１ライン目の左端から２画素目の画像データが保持されている領域には、９ライン目の書き込みが開始されてから２番目のタイミングで新たな画像データが書き込まれてしまうことになる。なお、厳密には、画素ブロックデータの読み出しは、８ライン分の全ての画像データが書き込まれる少し前から開始することもできるが、上記のような問題は、その発生タイミングが多少ずれても必ず生じることになる。
【０００５】
それゆえ、上記のように２つの８Ｈラインメモリ５０２・５０３を設け、一方の８Ｈラインメモリから読み出しが行われている間に入力される画像データは、もう一方の８Ｈラインメモリに書き込まれるようになっていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、画像データを保持させるためのメモリは、特に画素数が多いと全体の回路規模が大きなものとなりがちであり、したがって、従来の装置は、ＬＳＩのチップ面積が大きいために製造コストが高くつくという問題点を有していた。
【０００７】
上記の問題に鑑み、本発明は、ブロック変換のために必要なメモリの容量を小さく抑えて、回路規模や製造コストを低減可能にすることを課題とする。
【０００８】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、
ラスタ走査の順序で入力される、画像を構成する各画素の画像データに基づいて、上記画像における所定の矩形範囲の各画素ブロックごとに、上記各画素ブロックを構成する各画素の画像データから成る画素ブロックデータを順次出力する画素ブロックデータ生成装置であって、
入力された上記画像データを保持するメモリと、
上記画像データを上記メモリに書き込む書き込み制御部と、
上記メモリから、上記各画素ブロックごとに、上記画素ブロックデータを順次読み出して出力する読み出し制御部とを備え、
上記書き込み制御部は、上記画像における走査線方向の画素から成る複数のラインのうち、一部の画素についてだけ上記画像データが読み出されたラインにおける上記読み出された画像データが保持されていた上記メモリの領域に、新たに入力された上記画像データを書き込み得るように制御するとともに、
上記書き込み制御部、および上記読み出し制御部は、
上記画像における走査線方向の１ラインの画素数がｈ画素（ｈは自然数）、
上記所定の矩形範囲の画素ブロックが、
走査線方向にｎ画素、
走査線に垂直な方向にｍ画素（ｎ、ｍは自然数）の画素ブロックである場合に、
ｍライン分の画像データを、上記メモリにおける所定の順序の領域に書き込む第１の書き込み動作が行われた後に、
走査線方向に隣接するｎ画素ずつの画素を含む上記画素ブロックごとに、上記書き込まれた画像データを順次読み出す読み出し動作と、
走査線方向に（ｈ／ｍ画素）／ｎ個ずつの上記画素ブロックごとの画像データが読み出された上記メモリの領域に、１つ手前の書き込みがなされたｍラインに続くｍライン分の画像データにおける各ラインごとの画像データをそれぞれ書き込む第２の書き込み動作とが、繰り返し行われるように、書き込み動作および読み出し動作を制御し、
さらに、上記書き込み制御部は、上記第２の書き込み動作において、上記走査線方向に（ｈ／ｍ画素）／ｎ個ずつの上記画素ブロックごとの画像データが読み出された上記メモリの領域における、上記１つ手前の書き込みがなされたｍラインの各ラインの画像データが書き込まれた領域ごとに、上記１つ手前の書き込みがなされたのと同じ順序の領域に、上記各ラインの画像データを書き込むように制御することを特徴とする。
【００１０】
請求項１の発明によると、各ラインの全ての画像データが読み出されていなくても、既に読み出された領域を利用して新たな画像データの書き込みを行うことによって、メモリの容量を小さく抑えることができる。このような、書き込み、読み出し領域の制御は、アドレスの制御によって容易に行うことができる。しかも、１つ手前のｍラインの書き込みが行われた際の１ライン分の画像データが書き込まれていた領域に、各ラインの一部の画像データが書き込まれるので、その領域に対する読み出しが早期に完了するようにすることができる。さらに、１つ手前のｍラインの読み出しが行われた際と同じ画素ブロックの順序で読み出しを行うことが容易にできるとともに、前記のような所定の領域に対する読み出しを早期に完了させることができる。
【００１５】
また、請求項２の発明は、
請求項１の画素ブロックデータ生成装置であって、
上記読み出し制御部は、上記読み出し動作において、走査線方向に隣接する上記画素ブロックの順序で、上記画素ブロックごとの画像データを順次読み出すように制御することを特徴とする。
【００１６】
請求項２の発明によると、出力された画素ブロックデータを用いて処理を行う後段の装置の処理を容易にすることができる。
【００１７】
また、請求項３の発明は、
請求項２の画素ブロックデータ生成装置であって、
上記書き込み制御部、および上記読み出し制御部は、それぞれ、上記メモリに対する書き込みアドレス、または読み出しアドレスを出力することによって、上記画像データの書き込み領域、または読み出し領域を制御するように構成されるとともに、
上記書き込み制御部は、上記第１の書き込み動作において、各ラインごとの画像データが書き込まれる上記メモリにおける上記所定の順序の領域は、連続したアドレス、または所定数ずつずれたアドレスの領域であることを特徴とする。
【００１８】
請求項３の発明によると、発生させるべきアドレスの組み合わせの種類を少なくして、制御部を簡素かつ容易に構成することができるとともに、制御部の回路規模を小さく抑えることも容易にできる。
【００１９】
また、請求項４の発明は、
請求項３の画素ブロックデータ生成装置であって、
上記第１の書き込み動作において、上記各ラインの対応する画素の画像データが書き込まれる上記メモリの領域は、２のべき乗ずつずれたアドレスの領域であることを特徴とする。
【００２０】
請求項４の発明によると、アドレスの各ビットを分離してアドレスを発生させることができるので、やはり、制御部の構成を簡素にして回路規模を小さく抑えることなどが容易にできる。
【００２１】
また、請求項５の発明は、
請求項１の画素ブロックデータ生成装置であって、
上記メモリにおける、上記各画素の画像データが書き込まれる位置、および読み出される位置の少なくとも何れか一方のずれを可変に設定し得るように構成されたことを特徴とする。
【００２２】
請求項５の発明によると、柔軟なブロック変換を容易に行うことができる。
【００２３】
また、請求項６の発明は、
請求項１の画素ブロックデータ生成装置であって、
上記メモリへの上記画像データの書き込み開始タイミング、および上記メモリからの上記画像データの読み出しタイミングの少なくとも何れか一方を可変に設定し得るように構成されたことを特徴とする。
【００２４】
請求項６の発明によると、書き込み速度や読み出し速度に応じた適切なブロック変換が行われるようにすることが容易にできる。
【００２５】
また、請求項７の発明は、
複数の請求項１の画素ブロックデータ生成装置を備えた画素ブロックデータ生成装置であって、
時分割で入力される複数の画像の画像データに基づいて、それぞれの上記画像についての上記画素ブロックデータを出力し得るように構成されたことを特徴とする。
【００２６】
請求項７の発明によると、例えばカラー画像における輝度信号と色信号とについてのブロック変換を容易に行うことができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００３２】
図１は本発明の実施の形態に係る画素ブロックデータ生成装置の構成を示すブロック図である。同図に示すように、画素ブロックデータ生成装置には、ラスタ走査の順序で入力された画像データを一旦保持する１つの８Ｈラインメモリ１０１と、書き込みアドレス制御部２０１と、読み出しアドレス制御部３０１とが設けられている。（なお、８Ｈラインメモリ１０１として、画像データの書き込みと読み出しとを同時には行えないものを用いる場合には、さらに、書き込みアドレス制御部２０１の出力と読み出しアドレス制御部３０１の出力とを切り替えるセレクタを設けてもよい。）
上記８Ｈラインメモリ１０１は、例えば図４に示すようなアドレス（１０進表記）で特定される８０×８個の記憶領域を有している。そこで、例えばデータバス幅が６４ビットで、１つの画素の画像データが８ビットだとすると、各記憶領域に８画素分の画像データを記憶させることができ、全体で８×８０＝６４０画素×８ライン分の画像データを保持させ得るようになっている。なお、同図の例ではアドレスが不連続になっているが、このように同図の左端の記憶領域のアドレスが２のべき乗になるようにすればアドレス制御を容易にすることができる。なお、アドレスを上記のように設定したとしても、処理する画像が上記のように６４０画素以下である場合には、アドレスが８０以降の部分には実際に記憶素子を設ける必要はない。
【００３３】
上記書き込みアドレス制御部２０１には、例えば図２に示すように、第１ＷＡｄｄ発生回路２１０と、第２ＷＡｄｄ発生回路２２０と、これらの出力を後述する８ライン分の画像データが書き込まれるごとの同期信号（Ｈ８Ｗｓｙｎｃ）が入力されるごとに切り替えるスイッチ２０２とが設けられている。上記第１ＷＡｄｄ発生回路２１０は、２つのカウンタ２１１・２１２を備え、後に詳述するように図４に示すような順序で第１の書き込みアドレスを発生するようになっている。また、第２ＷＡｄｄ発生回路２２０は、カウンタ２２１、デコーダ２２２、加算器２２３、１０倍回路２２４、およびカウンタ２２５を備え、図６に示すような順序で第２の書き込みアドレスを発生するようになっている。
【００３４】
また、読み出しアドレス制御部３０１には、例えば図３に示すように、第１ＲＡｄｄ発生回路３１０と、第２ＲＡｄｄ発生回路３２０と、これらの出力を８ライン分画像データが読み出されるごとの同期信号（Ｈ８Ｒｓｙｎｃ）が入力されるごとに切り替えるスイッチ３０２とが設けられている。上記第１ＲＡｄｄ発生回路３１０は、カウンタ３１１・３１２を備え、図５に示すような順序で第１の読み出しアドレスを発生するようになっている。また、第２ＲＡｄｄ発生回路３２０は、カウンタ３２１・３２２と、セレクタ３２３と、レジスタ３２４と、加算器３２５と、カウンタ３２６とを備え、図７に示すような順序で第２の読み出しアドレスを発生するようになっている。なお、例えば書き込みアドレス制御部２０１および読み出しアドレス制御部３０１は、さらに８Ｈラインメモリ１０１に対する書き込み信号や読み出し信号を出力するようになっている。
【００３５】
次に、上記画素ブロックデータ生成装置に入力される画像データの書き込み、読み出し順序について説明する。
【００３６】
（第１の書き込みアドレスによる８ライン分の書き込み）
まず、入力される画像データの０〜７ライン目までの８ライン分の画像データは、書き込みアドレス制御部２０１の第１ＷＡｄｄ発生回路２１０が発生する書き込みアドレスに応じて、図４に示すような順序で８Ｈラインメモリ１０１に書き込まれる。すなわち、カウンタ２１１は、水平同期信号（Ｈｓｙｎｃ）が入力されるごとに、クロック信号に応じてインクリメントされる０〜７９の下位７ビットのアドレスを繰り返し発生し、カウンタ２１２は、Ｈｓｙｎｃが入力されるごとに（またはカウンタ２１１の出力が８０になるごとに）インクリメントされる０、１２８、・・・７６８、８９６の上位３ビットのアドレスを発生して、これらの１０ビットのアドレスに応じた領域に画像データが書き込まれる。この場合、図４に示す横８０×縦１の領域ごとに、１ライン分の画像データが保持されることになる。
【００３７】
（第１の読み出しアドレスによる８ライン分の読み出し）
また、上記のようにして書き込まれた画像データは、書き込みアドレス制御部２０１の第１ＲＡｄｄ発生回路３１０が発生する読み出しアドレスに応じて、図５に示すような順序で読み出される。すなわち、カウンタ３１２は、クロック信号が入力されるごとにインクリメントされる０、１２８、・・・７６８、８９６の上位３ビットのアドレスを発生し、カウンタ３１１は、上記カウンタ３１２からキャリー信号が出力されるごとにインクリメントされる０〜７９の下位７ビットのアドレスを発生して、これらの１０ビットのアドレスに応じた領域から画像データが読み出される。これにより、各記憶領域には前記のように８画素分ずつの画像データが記憶されているので、例えばアドレスが０、１２８、・・・７６８、８９６の領域に記憶されている画像データが読み出されることによって、水平８画素×垂直８画素の画素ブロックデータが読み出されることになる。ここで、上記画像データの読み出し開始タイミングは、例えば同図に示すように書き込み速度と読み出し速度とが同じ（同じクロック信号に基づいて行われる）場合には、概ね、８ライン目の最初の画像データ（アドレスが８９６）が書き込まれるときに読み出しが開始されるようにすればよい。（より正確には、例えば書き込みアドレスが８４１〜９１４などの間に開始されるようにしてもよいが、通常は上記のようなタイミングであれば読み出し開始制御が容易である。）
（第２の書き込みアドレスによる８ライン分の書き込み）
上記のようにして画像データの読み出しが行われる際に、８ライン目の画像データが全て書き込まれると、引き続いて入力される９ライン目の画像データは、書き込みアドレス制御部２０１の第２ＷＡｄｄ発生回路２２０が発生する書き込みアドレスに応じて、図６に示すような順序で書き込まれる。すなわち、８ライン目の画像データの書き込み開始と同時に読み出しが開始される場合には、９ライン目の画像データの書き込みが開始される際には、最初の１ライン目の画像データのうち、アドレスが１０〜７９の領域に保持されている画像データは未だ読み出されていないが、同図の左端の各領域から、アドレスが９、１３７、・・・７７７、９０５までの領域に書き込まれた画像データの読み出しは完了しているので、図６に示すような順序の領域に書き込みを行えば、９ライン目の全ての画像データの書き込みによって、読み出されていない画像データが破壊されることはない。上記のような書き込みアドレスを発生する第２ＷＡｄｄ発生回路２２０の動作を簡単に説明すると、カウンタ２２１は、クロック信号に応じてインクリメントされる４ビットの値を出力し、その値が１０になるごとにデコーダ２２２によってリセットされるので、結局、０〜９までの値を出力することになる。また、加算器２２３は、上記０〜９の値と、１０倍回路２２４によってカウンタ２１２の値（Ｈｓｙｎｃごとにインクリメントされる値）が１０倍された０〜７０の値とを加算する。すなわち、加算器２２３からは、まず０〜９の値が８回繰り返して出力され、次にＨｓｙｎｃが入力されると１０が加算された１０〜１９の値が８回繰り返されるというような値が、アドレスの下位７ビットとして出力される。また、カウンタ２２５は上記カウンタ２２１から出力される値が１０になるごとに（デコーダ２２２から出力される信号に応じて）インクリメントされる０、１２８、・・・７６８、８９６の上位３ビットのアドレスを発生して、これらの１０ビットのアドレスに応じた領域に画像データが書き込まれる。この場合には、図６に示す横１０×縦８の領域ごとに、１ライン分の画像データが保持されることになる。（上記横の１０の値は、画像の水平方向の画素数６４０を１つの記憶領域に対応する画素数８、および画素ブロックの１辺の画素数８で割った値、または、横方向の領域の数８０を画素ブロックの１辺の画素数８で割った値）
（第２の読み出しアドレスによる８ライン分の読み出し）
次に、上記のようにして書き込まれた画像データは、こんどは書き込みアドレス制御部２０１の第２ＲＡｄｄ発生回路３２０が発生する読み出しアドレスに応じて、図７に示すような順序で読み出される。すなわち、まず最初に、レジスタ３２４、およびカウンタ３２６は、それぞれＨｓｙｎｃまたはＶＲｓｙｎｃ（垂直同期信号Ｖｓｙｎｃから７ライン分だけ遅れた読み出し用の同期信号）によりリセットされて、値が０の１０ビットのアドレスを出力する。また、このとき、上記レジスタ３２４から出力された値は、加算器３２５により１０が加算されてセレクタ３２３に入力される。一方、カウンタ３２１は、クロック信号が８回入力されるごとにキャリー信号を出力し、カウンタ３２２は、上記キャリー信号をカウントした値を出力する。また、セレクタ３２３は、上記キャリー信号が出力されたときには、上記カウンタ３２２の出力を選択して出力し、その他の場合には、上記加算器３２５から出力される値を選択して出力する。つまり、最初にＨｓｙｎｃが入力されてから、クロック信号が８回入力されるまでは、セレクタ３２３は加算器３２５から出力される値を選択して出力し、その値がクロック信号に同期してレジスタ３２４に保持される。そこで、レジスタ３２４からは、各クロックごとに、０、１０、２０、・・・７０の値がアドレスの下位７ビットとして出力され、これと、前記カウンタ３２６から最初に出力される、値が０の３ビットと併せて１０ビットのアドレスとして出力される。これによって、９〜１６ライン目の最初の８画素分の画像データ（左端の画素ブロックの画素ブロックデータ）が読み出されることになる。
【００３８】
そして、８回目のクロックが入力されたときには、前記のようにカウンタ３２１からキャリー信号が出力されるので、カウンタ３２２から出力される値がインクリメントされて１になるとともに、その値がセレクタ３２３により選択されてレジスタ３２４に入力される。そこで、次の９クロック目以降では、１０ずつ加算される１、１１、２１、・・・７１の値がアドレスの下位７ビットとして出力され、画像における左端から２番目の画素ブロックの画素ブロックデータが読み出される。また、同様にして、８つごとのクロックが入力されるごとに、隣の画素ブロックの画素ブロックデータが読み出される。
【００３９】
以下、８０クロック目ごとに、Ｈｓｙｎｃに応じて上記アドレスの下位７ビットを出力するカウンタ３２１等は初期状態に戻るとともに、カウンタ３２６から出力されるアドレスの上位３ビットがインクリメントされるので、同様にして、アドレスが１２８、１３８、・・・１９８等の領域の画素ブロックデータが読み出される。
【００４０】
上記のようにして読み出しが行われると、アドレスが１〜７９、１２８〜２０７・・・の各領域の組ごとに画像データの読み出しが完了するので、再度、前記第１の書き込みアドレスによる書き込みで説明したのと同じ要領で、読み出しが完了していない画像データを破壊することなく、さらに次の８ライン分の画像データの書き込みを開始し得るようになる。それゆえ、以下、同様の書き込み、読み出しを繰り返すことにより、８ライン分の容量の８Ｈラインメモリ１０１を用いるだけで、ブロック変換を行えることになる。なお、上記書き込み、読み出しアドレスの第１、第２の区別は便宜的なもので、第２の書き込み、読み出しアドレスからブロック変換が開始されるようにしても全く同じ出力が得られる。
【００４１】
なお、上記の例では、書き込みと読み出しとが同期して行われるとして説明したが、必ずしも同期させる必要はなく、例えば読み出しを書き込みの２倍の速度で間欠的に行うようにしてもよい。また、同期していなくても、タイミングや速度がある程度のずれの範囲内にある場合などには、クロック信号や同期信号をレジスタ等によって指定された分だけ遅延させたりすることによって、誤動作が生じないように設定し得るようにしてもよい。さらに、書き込み、読み出しが可能なときに随時行うようにしたりしてもよい。このような書き込み、読み出しの制御は、例えば書き込みが行われるごとにインクリメントされ、読み出されるごとにデクリメントされるカウンタを設け、その値が所定の範囲にあるかどうかを判定することなどによって容易に行うことができる。
【００４２】
また、書き込み、読み出し順序は、上記に限るものではなく、既に読み出された領域に書き込みが行われることが矛盾なく行われるようにすれば、メモリの容量を小さく抑えることができる。すなわち、例えば図６の場合に、図５の読み出し順序と同じ順序で書き込みが行われるようにしてもよい。この場合に、第２ＷＡｄｄ発生回路２２０を省略することができる一方、各画素ブロックデータを上記のように隣接する画素ブロックの順序で出力させようとすると、その後のアドレスの発生が複雑になる。もっとも、本発明の原理に従ったアドレスの順序の組み合わせは有限なので、必ず一連のアドレスの繰り返しで書き込み、読み出しを繰り返せるようにはできる。また、画素ブロックの順序を上記とは異ならせても後の処理に差し支えないような場合には、図５の読み出し順序と同じ順序で書き込みを行っても、図７の場合の読み出しと同様にアドレスが１〜７９、１２８〜２０７・・・の各領域の組ごとに画像データの読み出しを完了させることができる。
【００４３】
また、ブロック変換は、上記のような左端の画素を含む画素ブロックなどについてのものに限らず、例えば各カウンタの初期値をプリロードしたり、上記のようにして発生させたアドレスをオフセットさせたり、クロック信号をマスクして一部の画像データを捨てたりすることなどによって、任意の位置の矩形領域についてブロック変換を行うことも容易にできる。
【００４４】
また、全体の画像や画素ブロックの大きさ（縦横の画素数）、またこれらの縦横比も上記に限るものではなく、種々の大きさでも同様の効果を得ることはでき、さらに、メモリの容量の範囲で可変に設定し得るようにしてもよい。
【００４５】
また、上記の例では８Ｈラインメモリ１０１における１つの領域に８画素分の画像データが保持される例を示したが、これに限らず、１画素ずつ保持される場合などでも、同様の原理を適用することはできる。
【００４６】
また、上記の例では単一の画像についてブロック変換する例を示したが、例えばカラー画像など、複数の画像について変換し得るようにしてもよい。すなわち、例えば時分割で輝度信号と色信号などが入力される場合に、８Ｈラインメモリ１０１は、それぞれに対応させて８Ｈ設け、同様に処理するようにしてもよい。
【００４７】
また、上記のように８画素分など複数の画像データが１つの領域に保持される場合に、８Ｈラインメモリ１０１として、各領域に保持された一部の画素の画像データと他の領域に保持された一部の画素の画像データとを読み出す（すなわち例えば各ラインの左端の画素についての画像データを読み出す）ようなライン同時化処理を行い得るものを用いたりしてもよい。
【００４８】
【発明の効果】
以上のように本発明によると、既に読み出しがなされた領域に書き込みがなされるように、書き込み領域、および読み出し領域の順序が設定されるようにして、ブロック変換のために必要なメモリの容量を小さく抑えて、回路規模や製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る画素ブロックデータ生成装置の構成を示すブロック図である。
【図２】書き込みアドレス制御部２０１の具体的な構成を示す回路図である。
【図３】読み出しアドレス制御部３０１の具体的な構成を示す回路図である。
【図４】第１の書き込みアドレスによる書き込み順序を示す説明図である。
【図５】第１の読み出しアドレスによる読み出し順序を示す説明図である。
【図６】第２の書き込みアドレスによる書き込み順序を示す説明図である。
【図７】第２の読み出しアドレスによる読み出し順序を示す説明図である。
【図８】従来の画素ブロックデータ生成装置の構成を示すブロック図である。
【符号の説明】
１０１ ８Ｈラインメモリ
２０１ 書き込みアドレス制御部
２０２ スイッチ
２１０ 第１ＷＡｄｄ発生回路
２１１・２１２ カウンタ
２２０ 第２ＷＡｄｄ発生回路
２２１ カウンタ
２２２ デコーダ
２２３ 加算器
２２４ 倍回路
２２５ カウンタ
３０１ 読み出しアドレス制御部
３０２ スイッチ
３１０ 第１ＲＡｄｄ発生回路
３１１・３１２ カウンタ
３２０ 第２ＲＡｄｄ発生回路
３２１・３２２ カウンタ
３２３ セレクタ
３２４ レジスタ
３２５ 加算器
３２６ カウンタ
Claims (7)
- ラスタ走査の順序で入力される、画像を構成する各画素の画像データに基づいて、上記画像における所定の矩形範囲の各画素ブロックごとに、上記各画素ブロックを構成する各画素の画像データから成る画素ブロックデータを順次出力する画素ブロックデータ生成装置であって、
入力された上記画像データを保持するメモリと、
上記画像データを上記メモリに書き込む書き込み制御部と、
上記メモリから、上記各画素ブロックごとに、上記画素ブロックデータを順次読み出して出力する読み出し制御部とを備え、
上記書き込み制御部は、上記画像における走査線方向の画素から成る複数のラインのうち、一部の画素についてだけ上記画像データが読み出されたラインにおける上記読み出された画像データが保持されていた上記メモリの領域に、新たに入力された上記画像データを書き込み得るように制御するとともに、
上記書き込み制御部、および上記読み出し制御部は、
上記画像における走査線方向の１ラインの画素数がｈ画素（ｈは自然数）、
上記所定の矩形範囲の画素ブロックが、
走査線方向にｎ画素、
走査線に垂直な方向にｍ画素（ｎ、ｍは自然数）の画素ブロックである場合に、
ｍライン分の画像データを、上記メモリにおける所定の順序の領域に書き込む第１の書き込み動作が行われた後に、
走査線方向に隣接するｎ画素ずつの画素を含む上記画素ブロックごとに、上記書き込まれた画像データを順次読み出す読み出し動作と、
走査線方向に（ｈ／ｍ画素）／ｎ個ずつの上記画素ブロックごとの画像データが読み出された上記メモリの領域に、１つ手前の書き込みがなされたｍラインに続くｍライン分の画像データにおける各ラインごとの画像データをそれぞれ書き込む第２の書き込み動作とが、繰り返し行われるように、書き込み動作および読み出し動作を制御し、
さらに、上記書き込み制御部は、上記第２の書き込み動作において、上記走査線方向に（ｈ／ｍ画素）／ｎ個ずつの上記画素ブロックごとの画像データが読み出された上記メモリの領域における、上記１つ手前の書き込みがなされたｍラインの各ラインの画像データが書き込まれた領域ごとに、上記１つ手前の書き込みがなされたのと同じ順序の領域に、上記各ラインの画像データを書き込むように制御することを特徴とする画素ブロックデータ生成装置。 - 請求項１の画素ブロックデータ生成装置であって、
上記読み出し制御部は、上記読み出し動作において、走査線方向に隣接する上記画素ブロックの順序で、上記画素ブロックごとの画像データを順次読み出すように制御することを特徴とする画素ブロックデータ生成装置。 - 請求項２の画素ブロックデータ生成装置であって、
上記書き込み制御部、および上記読み出し制御部は、それぞれ、上記メモリに対する書き込みアドレス、または読み出しアドレスを出力することによって、上記画像データの書き込み領域、または読み出し領域を制御するように構成されるとともに、
上記書き込み制御部は、上記第１の書き込み動作において、各ラインごとの画像データが書き込まれる上記メモリにおける上記所定の順序の領域は、連続したアドレス、または所定数ずつずれたアドレスの領域であることを特徴とする画素ブロックデータ生成装置。 - 請求項３の画素ブロックデータ生成装置であって、
上記第１の書き込み動作において、上記各ラインの対応する画素の画像データが書き込まれる上記メモリの領域は、２のべき乗ずつずれたアドレスの領域であることを特徴とする画素ブロックデータ生成装置。 - 請求項１の画素ブロックデータ生成装置であって、
上記メモリにおける、上記各画素の画像データが書き込まれる位置、および読み出される位置の少なくとも何れか一方のずれを可変に設定し得るように構成されたことを特徴とする画素ブロックデータ生成装置。 - 請求項１の画素ブロックデータ生成装置であって、
上記メモリへの上記画像データの書き込み開始タイミング、および上記メモリからの上記画像データの読み出しタイミングの少なくとも何れか一方を可変に設定し得るように構成されたことを特徴とする画素ブロックデータ生成装置。 - 複数の請求項１の画素ブロックデータ生成装置を備えた画素ブロックデータ生成装置であって、
時分割で入力される複数の画像の画像データに基づいて、それぞれの上記画像についての上記画素ブロックデータを出力し得るように構成されたことを特徴とする画素ブロックデータ生成装置。
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