JPH10341351A - データ処理方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】少ないメモリ容量によってリアルタイムにデー
タの出力順序を変換することを可能とする。 【解決手段】アドレス発生器１０６は、画像データを記
憶するバッファメモリ１０５に対するアクセスアドレス
を生成する。生成されたアクセスアドレスによってバッ
ファメモリ１０５がアクセスされ、そこに格納された１
ピクセル分の画像データが読み出される。また、このア
クセスアドレスが指示する場所よりデータの読み取りを
行った直後に、ラスタ順序で順次入力される画像データ
の１ピクセル分のデータが保持される。アドレス発生器
１０６は、バッファメモリ１０５に記憶されたデータを
ブロック順次で読み出すべくアクセスアドレスを生成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理方法およ
び装置に関し、特にデジタル画像データの圧縮、伸長処
理等に好適なデータ処理方法および装置に関する。

【０００２】

【従来の技術】デジタル画像信号の圧縮には、ＤＣＴ(D
iscrete Cosine Transform)が利用されている。図９は
ＤＣＴを行うに際しての画像データのブロック化を示す
図である。図９に示されるように、ＤＣＴを行うには画
像データをラスタ順からブロック順へ変換する必要があ
る。ＪＰＥＧにおいては、このブロックの大きさが８×
８画素である。このため、ＪＰＥＧなどにおいてラスタ
／ブロック変換を行うには、ラスタデータの８ライン分
の画像データを格納することが可能なバッファメモリを
必要とする。

【０００３】しかしながら、リアルタイムに発生する画
像データを圧縮する場合には、ラスタ／ブロック変換を
行いながら発生する画像データを処理する必要がある。
そこで、一般には、図１０に示す構成によってリアルタ
イムに発生する画像データの圧縮を行っている。

【０００４】図１０は一般的なラスタ／ブロック変換処
理の構成を示すブロック図である。以下、一般的なラス
タ／ブロック変換の動作を図１０を参照して説明する。

【０００５】図１０において、１００１はレンズ、シャ
ッタ、絞りなどから構成される光学ユニットである。１
００２はＣＣＤなどの撮像素子であり、１００３は撮像
素子１００２から出力される信号を処理してディジタル
画像データを出力する信号処理回路である。１００４は
デジタル画像の８×Ｈ（ピクセル）の画像データを保持
することが可能な第１バッファメモリ、１００５はデジ
タル画像の８×Ｈ（ピクセル）の画像データを保持する
ことが可能な第２バッファメモリである。ここで、Ｈは
１画面の水平方向１ライン分のピクセル数であり、第１
及び第２バッファメモリ１００４、１００５はそれぞれ
８ライン分の容量を有している。

【０００６】１００７は信号処理回路１００３の出力先
を第１バッファメモリ１００４または第２バッファメモ
リ１００５のいずれかに選択するスイッチであり、１０
０８は第１バッファメモリ１００４と第２バッファメモ
リ１００５のいずれかの出力をＤＣＴ変換器１００９へ
出力する選択するスイッチである。１００６はスイッチ
１００７とスイッチ１００８の切り替えをコントロール
する切り替えコントローラである。

【０００７】１００９は２次元ＤＣＴ変換を行い変換デ
ータを出力するＤＣＴ変換器であり、１０１０はＤＣＴ
変換器１００９から出力される変換データを量子化する
量子化回路であり、１０１１は量子化された変換データ
の可変長符号化を行う符号化回路であり、１０１２は符
号化された情報を記憶するための記憶媒体である。

【０００８】以上の構成において、ラスタ／ブロック変
換は、第１バッファメモリ１００４及び第２バッファメ
モリ１００５に対して画像データの書き込みアドレスと
読み出しアドレスをそれぞれ別に作成することによって
行う。

【０００９】すなわち、第１バッファメモリ１００４と
第２バッファメモリ１００５に対する書き込みアドレス
は、 ０，１，２，…，Ｈ−１，Ｈ，Ｈ＋１，…，８Ｈ−１ という順序で作成する。つまり、Ｎ番目に作成される書
き込みアドレスＡｗｒｉｔｅ（Ｎ）は、 Ａｗｒｉｔｅ（Ｎ）＝ＮただしＮは０≦Ｎ＜８Ｈの自然
数 である。

【００１０】これにたいして，第１バッファメモリ１０
０４と第２バッファメモリ１００５に対する読み出しア
ドレスは、 ０，１，２，…，７，Ｈ，Ｈ＋１，Ｈ＋２，…，Ｈ＋
７，２Ｈ，２Ｈ＋１，……，８Ｈ−１ という順序で作成する。つまり、Ｎ番目に作成される読
み出しアドレスＡｒｅａｄ（Ｎ）は、 Ａｒｅａｄ（Ｎ）＝（Ｎｍｏｄ８）＋Ｈ×ＩＮＴ（Ｎ／
８） ただしＮは０≦Ｎ＜８Ｈの自然数である。

【００１１】以上のＡｗｒｉｔｅ（Ｎ）とＡｒｅａｄ
（Ｎ）の関係からラスタ／ブロック変換が行われること
になる。

【００１２】第１バッファメモリ１００４からＤＣＴ変
換器１００９に画像データを読み出しているときは、切
り替えコントローラ１００６によって信号処理回路１０
０３の出力が第２バッファメモリ１００５に対して行わ
れるようにスイッチ１００７が切替る。逆に、第２バッ
ファメモリ１００５からＤＣＴ変換器１００９に画像デ
ータを読み出しているときは、切り替えコントローラ１
００６によって信号処理回路１００３の出力がバッファ
メモリＩ１００４に対して行われるようにスイッチ１０
０７がセットされる。

【００１３】以上の動作によって、リアルタイムの圧縮
においてラスタ／ブロック変換を行っている。また、同
様の方法によってリアルタイムの伸長におけるブロック
／ラスタ変換を行っていた。

【００１４】或いは，別の手法として、８Ｈのバッファ
メモリを１つのみで構成し、画像データの書き込みと読
み出しを８Ｈ周期で時分割に行っていた。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来例においては、ラスタ／ブロック変換を伴う圧縮／伸
長処理を用いてリアルタイムに画像を圧縮／伸長するた
めには、８Ｈの容量を持つバッファメモリが２つ必要と
なる。また、８Ｈ周期の時分割でデータの書き込みと読
み出しを行うように構成すれば、圧縮／伸長処理のリア
ルタイム性が犠牲となる。従って、リアルタイムに画像
を圧縮／伸長することは、コスト、消費電力、小型化の
観点から困難であった。

【００１６】本発明は上記の問題に鑑みてなされたもの
であり、より少ないメモリ容量によってリアルタイムに
データの出力順序を変換することを可能とするデータ処
理装置および方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
めの本発明のデータ処理装置は以下の構成を備える。す
なわち、輝度データと色度データからなるデータを記憶
する記憶手段に対するアクセスアドレスを生成する生成
手段と、前記生成手段で生成されたアクセスアドレスで
前記記憶手段をアクセスし、そこに格納されたデータを
読み出す読出手段と、前記記憶手段の前記アクセスアド
レスで指定される領域において、前記読出手段によるデ
ータの読み出し後に、第１の順序で入力されるデータを
書き込む書込手段と、前記読出手段で読み出したデータ
を輝度データと色度データとに分離して出力する出力手
段とを備える。そして、前記生成手段は、前記書き込み
手段によって前記記憶手段に記憶されたデータを前記第
１の順序とは異なる第２の順序で読み出すべく前記アク
セスアドレスを生成する。

【００１８】また、上記の目的を達成する本発明のデー
タ処理方法は、輝度データと色度データからなるデータ
を記憶する記憶手段に対するアクセスアドレスを生成す
る生成工程と、前記生成工程で生成されたアクセスアド
レスで前記記憶手段をアクセスし、そこに格納されたデ
ータを読み出す読出工程と、前記記憶手段の前記アクセ
スアドレスで指定される領域において、前記読出工程に
よるデータの読み出し後に、第１の順序で入力されるデ
ータを書き込む書込工程と、前記読出工程で読み出した
データを輝度データと色度データとに分離して出力する
出力工程とを備える。そして、前記生成工程では、前記
書き込み工程によって前記記憶手段に記憶されたデータ
を前記第１の順序とは異なる第２の順序で読み出すべく
前記アクセスアドレスを生成する。

【００１９】

【発明の実施の形態】以下、添付の図面を参照して本発
明の好適な実施形態を説明する。

【００２０】図１は本実施形態による画像データ処理装
置の構成を示すブロック図である。図１中、１０１はレ
ンズ、シャッタ、絞りなどから構成される光学ユニット
であり、１０２はＣＣＤなどの撮像素子である。１０３
は撮像素子１０２から出力される信号を処理して輝度信
号（Ｙ）と色差信号（Ｕ／Ｖ）がそれぞれ８ｂｉｔから
構成されるデジタル画像データを出力する信号処理回路
である。１０４は信号処理回路１０３の出力を一時的に
保持するＦＩＦＯ(First In First Out)メモリである。
１０５はデジタル画像の水平８ライン分の画像データを
保持することが可能なバッファメモリである。なお、本
実施形態では、１画面の水平方向におけるピクセル数を
Ｈとし、バッファメモリ１０５は８Ｈ分のピクセルデー
タを記憶できるものとする。１０６はバッファメモリ１
０５への書き込み及び読み出しを行うアドレスを生成す
るアドレス発生器である。１０７はバッファメモリ１０
５の出力１６ｂｉｔ中の下位８ｂｉｔ（色差信号）のデ
ータを出力する下位バイトバッファメモリである。

【００２１】１０９は２次元ＤＣＴ変換を行い変換デー
タを出力するＤＣＴ変換器である。また、１０８はＤＣ
Ｔ変換器１０９への入力データを選択するためのスイッ
チである。１１０はＤＣＴ変換器１０９から出力される
変換データを量子化する量子化回路であり、１１１は量
子化回路１１０によって量子化された変換データの可変
長符号化を行う符号化回路であり、１１２は符号化され
た情報を記憶するための記憶媒体である。

【００２２】信号処理回路１０３から出力される画像デ
ータは、偶数ピクセルと奇数ピクセルにおいて、それぞ
れ Ｐ（ｘ，ｙ）＝上位８ｂｉｔはＹ、下位８ｂｉｔはＵ：
ｘが０以上の偶数 Ｐ（ｘ，ｙ）＝上位８ｂｉｔはＹ、下位８ｂｉｔはＶ：
ｘが奇数 ただし、ｘはピクセルの水平位置、ｙはピクセルの垂直
位置である。この結果、信号処理回路１０３から出力さ
れる画像データは、時系列に（Ｙ０，Ｕ０）、（Ｙ１，
Ｖ０）、（Ｙ２，Ｕ１）、（Ｙ３，Ｖ１）、…となる。
つまり、輝度信号Ｙに対して色差信号Ｕ／Ｖは１／２に
間引きされている。

【００２３】この画像データは、ＦＩＦＯメモリ１０４
を経由してバッファメモリ１０５のアドレス発生器１０
６が出力するアドレスに従って保持される。また、バッ
ファメモリ１０５に保持された画像データは、アドレス
発生器１０６が出力するアドレスに従って、当該アドレ
スに新たな画像データが書き込まれる前に読み出され
る。本実施形態においては、バッファメモリ１０５への
書き込みと読み出しのアドレスの作成方法、すなわちア
ドレス発生器１０６におけるアドレスの作成方法によっ
てラスタ／ブロック変換を行う。なお、本実施形態で
は、１ブロックは８×８ピクセルで構成されるものとし
て説明を行う。

【００２４】バッファメモリ１０５から出力される画像
データをＤＣＴ変換器１０９に渡すには、まずスイッチ
１０８でＹ側（輝度信号側、すなわち上位８ｂｉｔ）を
選択する。この状態で、バッファメモリ１０８から画像
データを読み出すと、画像データの上位８ｂｉｔにある
Ｙ信号データがラスタ／ブロック変換されてＤＣＴ変換
器１０９に読み込まれる。また、これと同時に、画像デ
ータの下位８ｂｉｔにあるＵ／Ｖ信号データ（下位８ｂ
ｉｔ）は、下位バイトバッファメモリ１０７に格納され
る。

【００２５】図２は下位バイトバッファメモリ１０７の
構造を示すブロック図である。図２に示されるように、
下位バイトバッファメモり１０７において、Ｕ／Ｖ信号
データは、スイッチ２０１の切り替えによってそれぞれ
ＦＩＦＯ（Ｕ）２０２、ＦＩＦＯ（Ｖ）２０３に格納さ
れる。また、スイッチ２０４の切り替えによってＦＩＦ
Ｏ（Ｕ）２０２もしくはＦＩＦＯ（Ｖ）２０３のいずれ
かよりのデータを選択的に読み出すことができる。

【００２６】バッファメモリ１０５から画像データの読
み出しが１ＭＣＵ(Minimum Coded Unit)分終了した時点
で、バッファメモリ１０５からの読み出しを中断する。
なお、ＭＣＵとはＤＣＴ変換を行う最小処理単位であ
り、本例においては、Ｙ，Ｙ，Ｕ，Ｖで処理を行うの
で、１ＭＣＵは４ブロックのデータである。１ブロック
は８×８ピクセル（pixel）であり、各ピクセルが８ｂ
ｉｔの深さを有する（Ｙ，Ｕ，Ｖ信号データの各々は８
ｂｉｔである）から、１ＭＣＵの容量は、 ８(pixel)×８(pixel)×８(bit)×４＝１２８word×１６bit ＝２５６byte×８bit である。

【００２７】つまり、１ＭＣＵ分のデータをバッファメ
モリ１０５から読み出した時点で、２ブロック（１／２
ＭＣＵ）のＹ信号データがＤＣＴ変換器１０９に渡さ
れ、下位バイトバッファ１０７にはＵ信号／Ｖ信号デー
タがそれぞれ１ブロック（１／４ＭＣＵ）ずつ書き込ま
れていることになる。

【００２８】次にスイッチ１０８によってＵ／Ｖ側を選
択することにより、下位バイトバッファメモリ１０７か
らＵ／Ｖ信号データがそれぞれＤＣＴ変換器１０９へ読
み出される。バッファメモリ１０７から１／２ＭＣＵ分
の画像データの読み出しが終了した時点では、Ｕ／Ｖの
それぞれ１ブロック分の画像データがＤＣＴ変換器１０
９に送られている。この結果、Ｙ，Ｙ，Ｕ，Ｖの順に４
ブロック（＝１ＭＣＵ）がＤＣＴ変換器１０９に渡され
たことになる。

【００２９】一方、上記の動作と併行して、バッファメ
モリ１０５から１ピクセルの画像データを読み出した
後、画像データを読み出したアドレスにＦＩＦＯ１０４
から次の１ピクセルの画像データを書き込む（リード・
モディファイ・ライト動作）。この動作によって、８Ｈ
分の画像データのラスタ／ブロック変換を終了したとき
には、バッファメモリ１０５には次の８Ｈ分の画像デー
タが格納されていることになる。

【００３０】図３は本実施形態におけるバッファメモリ
１０５と下位バイトバッファメモリ１０７における読み
出しおよび書き込みのタイミングを示すタイミングチャ
ートである。同図に示されるように、バッファメモリ１
０５に対して１ＭＣＵ分の画像データの読み出しと、１
ＭＣＵ分の画像データの書き込みが併行して行われる。
また、上述のように、バッファメモリ１０５から読み出
されたデータの下位バイトは下位バイトバッファメモリ
１０７に格納されるので、バッファメモリ１０５からの
画像データの読み出しに併行して下位バイトバッファメ
モリ１０７への書き込みが行われる。

【００３１】下位バイトバッファメモリ１０７から画像
データを読み出している間は、バッファメモリ１０５へ
の書き込みは行なわれない。この間に信号処理回路１０
３から出力される画像データは、ＦＩＦＯ１０４に蓄積
されることになる。このため、ＦＩＦＯ１０４の容量は
最低１／２ＭＣＵが必要となる。

【００３２】以上の動作を１ＭＣＵ毎に繰り返すことに
よって、Ｙ、Ｕ、Ｖそれぞれの画像データがリアルタイ
ムにラスタ／ブロック変換される。

【００３３】次に、アドレス発生器１０６におけるアド
レスの生成方法の説明を行う。本実施形態では、１アド
レスによって１ピクセルの画像データが指定される。ア
ドレス発生器１０６が作成するアドレスの下位３ｂｉｔ
は、単純に、 ０，１，２，３，４，５，６，７，０，１，２，… とリニアなカウントアップを行う。

【００３４】次に、アドレスの４ｂｉｔから上位の作成
方法を説明する。

【００３５】図４は、８Ｈのらスター画像データに対応
するセグメントの番号を示す図である。本実施形態にお
いて、ラスタの順序で並んでいる８ピクセルの画像デー
タを１セグメントと呼ぶことにする。すなわち、図４の
（ｂ）で示されるように、１つのセグメントは水平方向
に並ぶ８ピクセル分のデータを含む。すると、水平８ラ
イン分の画像データは、図４の（ａ）に示すように、Ｈ
個のセグメントから構成されることになる。ここで、Ｈ
が１画面の水平ピクセル数を示すことは上述のとおりで
ある。

【００３６】図５はラスタ／ブロック変換におけるセグ
メントの読み書き順序を示す図である。上述のようなセ
グメントに対してラスタ／ブロック変換を行うには、図
５に示す順序でセグメントの読み書きを行う。ただし、
１画面の水平ピクセル数Ｈは８の倍数とする。また、１
画面の最初の８Ｈ分のセグメントをバッファメモリ１０
５に書き込むときはアドレスをリニアに作成する。

【００３７】これによって、例えば１画面の水平ピクセ
ル数が、１２×８＝９６ピクセルの場合はバッファメモ
リ１０５に格納されているセグメントは図６に示すよう
に変化する。図６は、水平方向ピクセル数Ｈ＝９６の場
合のセグメントの格納場所の移動を示す図である。図６
の（ａ）において、括弧で囲まれた数字はその枠のアド
レスを示し、アドレス発生器１０６が作成するアドレス
の４ｂｉｔ目から上位のビットで表されるアドレスであ
る。

【００３８】上述したように、１画面の最初の８Ｈ分の
セグメントは、リニアに書き込まれるので、図６の
（ｂ）に示されるように、セグメント番号とアドレスが
一致している。図６の（ｂ）の状態からブロック順次で
データを読み出すので、セグメント0、12、24、36、48、60、7
2、84の順にデータが読み出され、この順に次のラインの
セグメント0〜7が格納される。この結果、図６の（ｂ）
の状態から８Ｈ分のデータの読み書きが実行されると、
図６（ｃ）のようになる。

【００３９】次に、図６（ｃ）の状態から、セグメント
0、12、24、36、48、60、72、84の順にデータを読み出すので、
アドレスは0,49,3,52,6,55,9,58という順序で発生する
ことになる。そして、このアドレス順に従って、次のラ
インのセグメント0〜7が格納される。この結果、図６の
（ｃ）の状態から８Ｈ分のデータの読み書きが実行され
ると、図６（ｄ）のようになる。

【００４０】同様にして図６（ｄ）の格納状態からブロ
ック順次でセグメントを獲得するべくアドレスが生成さ
れ、その順に従って次のラインのセグメントが書き込ま
れる。この結果、図６（ｅ）のようにデータが書き込ま
れることになる。

【００４１】いま、Ａn(Ｘ)をセグメントＸのｎ回目の
読み出しまたは書き込みを行うアドレスを示すとする
と、例えばセグメント３１では、 Ａ1（３１）＝３１ （図６の（ｂ）） Ａ2（３１）＝８７ （図６の（ｃ）） Ａ3（３１）＝９４ （図６の（ｄ）） Ａ4（３１）＝８３ （図６の（ｅ）） と変化していく。

【００４２】１画面の水平ピクセル数Ｈ＝８ｈと表現さ
れる場合（すなわちＨが８の倍数である場合）は、セグ
メントＸのｎ回目の読み出しまたは書き込みを行うアド
レスＡn(Ｘ)は、 Ａn(Ｘ)＝((Ｘｈ^n) ｍｏｄ ８ｈ)＋INT(Ｘｈ^n／(８ｈ)) …式（１） と示される。なお、ｈ^nはｈのｎ乗を表す。

【００４３】式（１）より、 Ａn(Ｘ)＝ａ＋８ｂのときＡn+1(Ｘ)＝ｈａ＋ｂ …式（２） Ｘ＝０では、 Ａn(０)＝０ …式（３） Ｘ≧１においては、 Ａn(Ｘ＋１)＝((Ａn(Ｘ)＋Ａn(１)) ｍｏｄ ８ｈ) ＋ＩＮＴ((Ａn(Ｘ)＋Ａn(１))／８ｈ) …式（４） である。

【００４４】この結果、アドレス発生器１０６は図７に
示すように構成される。図７はアドレス発生器の詳細な
構成を示すブロック図である。また、図８は画像の水平
ピクセル数が９６（＝１２×８）の場合におけるアドレ
ス発生器の動作を説明する図である。以下、図７と図８
に基づいてアドレス発生器１０６の構成および動作を説
明する。

【００４５】図７において、７０１は外部から定数Ｈが
設定可能なリニアカウンタであり、０から８×Ｈ−１ま
でのカウントアップを繰り返し行う８Ｈカウンタであ
る。８Ｈカウンタ７０１は、外部より設定された定数
Ｈ、信号Ｃ０、信号Ｃ１およびカウンタのｂｉｔ２〜ｂ
ｉｔ０を出力する。信号Ｃ０は８Ｈカウンタ７０１が８
Ｈをカウントする毎にＨｉレベルになる信号であり、デ
ータラッチ７０２とデータラッチ７０５へ接続されてい
る。信号Ｃ１は８ｎ（ここでｎは０以上の整数）をカウ
ントする毎にＨｉレベルになる信号であり、データラッ
チ７０５へ接続されている。８Ｈカウンタ７０１のｂｉ
ｔ２〜ｂｉｔ０の出力はアドレス発生器１０６が出力す
るアドレスの下位３ビット（ｂｉｔ２〜ｂｉｔ０）とし
て出力される。

【００４６】データラッチ７０２は、信号Ｃ０がＨｉレ
ベルの時にラッチ動作を行う。データラッチ７０２が保
持している情報は式（４）におけるＡn(１)である。こ
のため、信号Ｃ０がＨｉレベル、つまり、図８に示すよ
うに８Ｈ毎にＡn(１)が更新される。すなわち、Ａn
（１）からＡn+1（１）の処理が行われることになり、
データラッチ７０２に入力されるＡn(１)の計算は式
（２）に基づいて行われる。従って、データラッチ７０
２の出力の下位３ｂｉｔ（＝式（２）の“ａ”）と８Ｈ
カウンタの出力Ｈのｂｉｔ３から上位のデータ（＝Ｈ／
８、すなわち“ｈ”）を乗算器７０３で乗算した結果
と、データラッチ７０２の出力のｂｉｔ３から上位のデ
ータ（＝式（２）の“ｂ”）とを加算器７０４で加算し
た値をデータラッチ７０２の入力値とする。ただし、デ
ータラッチ７０２は初期値として１を設定する。

【００４７】一方、データラッチ７０５は、アドレス発
生器１０６の出力するアドレスのｂｉｔ３から上位のア
ドレスを保持するデータラッチである。つまり、式
（４）におけるＡn(Ｘ)を保持している。データラッチ
７０５は、８Ｈカウンタ７０１の出力する信号Ｃ０によ
って８Ｈ毎にクリアされる。また、８Ｈカウンタ７０１
の出力する信号Ｃ１がＨｉレベルとなる毎にラッチ動作
を行う。つまり、図８に示すようにｂｉｔ２からｂｉｔ
０のカウントが１周する毎にＡn(Ｘ)の値が更新され
る。すなわち、データラッチ７０５がラッチするデータ
は、信号Ｃ１が入力される毎に、Ａn（Ｘ）からＡn（Ｘ
＋１）に更新される。従って、Ａn(Ｘ)の計算は式
（３）と式（４）に基づいて行う。

【００４８】まず、信号Ｃ０のＨｉレベルに同期してデ
ータラッチ７０５のクリアを行う動作が式（３）に対応
する。そして、式（４）に対応する動作は、加算器７０
６と加算器７０７と比較器７０８と加算器７０９とスイ
ッチ７１０によって行う。まず、加算器７０６によって
Ａn(Ｘ)＋Ａn(１)が行われる。

【００４９】次に加算器７０６の出力を比較器７０８で
Ｈと比較を行い、 Ａn(Ｘ)＋Ａn(１)＜Ｈ＝８ｈ の場合は、比較器７０８の出力はＬｏレベルとなる。こ
の場合、 （Ａn(Ｘ)＋Ａn(１)) ｍｏｄ ８ｈ＝Ａn(Ｘ)＋Ａn(１) かつ ＩＮＴ（（Ａn(Ｘ)＋Ａn(１))／８）＝０ であり、上述の式（４）は、 Ａn(Ｘ＋１)＝Ａn(Ｘ)＋Ａn(１) となる。従って、比較器７０８の出力がＬｏレベルの時
に、スイッチ７１０が加算器７０６の出力（Ａn(Ｘ)＋
Ａn(１)）を選択することによって式（４）の計算結果
がデータラッチ７０５にラッチされることになる。

【００５０】一方、 Ａn(Ｘ)＋Ａn(１)≧８ｈ の場合は、比較器７０８の出力はＨｉレベルとなる。ま
た、０≦Ａn(１)≦Ｈであるから、 （Ａn(Ｘ)＋Ａn(１)) ｍｏｄ ８ｈ＝Ａn(Ｘ)＋Ａn(１)
−Ｈ かつ ＩＮＴ（（Ａn(Ｘ)＋Ａn(１))／８ｈ）＝１ であり、上述の（４）式は、 Ａn(Ｘ＋１)＝Ａn(Ｘ)＋Ａn(１)−Ｈ＋１ となる。この計算結果は、加算器７０６の出力と加算器
７０９の出力を加算器７０７で加算することによって得
られる。従って、比較器７０８の出力がＨｉレベルの時
に、スイッチ７１０が加算器７０７の出力を選択するこ
とによって式（４）の計算結果がデータラッチ７０５に
ラッチされることになる。

【００５１】例えば、Ａn（１）＝１の状態では、ａ＝
１、ｂ＝０、ｈ＝Ｈ／８＝１２であり、図８に示すよう
に、最初のＣ０によって、Ａn（１）＝１２（ａ×ｈ＋
ｂ＝１×１２＋０）となる。同様に、Ａn（１）＝１２
の場合、ａ＝４、ｂ＝１であるから、Ａn（１）＝４９
となる。また、８カウント毎にセットされる信号Ｃ１に
よって、“Ａn(Ｘ)＋Ａn(１)”または、“Ａn(Ｘ)＋Ａn
(１)−Ｈ＋１”のいずれかが上記規則によって選択さ
れ、データラッチ７０５によってラッチされる。そし
て、信号Ｃ１とＣ１との間で、ｂｉｔ０〜ｂｉｔ２によ
ってカウント値が０〜７へ変化し、各アドレスが特定さ
れる、以上のようにして、ラスタ／ブロック変換を行う
アドレスを作成できる。なお、上記と同様にして、伸長
処理におけるブロック／ラスタ変換を行うことが可能と
なることは、当業者には明らかである。

【００５２】以上のように、本実施形態によれば、リア
ルタイムにラスタ／ブロック変換を行うのに８Ｈ分のバ
ッファメモリ１０５が１つですむ。また、カラーデータ
を扱う場合に、ＦＩＦＯ１０４や下位バイトバッファメ
モリ１０７が必要となるが、これらに要求される容量は
それぞれ１／２ＭＣＵ程度ですむ。

【００５３】なお、上述の実施形態においてハードウエ
ア回路にて実現される機能の一部をソフトウエア的に実
現しても良い。例えば、バッファメモリ１０５とアドレ
ス発生器１０６を含むメモリアクセス制御を不図示のＣ
ＰＵによる制御で行うようにしても良い。この場合、Ｃ
ＰＵによって実現される制御手順は頭１１および図１２
で示すようになる。なお、ＣＰＵによって実行される制
御プログラムは、ＲＯＭ或いはＲＡＭ等の記憶媒体に格
納される。

【００５４】図１１は本実施形態のメモリアクセス制御
の手順を説明するフローチャートである。また、図１２
は、本実施形態のアドレス発生制御の手順を説明するフ
ローチャートである。

【００５５】まずステップＳ１１において、アクセスタ
イミングであるか否かを判定する。ここで、アクセスタ
イミングとは、バッファメモリ１０５からの読み出しと
書き込みを行うタイミングであり、８Ｈカウンタ７０１
へカウントパルスが入力されるタイミングである。な
お、アクセスタイミングのパルス信号によってＣＰＵに
割り込みをかけ、ステップＳ１２以降の処理を実行する
ようにしても良い。

【００５６】ステップＳ１２では、図１２に示す手順に
よってアクセスアドレスを生成する。そして、ステップ
Ｓ１３において、ステップＳ１２で生成したアクセスア
ドレスによってバッファメモリ１０５をアクセスし画像
データの読み出しを行う。続くステップ１４において、
バッファメモり１０５の当該アクセスアドレスに、ラス
タ順次で入力されてくる画像データを格納する。

【００５７】以上の処理を繰り返すことにより、ラスタ
順次のデータがブロック順次に変換される。

【００５８】次にステップＳ１２におけるアクセスアド
レス発生処理を説明する。

【００５９】ステップＳ２１では、１画面の画像データ
の開始であるか否かを判定し、１画面の開始であれば、
ステップＳ２２において、加算値Ａを１に、アドレス上
位ビットＡ（Ｘ）を０に、カウンタ値Ｘを０に初期設定
する。また、１画面の開始でなければ、ステップＳ２３
に進み、Ｘを１インクリメントする。

【００６０】次に、ステップＳ２４において、カウンタ
値Ｘが８Ｈに達したか否かを判定する。カウンタ値Ｘが
８Ｈに達していれば、ステップＳ２５に進み、加算値Ａ
を更新し、ステップＳ２６においてＡ（Ｘ）およびカウ
ンタ値Ｘに０を格納する。そして、ステップＳ３１に進
む。なお、ステップＳ２５における加算値Ａの更新は、
上述の式（２）に基づいて行われる。すなわち、加算値
Ａの下位３ビットで表される数値と定数Ｈとの積を求
め、これを加算値Ａを８で除した整数部分の値に加える
ことで更新後の加算値Ａを求める。ステップＳ３１で
は、アドレス上位ビットＡ（Ｘ）に、Ｘの下位３ビット
を下位側に連結してアクセスアドレスを得、これを出力
する。

【００６１】ステップＳ２４においてカウンタ値Ｘ＝８
Ｈでない場合には、ステップＳ２７へ進む。ステップＳ
２７では、カウンタ値Ｘが８の倍数であるか否かを判定
し、８の倍数であればステップＳ２８へ進む。ステップ
Ｓ２８では、上位ビットアドレスＡ（Ｘ）に加算値Ａを
加えて、Ａ（Ｘ）を更新する。そして、ステップＳ２９
において、ステップＳ２８で得られたＡ（Ｘ）が定数Ｈ
よりも小さいか否かを判定し、小さければそのままステ
ップＳ３１へ進んでアクセスアドレスを生成する。ま
た、ステップＳ２９において、Ａ（Ｘ）がＨ以上であれ
ば、ステップＳ３０において、Ａ（Ｘ）から（Ｈ−１）
を減算したものをアドレス上位ビットとする。

【００６２】以上の手順により、アドレス発生回路１０
６をソフトウエアで実現することが可能となる。

【００６３】なお、本発明は、複数の機器（例えばホス
トコンピュータ，インタフェイス機器，リーダ，プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機，ファクシミリ装置
など）に適用してもよい。

【００６４】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体を、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ（またはＣＰＵ
やＭＰＵ）が記憶媒体に格納されたプログラムコードを
読出し実行することによっても、達成されることは言う
までもない。

【００６５】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。

【００６６】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク，ハードディス
ク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ
−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭな
どを用いることができる。

【００６７】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。

【００６８】さらに、記憶媒体から読出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。

【００６９】

【発明の効果】以上説明したように、本発明によれば、
より少ないメモリ容量によってリアルタイムにデータの
出力順序を変換することができる。このため、例えば画
像データの圧縮／伸長処理をリアルタイムに行う場合で
も、少ないメモリ容量で実現することが可能となる。

【００７０】

【図面の簡単な説明】

【図１】本実施形態による画像データ処理装置の構成を
示すブロック図である。

【図２】下位バイトバッファメモリ１０７の構造を示す
ブロック図である。

【図３】本実施形態におけるバッファメモリ１０５と下
位バイトバッファメモリ１０７における読み出しおよび
書き込みのタイミングを示すタイミングチャートであ
る。

【図４】８Ｈのらスター画像データに対応するセグメン
トの番号を示す図である。

【図５】ラスタ／ブロック変換におけるセグメントの読
み書き順序を示す図である。

【図６】水平方向ピクセル数Ｈ＝９６の場合のセグメン
トの格納場所の移動を示す図である。

【図７】アドレス発生器の詳細な構成を示すブロック図
である。

【図８】画像の水平ピクセル数が９６（＝１２×８）の
場合におけるアドレス発生器の動作を説明する図であ
る。

【図９】ＤＣＴを行うに際しての画像データのブロック
化を示す図である。

【図１０】一般的なラスタ／ブロック変換処理の構成を
示すブロック図である。

【図１１】本実施形態のメモリアクセス制御の手順を説
明するフローチャートである。

【図１２】本実施形態のアドレス発生制御の手順を説明
するフローチャートである。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 輝度データと色度データからなるデータ
   を記憶する記憶手段に対するアクセスアドレスを生成す
   る生成手段と、 前記生成手段で生成されたアクセスアドレスで前記記憶
   手段をアクセスし、そこに格納されたデータを読み出す
   読出手段と、 前記記憶手段の前記アクセスアドレスで指定される領域
   において、前記読出手段によるデータの読み出し後に、
   第１の順序で入力されるデータを書き込む書込手段と、 前記読出手段で読み出したデータを輝度データと色度デ
   ータとに分離して出力する出力手段とを備え、 前記生成手段は、前記書き込み手段によって前記記憶手
   段に記憶されたデータを前記第１の順序とは異なる第２
   の順序で読み出すべく前記アクセスアドレスを生成する
   ことを特徴とするデータ処理装置。
2. 【請求項２】 前記第１の順序はラスタ順序であり、前
   記第２の順序はブロック順序であることを特徴とする請
   求項１に記載のデータ処理装置。
3. 【請求項３】 前記読出手段で読み出されたデータを圧
   縮する圧縮手段を更に備えることを特徴とする請求項２
   に記載のデータ処理装置。
4. 【請求項４】 前記第１の順序はブロック順序であり、
   前記第２の順序はラスタ順序であることを特徴とする請
   求項１に記載のデータ処理装置。
5. 【請求項５】 前記ブロック順序のデータに対して伸長
   処理を施す伸長手段を更に備え、 前記書込手段は、前記伸長手段より前記ブロック順序で
   出力されるデータを前記生成手段で生成されるアクセス
   アドレスに従って前記記憶手段に書き込むことを特徴と
   する請求項４に記載のデータ処理装置。
6. 【請求項６】 前記記憶手段の１アクセスアドレスには
   輝度データと色差データとからなる画像データが格納さ
   れ、 前記出力手段は、前記読出手段で読み出したデータから
   輝度データと色差データを分離して順次出力することを
   と特徴とする請求項１に記載のデータ処理装置。
7. 【請求項７】 前記データは、水平方向にＨ個のピクセ
   ルを有し、ラスタ順次で入力される画像データであり、 前記生成手段は、前記読出手段が２^n×２^nピクセルか
   らなるブロック順次で前記記憶手段からの読み出しを行
   うべくアクセスアドレスを生成するために、 ２^n×２^n×Ｈ個のアクセスタイミングパルスを計数す
   る毎に更新される加算値を出力する加算値出力手段と、 ２^n×２^n×Ｈ個の前記アクセスタイミングパルスを計
   数する毎にゼロを出力し、該アクセスタイミングパルス
   を２^n個計数する毎に前記加算値出力手段によって出力
   されている加算値を、自身の直前の出力値に加算して出
   力する上位ビット生成手段と、 前記アクセスタイミングパルスに同期してリニアにカウ
   ントアップし、下位ｎビットを出力する下位ビット生成
   手段と、 前記上位ビット生成手段と前記下位ビット生成手段で生
   成されたビット列を合成し、アクセスアドレスとして出
   力する合成手段とを備え、 前記加算値出力手段における加算値の更新が、その直前
   の加算値をＡとした場合に、Ａの下位ｎビットによって
   表される値と（Ｈ÷２^n）の積に、Ａ÷２^nを加算する
   ことによってなされることを特徴とする請求項１に記載
   のデータ処理装置。
8. 【請求項８】 前記上位ビット生成手段は、自身の直前
   の出力値と前記加算値出力手段によって出力されている
   加算値との加算結果がＨ以上となった場合は、該加算結
   果からＨ−１を減算することを特徴とする請求項７に記
   載のデータ処理装置。
9. 【請求項９】 輝度データと色度データかからなるデー
   タを記憶する記憶手段に対するアクセスアドレスを生成
   する生成工程と、 前記生成工程で生成されたアクセスアドレスで前記記憶
   手段をアクセスし、そこに格納されたデータを読み出す
   読出工程と、 前記記憶手段の前記アクセスアドレスで指定される領域
   において、前記読出工程によるデータの読み出し後に、
   第１の順序で入力されるデータを書き込む書込工程と、 前記読出工程で読み出したデータを輝度データと色度デ
   ータとに分離して出力する出力工程とを備え、 前記生成工程は、前記書き込み工程によって前記記憶手
   段に記憶されたデータを前記第１の順序とは異なる第２
   の順序で読み出すべく前記アクセスアドレスを生成する
   ことを特徴とするデータ処理方法。
10. 【請求項１０】 前記第１の順序はラスタ順序であり、
    前記第２の順序はブロック順序であることを特徴とする
    請求項９に記載のデータ処理方法。
11. 【請求項１１】 前記読出工程で読み出されたデータを
    圧縮する圧縮工程を更に備えることを特徴とする請求項
    １０に記載のデータ処理方法。
12. 【請求項１２】 前記第１の順序はブロック順序であ
    り、前記第２の順序はラスタ順序であることを特徴とす
    る請求項９に記載のデータ処理方法。
13. 【請求項１３】 前記ブロック順序のデータに対して伸
    長処理を施す伸長工程を更に備え、 前記書込工程は、前記伸長工程より前記ブロック順序で
    出力されるデータを前記生成工程で生成されるアクセス
    アドレスに従って前記記憶手段に書き込むことを特徴と
    する請求項１２に記載のデータ処理方法。
14. 【請求項１４】 前記記憶手段の１アクセスアドレスに
    は輝度データと色差データとからなる画像データが格納
    され、 前記出力工程は、前記読出工程で読み出したデータから
    輝度データと色差データを分離して順次出力することを
    と特徴とする請求項９に記載のデータ処理方法。
15. 【請求項１５】 前記データは、水平方向にＨ個のピク
    セルを有し、ラスタ順次で入力される画像データであ
    り、 前記生成工程は、前記読出工程が２^n×２^nピクセルか
    らなるブロック順次で前記記憶手段からの読み出しを行
    うべくアクセスアドレスを生成するために、 ２^n×２^n×Ｈ個のアクセスタイミングパルスを計数す
    る毎に更新される加算値を出力する加算値出力工程と、 ２^n×２^n×Ｈ個の前記アクセスタイミングパルスを計
    数する毎にゼロを出力し、該アクセスタイミングパルス
    を２^n個計数する毎に前記加算値出力工程によって出力
    されている加算値を、自身の直前の出力値に加算して出
    力する上位ビット生成工程と、 前記アクセスタイミングパルスに同期してリニアにカウ
    ントアップし、下位ｎビットを出力する下位ビット生成
    工程と、 前記上位ビット生成工程と前記下位ビット生成工程で生
    成されたビット列を合成し、アクセスアドレスとして出
    力する合成工程とを備え、 前記加算値出力工程における加算値の更新が、その直前
    の加算値をＡとした場合に、Ａの下位ｎビットによって
    表される値と（Ｈ÷２^n）との積に、Ａ÷２^nを加算す
    ることによってなされることを特徴とする請求項９に記
    載のデータ処理方法。
16. 【請求項１６】 前記上位ビット生成工程は、自身の直
    前の出力値と前記加算値出力工程によって出力されてい
    る加算値との加算結果がＨ以上となった場合は、該加算
    結果からＨ−１を減算することを特徴とする請求項１５
    に記載のデータ処理方法。
17. 【請求項１７】 水平方向にＨ個のピクセルを有し、ラ
    スタ順次で入力される画像データを２^n×Ｈ個格納する
    記憶手段に対して、２^n×２^nピクセルからなるブロッ
    ク順次での読み出しを行うべくアクセスアドレスを生成
    するための制御プログラムを格納する記憶媒体であっ
    て、該制御プログラムが、 ２^n×２^n×Ｈ個のアクセスタイミングパルスを計数す
    る毎に更新される加算値を出力する加算値出力工程のコ
    ードと、 ２^n×２^n×Ｈ個の前記アクセスタイミングパルスを計
    数する毎にゼロを出力し、該アクセスタイミングパルス
    を２^n個計数する毎に前記加算値出力工程によって出力
    されている加算値を、自身の直前の出力値に加算して出
    力する上位ビット生成工程のコードと、 前記アクセスタイミングパルスに同期してリニアにカウ
    ントアップし、下位ｎビットを出力する下位ビット生成
    工程のコードと、 前記上位ビット生成工程と前記下位ビット生成工程で生
    成されたビット列を合成し、アクセスアドレスとして出
    力する合成工程のコードとを備え、 前記加算値出力工程における加算値の更新が、その直前
    の加算値をＡとした場合に、Ａの下位ｎビットによって
    表される値と（Ｈ÷２^n）との積に、Ａ÷２^nを加算す
    ることによってなされることを特徴とする記憶媒体。
18. 【請求項１８】 前記上位ビット生成工程は、自身の直
    前の出力値と前記加算値出力工程によって出力されてい
    る加算値との加算結果がＨ以上となった場合は、該加算
    結果からＨ−１を減算することを特徴とする請求項１７
    に記載の記憶媒体。