JPH07177473A

JPH07177473A - ビデオ・イメージ走査変換装置

Info

Publication number: JPH07177473A
Application number: JP5322882A
Authority: JP
Inventors: Waa Raa Kotsuku; ワー・ラーコック
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-12-21
Filing date: 1993-12-21
Publication date: 1995-07-14

Abstract

(57)【要約】【目的】アドレス指定の回路構成を簡素化することが
できるビデオ・イメージ走査変換装置を提供すること。【構成】ビデオ・データを記憶するためのメモリ記憶
装置２と、ビデオ・データを書き込むために、メモリ記
憶装置２に対するアドレスを発生する書き込みアドレス
・カウンタ３と、メモリ記憶装置２に記憶されたビデオ
・データを読み出すために、メモリ記憶装置２に対する
アドレスを発生する読み出しアドレス・カウンタ４とを
備え、読み出しアドレス・カウンタ４は、ビデオ・デー
タのフレーム内のブロック位置を示すブロック・アドレ
ス及び、そのブロック内の画素位置を示すピクセル・ア
ドレスを発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオ・符復号器ハー
ドウェアのためにデジタル・データを走査変換するため
のビデオ・イメージ走査変換装置に関するものである。

【０００２】

【従来の技術】記録装置からビデオ・シーケンス源を得
るための現在の方法は、順次走査ビデオ・シーケンス及
び飛び越し走査ビデオ・シーケンスに分類することがで
きる。順次走査ビデオ・シーケンスの場合、左から右、
上から下へ、ライン毎に、順次フレームの走査が行われ
る。又、飛び越し走査ビデオ・シーケンスの場合、フレ
ームは、２つのフィールドから構成されており、まず、
偶数フィールドが、左から右、上から下へ、１ラインお
きに走査され、続いて、奇数フィールドが残りのライン
に対して同様に走査される。左から右へのライン毎の走
査は、ここでは、ラスター走査イメージと呼ばれる。Ｍ
ＰＥＧ，Ｈ．２６１及びＪＰＥＧのような現行のビデオ
符号化及び伝送規格は、符号化アルゴリズム及び構文に
おけるブロック指向ビデオ・データ構造を指定してい
る。

【０００３】従来、走査変換の実行に用いられた回路
は、複雑なアドレス指定回路構成を利用したものであ
る。図４は、従来のビデオ・イメージ走査変換装置を示
す構成図であり、そのビデオ・イメージ走査変換装置
は、メモリ記憶装置２０、書き込みアドレス・カウンタ
３、読み出しアドレス・カウンタ（ライン・カウンタ２
２及び水平カウンタ２３から構成される）を制御する状
態マシン２１等から構成されている。図４において、ア
ナログ・デジタル変換器１からのビデオ・データは、ラ
スター走査順にメモリ記憶装置２０に記憶される。書き
込みアドレス・カウンタ３は、書き込みアドレス・バッ
ファ５を介してメモリ記憶装置２０にアドレスを供給す
る。メモリ記憶装置２０に記憶されたビデオ・データ
は、読み出しアドレス・カウンタの出力を制御すること
によって、ブロック順に走査される。読み出しアドレス
・カウンタには、ライン・カウンタ２２及び水平カウン
タ２３が必要になる。ブロック幅に沿った走査時には、
ライン・カウンタ２２は、一定のままであるが、水平カ
ウンタ２３は、インクリメントされる。次のブロック・
ラインの走査時には、ライン・カウンタ２２がインクリ
メントされる。水平カウンタ２３は、新しいブロック・
ライン毎に新しい初期カウント値を再ロードする必要が
ある。新しいブロック毎に、水平カウンタ２３とライン
・カウンタ２２は、両方とも、新しい初期値をロードす
る必要がある。状態マシン２１は、ライン・カウンタ２
２及び水平カウンタ２３にブロック毎の初期値をロード
するために用いられる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の設計では、３つのカウンタ、すなわち、書
き込みアドレス・カウンタ３と、２つのカウンタからな
る読み出しカウンタ（ライン・カウンタ２２及び水平カ
ウンタ２３）が必要になる。状態マシン２１は、各ブロ
ック・ラインのスタート・アドレスに対応する新しい初
期カウント値を、ライン・カウンタ２２及び水平カウン
タ２３に再ロードする必要がある。状態マシン２１は、
また、ブロック毎に、初期ブロック・アドレスを記録す
る。状態マシン２１の設計は、ブロックのネスティング
・レベルが高くなると、さらに複雑になるという課題が
ある。

【０００５】本発明は、従来の走査変換装置のこのよう
な課題を考慮し、アドレス指定の回路構成を簡素化する
ことができるビデオ・イメージ走査変換装置を提供する
ことを目的とするものである。

【０００６】

【課題を解決するための手段】本発明は、ビデオ・デー
タを記憶するための記憶手段と、ビデオ・データを書き
込むために、記憶手段に対するアドレスを発生する書き
込みアドレス発生手段と、記憶手段に記憶されたビデオ
・データを読み出すために、記憶手段に対するアドレス
を発生する読み出しアドレス発生手段とを備え、ラスタ
ー走査イメージをブロック走査イメージに、あるいは、
ブロック走査イメージをラスター走査イメージに変換す
るためのビデオ・イメージ走査変換装置において、書き
込みアドレス発生手段又は読み出しアドレス発生手段
は、ビデオ・データのフレーム内のブロック位置を示す
ブロック・アドレス及び、そのブロック内の画素位置を
示すピクセル・アドレスを発生するビデオ・イメージ走
査変換装置である。

【０００７】

【作用】本発明は、例えば、ラスター・ブロック走査変
換の場合、ピクチャ・フレームが、まず、メモリ記憶装
置における線形にインクリメントするアドレスの記憶場
所に記憶される。すなわち、ピクセルｎが、アドレスＡ
に記憶され、ピクセルｎ＋１が、アドレスＡ＋１に記憶
される。このアドレス指定方法は、線形アドレス指定と
呼ばれる。次に、メモリ記憶装置からデータをブロック
順に走査するブロック走査アドレス指定を定義する。ブ
ロック走査アドレス指定の場合、４つのアドレス構成要
素を利用して、ピクチャ・フレーム内におけるピクセル
位置が定義される。そのアドレス構成要素は、水平ピク
セル・アドレス、垂直ピクセル・アドレス、水平ブロッ
ク・アドレス、及び、垂直ブロック・アドレスである。
水平ピクセル・アドレスは、ブロック内におけるピクセ
ルの水平方向位置を表している。垂直ピクセル・アドレ
スは、ブロック内におけるピクセルの垂直方向位置を表
している。水平ブロック・アドレスは、フレーム内にお
けるブロックの水平方向位置を表している。垂直ブロッ
ク・アドレスは、フレーム内におけるブロックの垂直方
向位置を表している。４つのアドレス構成要素は、最下
位の出力端子から始めて、水平ピクセル・アドレス、垂
直ピクセル・アドレス、水平ブロック・アドレス、及
び、垂直ブロック・アドレスの順に、読み出しアドレス
・カウンタ出力端子に対して割り当てられる。読み出し
アドレス・カウンタとは異なる順序でメモリ記憶装置の
アドレス端子の各ビットにブロック走査アドレス構成要
素を割り当てることによって、ブロック指向走査変換を
行うことができる。

【０００８】また、ブロック・ラスター走査変換の場合
も、同じ概念があてはまる。ブロック走査アドレス指定
の４つの構成要素は、最下位の出力端子から始めて、水
平ピクセル・アドレス、垂直ピクセル・アドレス、水平
ブロック・アドレス、及び、垂直ブロック・アドレスの
順に、書き込みアドレス・カウンタ出力端子に対して割
り当てられる。書き込みアドレス・カウンタとは異なる
順番でメモリ記憶装置のアドレス端子にブロック走査ア
ドレス構成要素を割り当てることによって、ブロック指
向走査変換を行うことができる。

【０００９】

【実施例】以下に、本発明をその実施例を示す図面に基
づいて説明する。

【００１０】図１は、本発明にかかる一実施例のビデオ
・イメージ走査変換装置の構成図である。本実施例は、
ラスターからブロックの順に走査を行うビデオ走査変換
装置を示している。

【００１１】図１において、１は、デジタル・ビデオ・
ソースを供給するアナログ・デジタル変換器である。２
は、Ｍ×Ｎピクセルのピクチャ・フレームを記憶するた
め、ｐ＋ｑのアドレス端子Ａ（０）〜Ａ（ｐ＋ｑ−１）
を備えたメモリ記憶装置である。３は、メモリ記憶装置
２にピクセルを書き込むための書き込みアドレスを発生
する、カウント出力端子Ｊ（０）〜Ｊ（ｐ＋ｑ−１）を
備えたｐ＋ｑビット書き込みアドレス・カウンタであ
る。４は、メモリ記憶装置２からピクセルを読み出すた
めの読み出しアドレスを発生する、カウント出力端子Ｈ
（０）〜Ｈ（ｐ＋ｑ−１）を備えたｐ＋ｑ読み出しアド
レス・カウンタである。５は、書き込みアドレス・カウ
ンタ３から書き込みアドレスを出力する書き込みサイク
ル時に使用可能になる、書き込みアドレス・バッファで
ある。６は、読み出しアドレス・カウンタ４からアドレ
スを出力する読み出しサイクル時に、使用可能になる読
み出しアドレス・バッファである。７は、ブロック・ピ
クセルに、ＤＣＴ量子化を含むブロック圧縮符号化を行
う圧縮符号器である。

【００１２】前述のメモリ記憶装置２が記憶手段を構成
し、書き込みアドレス・カウンタ３が書き込みアドレス
発生手段を構成し、読み出しアドレス・カウンタ４が読
み出しアドレス発生手段を構成している。

【００１３】ピクチャ・フレームは、Ｍ（水平）×Ｎ
（垂直）ピクセルから構成され、Ａ（水平）×Ｂ（垂
直）ピクセルからなるブロック・サイズの２次元ブロッ
ク構造に変換される（ここで、Ｍ＝ｋ１×Ａ及びＮ＝ｋ
２×Ｂ）。図２には、所望の２次元ブロック構造が示さ
れている。

【００１４】ここで、Ｍ＝２^p及びＮ＝２^q ｐ及びｑは整数ここで、Ａ＝２^r及びＢ＝２^s ｒ＜ｐ及びｓ＜
ｑ、及びｒ、ｓは整数ここで、ｋ１＝２^p／２^r及びｋ１及びｋ２＞
０ｋ２＝２^q／２^s 図２に、上記のブロック走査アドレス構成要素の関係を
図示する。水平ピクセル・アドレスは、ｒのアドレスビ
ットを備えており、垂直ピクセル・アドレスは、ｓのア
ドレス・ビットを備えており、水平ブロック・アドレス
は、ｐのアドレス・ビットを備えており、垂直ブロック
・アドレスは、ｑのアドレス・ビットを備えている。

【００１５】次に、読み出しアドレス・カウンタ出力端
子に、４つの異なるアドレス構成要素が割り当てられ
る。Ｈ（０）〜Ｈ（ｒ−１）には、水平ピクセル・アド
レスが割り当てられ、Ｈ（ｒ）〜Ｈ（ｒ＋ｓ−１）に
は、垂直ピクセル・アドレスが割り当てられ、Ｈ（ｒ＋
ｓ）〜Ｈ（ｓ＋ｐ−１）には、水平ブロック・アドレス
が割り当てられ、Ｈ（ｓ＋ｐ）〜Ｈ（ｐ＋ｑ−１）に
は、垂直ブロック・アドレスが割り当てられる。

【００１６】次のステップでは、メモリ記憶装置２のア
ドレス入力端子Ａ（０）〜Ａ（ｐ＋ｑ−１）に、読み出
しアドレス・カウンタ出力端子Ｈ（０）〜Ｈ（ｐ＋ｑ−
１）のマッピングが行われる。図２に示す所望のフォー
マットが得られるマッピングは、次の通りである。Ｈ
（０）〜Ｈ（ｒ−１）が、Ａ（０）〜Ａ（ｒ−１）にマ
ッピングされる。Ｈ（ｒ）〜Ｈ（ｒ＋ｓ−１）が、Ａ
（ｐ＋ｑ−ｓ）〜Ａ（ｐ＋ｑ−１）にマッピングされ
る。Ｈ（ｒ＋ｓ）〜Ｈ（ｓ＋ｐ−１）が、Ａ（ｒ）〜Ａ
（ｐ−１）にマッピングされる。Ｈ（ｓ＋ｐ）〜Ｈ（ｐ
＋ｑ−１）が、Ａ（ｐ）〜Ａ（ｐ＋ｑ−ｓ−１）にマッ
ピングされる。

【００１７】書き込みアドレス・カウンタ出力端子Ｊ
（０）〜Ｊ（ｐ＋ｑ−１）が、直接、メモリ記憶装置２
のアドレス出力端子Ａ（０）〜Ａ（ｐ＋ｑ−１）にマッ
ピングされる。

【００１８】書き込みサイクル時には、アナログ・デジ
タル変換器１からのデジタル・ラスター走査ビデオ・デ
ータが、書き込みアドレス・カウンタ３の出力によって
指定された、メモリ記憶装置２の記憶場所に書き込まれ
る。

【００１９】読み出しサイクル時には、メモリ記憶装置
２からのブロック走査ビデオ・データが、読み出しアド
レス・カウンタ４の出力によって指示された記憶場所か
ら読み出される。

【００２０】図３は、別の実施例のビデオ・イメージ走
査変換装置の構成図である。本実施例は、ブロック順・
ラスター順走査変換を行うためのビデオ走査変換装を示
すものであり、上述のビデオ・イメージ走査変換装置の
書き込みアドレス・カウンタと読み出しアドレス・カウ
ンタとを逆にして、ほとんど修正を加えずに、ブロック
順・ラスター順走査変換を行うことができる。図３にお
いて、８は、逆量子化及び逆ＤＣＴを実施して、ブロッ
ク順ビデオ・データを出力する復号器を示している。９
は、Ｍ×Ｎのピクセルからなるピクチャ・フレームを記
憶するため、ｐ＋ｑのアドレス端子Ａ（０）〜Ａ（ｐ＋
ｑ−１）を備えたメモリ記憶装置を示している。１０
は、メモリ記憶装置９からデジタル・アナログ変換器１
４にピクセルを読み出すための読み出しアドレスを発生
する、出力端子Ｊ（０）〜Ｊ（ｐ＋ｑ−１）を備えた読
み出しアドレス・カウンタを示している。１１は、復号
器８から出力されるブロック走査ビデオ・データをメモ
リ記憶装置９に書き込むため、カウント出力端子Ｈ
（０）〜Ｈ（ｐ＋ｑ−１）を備えた書き込みアドレス・
カウンタを示している。１２は、読み出しアドレス・カ
ウンタ１０の出力を出力する読み出しサイクル時に使用
可能になる、読み出しバッファを示している。１３は、
書き込みアドレス・カウンタ１１の出力を出力する書き
込みサイクル時に使用可能になる、書き込みバッファを
示している。

【００２１】書き込みアドレス・カウンタ１１の出力端
子には、４つの異なるアドレス構成要素が割り当てられ
る。Ｈ（０）〜Ｈ（ｒ−１）には、水平ピクセル・アド
レスが割り当てられ、Ｈ（ｒ）〜Ｈ（ｒ＋ｓ−１）に
は、垂直ピクセル・アドレスが割り当てられ、Ｈ（ｒ＋
ｓ）〜Ｈ（ｓ＋ｐ−１）には、水平ブロック・アドレス
が割り当てられ、Ｈ（ｓ＋ｐ）〜Ｈ（ｐ＋ｑ−１）に
は、垂直ブロック・アドレスが割り当てられる。

【００２２】メモリ記憶装置９のアドレス入力端子Ａ
（０）〜Ａ（ｐ＋ｑ−１）に、書き込みアドレス・カウ
ンタ出力端子Ｈ（０）〜Ｈ（ｐ＋ｑ−１）のマッピング
が行われる。マッピングは、次の通りである。Ｈ（０）
〜Ｈ（ｒ−１）が、Ａ（０）〜Ａ（ｒ−１）にマッピン
グされる。Ｈ（ｒ）〜Ｈ（ｒ＋ｓ−１）が、Ａ（ｐ＋ｑ
−ｓ）〜Ａ（ｐ＋ｑ−１）にマッピングされる。Ｈ（ｒ
＋ｓ）〜Ｈ（ｓ＋ｐ−１）が、Ａ（ｒ）〜Ａ（ｐ−１）
にマッピングされる。Ｈ（ｓ＋ｐ）〜Ｈ（ｐ＋ｑ−１）
が、Ａ（ｐ）〜Ａ（ｐ＋ｑ−ｓ−１）にマッピングされ
る。

【００２３】読み出しアドレス・カウンタ出力端子Ｊ
（０）〜Ｊ（ｐ＋ｑ−１）が、直接、メモリ記憶装置９
のアドレス出力端子Ａ（０）〜Ａ（ｐ＋ｑ−１）にマッ
ピングされる。

【００２４】書き込みサイクル時には、復号器８からの
ブロック走査ビデオ・データが、書き込みアドレス・カ
ウンタ１１の出力によって指定された、メモリ記憶装置
９の記憶場所に記憶される。

【００２５】読み出しサイクル時には、メモリ記憶装置
９からのビデオ・データが、読み出しアドレス・カウン
タ１０の出力によって指定された記憶場所から読み出さ
れる。ビデオ・データ出力は、ラスター走査順である。

【００２６】以上のように、従来の状態マシンの必要を
なくし、読み出しアドレス・カウンタ（ラスター・ブロ
ック走査変換の場合）または書き込みアドレス・カウン
タ（ブロック・ラスター走査変換の場合）に対する信号
接続数を減少させることによって、アドレス指定回路要
素を単純化するため、本発明による走査変換のためのマ
ッピング方法が設計された。従って、マッピング方法を
適用して、走査変換を実施することによって、アドレス
指定回路構成の論理設計が単純化される。ラスター・ブ
ロック走査変換の場合、２つの読み出しアドレス・カウ
ンタが、１つに組み合わせられ、読み出しアドレスカウ
ンタに再ロードする状態マシンが除去される。ブロック
・ラスター走査変換の場合、２つの書き込みアドレス・
カウンタが、１つに組み合わせられ、書き込みアドレス
カウンタに再ロードする状態マシンが除去される。

【００２７】本発明は、マッピング方法を利用して、走
査変換を実施する、ビデオ・イメージ走査変換のための
新規の設計について詳述する。このハードウェア・アー
キテクチャは、さまざまなブロック・サイズ及びネステ
ィング・レベルに関する走査変換を実施する、単純で、
切り詰めたハードウェアを提案するものである。走査変
換器は、ブロック指向処理を必要とする既存のビデオ符
号化技法に用いられ得る。

【００２８】ラスター・ブロック走査変換の場合、読み
出しアドレス・カウンタの出力端子は、データがメモリ
記憶装置からブロック走査順に読み取られるようなやり
方で、メモリ記憶装置のアドレス端子に接続される。

【００２９】ブロック・ラスター走査変換の場合、書き
込みアドレス・カウンタの出力端子は、データがメモリ
記憶装置にラスター走査順に記憶されるようなやり方
で、メモリ記憶装置のアドレス端子に接続される。

【００３０】

【発明の効果】以上述べたところから明らかなように本
発明は、書き込みアドレス発生手段又は読み出しアドレ
ス発生手段が、ビデオ・データのフレーム内のブロック
位置を示すブロック・アドレス及び、そのブロック内の
画素位置を示すピクセル・アドレスを発生するので、ア
ドレス指定の回路構成を簡素化することができるという
長所を有する。

【図面の簡単な説明】

【図１】本発明にかかる一実施例のビデオ・イメージ走
査変換装置の構成図である。

【図２】同実施例におけるブロック指向ピクチャ・フォ
ーマットを示す図である。

【図３】別の実施例のビデオ・イメージ操作変換装置の
構成図である。

【図４】従来のビデオ・イメージ走査変換装置の構成図
である。

【符号の説明】

１ＡＤ変換器２、９、２０メモリ記憶装置３、１１書き込みアドレス・カウンタ４、１０読み出しアドレス・カウンタ７圧縮符号器８復号器１４ＤＡ変換器２１状態マシン２２ライン・カウンタ２３水平カウンタ

Claims

【特許請求の範囲】

【請求項１】ビデオ・データを記憶するための記憶手
段と、ビデオ・データを書き込むために、前記記憶手段
に対するアドレスを発生する書き込みアドレス発生手段
と、前記記憶手段に記憶されたビデオ・データを読み出
すために、前記記憶手段に対するアドレスを発生する読
み出しアドレス発生手段とを備え、ラスター走査イメー
ジをブロック走査イメージに、あるいは、ブロック走査
イメージをラスター走査イメージに変換するためのビデ
オ・イメージ走査変換装置において、前記書き込みアドレス発生手段又は前記読み出しアドレ
ス発生手段は、前記ビデオ・データのフレーム内のブロ
ック位置を示すブロック・アドレス及び、そのブロック
内の画素位置を示すピクセル・アドレスを発生すること
を特徴とするビデオ・イメージ走査変換装置。
【請求項２】ブロック・アドレス及びピクセル・アド
レスは、それぞれ水平方向位置を示すアドレスと垂直方
向位置を示すアドレスからなることを特徴とする請求項
１記載のビデオ・イメージ走査変換装置。