KR0178756B1

KR0178756B1 - 셔플을 위한 최적의 메모리 제어방법 및 그 장치

Info

Publication number: KR0178756B1
Application number: KR1019960026252A
Authority: KR
Inventors: 장재대
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1996-06-29
Filing date: 1996-06-29
Publication date: 1999-04-15
Also published as: KR980004882A; JPH1084527A; MY120302A; CN1175848A; CN1099194C; US6178289B1; JP2965530B2

Abstract

본 발명은 셔플을 위한 최적의 메모리 제어방법 및 그 장치에 관한 것이다. 본 발명은 셔플을 위해 단일 메모리를 사용하는 경우, 메모리의 슈퍼블록 구조를 페이지화하고, 매 프레임마다 사용되는 어드레스가 달라지므로 이를 테이블로 저장하여 사용하므로 연속되는 인터레이스 및 셔플을 시컨스화하여 사용하도록 구성된다. 따라서, 본 발명은 셔플을 위해 단일 메모리를 사용할 때 셔플과 메모리 상호교환을 조합하여 메모리를 최적제어하며, 하드웨어적 설계를 최소화할 수 있는 효과를 제공한다.

Description

셔플을 위한 최적의 메모리 제어방법 및 그 장치

제1도는 종래의 셔플을 위한 메모리맵을 나타낸 도면.

제2도는 종래의 셔플을 위한 메모리 제어방법을 설명하기 위한 도면.

제3도는 본 발명의 셔플을 위한 메모리맵을 나타내는 도면.

제4도는 본 발명의 바람직한 실시예에 따른 셔플을 위한 최적의 메모리 제어장치를 나타내는 블록도.

제5도는 제4도 장치의 제1인터레이스어드레스발생기에 대한 동작을 설명하기 위한 도면.

제6도는 제4도 장치의 제2인터레이스어드레스발생기 및 제2셔플어드레스발생기를 나타내는 상세도.

제7도는 제4도 장치의 인터레이스어드레스치환기 및 셔플어드레스채환기의 동작을 설명하기 웨한 페이지어드레스변환테이블을 나타내는 도표.

* 도면의 주요부분에 대한 부호의 설명

10 : 초기화/재정렬제어기 20 : 참조테이블

30 : 인터레이스어드레스발생부 40 : 셔플어드레스발생부

50 : 제어신호발생기 60 : 메모리

본 발명은 디지탈 VCR에서의 셔플(shuffle)에 관한 것으로서, 보다 상세하게는, 셔플을 위하여 사용하는 단일 메모리를 최적으로 제어하기 위한 방법 및 그 장치에 관한 것이다

일반적으로, 디지탈 VCR에서는 영상데이타를 일정한 범위(예를 들어, 한 프레임)안에서 정해진 규칙에 따라 서로 뒤섞는 셔플을 행한다. 이는 에러정정부호화에 의해 에러정정이 성공하지 않더라도 디스플레이되는 화면내에서 에러가 일어난 화소가 집중적으로 나타나지 않도록 에러를 분산시키기 위함이다. 그래서, 종래에는 제1도 구조의 셔플 메모리를 갖는다.

제1(a)도는 NTSC의 525/60시스템을 위한 메모리맵이고, 제1(b)도는 PAL의 625/50시스템을 위한 메모리맵을 나타낸다. 여기서, 제1(a)도는 한 화면을 크게 50개의 슈퍼블록(SUPER BLOCK)단위로 나누고, 제1(d)도는 60개의 슈퍼블록단위로 나눈다. 슈퍼블록 내부에는 27개의 매크로블록(macro block)으로 나누며, 각 매크로블록은 6개의 이산여현변환블록(DCT block)으로 나누어진다.

한편, 한 프레임분의 영상데이타는 인터레이스 어드레싱(Interlace addressing

)방식에 따라 위와 같은 구조의 셔플을 위한 메모리상에 저장된다. 즉, 한줄씩 건너뛰는 짝수번째 가로줄에 대해 왼쪽에서 오른쪽으로 가로줄을 어드레싱하고, 건너뛴 흘수번째 가로줄에 대해 왼쪽에서 오른쪽으로 가로줄을 어드레싱한다. 메모리상에 저장된 한 프레임분의 영상데이타는 셔플 어드레싱(shuffle addressing)방식에 따라 읽혀지며, 셔플 어드레싱방식에 대해서는 제2도를 통해 설명한다.

제2도는 종래의 셔플을 위한 메모리 제어방법을 설명하기 위한 도면이다.

먼저, 제1(a) 또는 (b)도 구조의 메모리에서 이산여현변환블록(DCT BLOCK)단위로 셔플하는 경우 제2(a)도를 보면, 8×8 화소크기의 이산여현변환블록(DCT BLOCK)을 윗줄부터 가로로 읽어 세로로 내려온다. 6개의 이산여현변환블록(DCT BLOCK)으로 구성되는 매크로블록에 대해서는 두 형태가 있으며, 이중 하나(A TYPE)는 제2(b)도에서 보듯이 가로로 왼쪽에서부터 6개의 이산여현변환블록(DCT BLOCK)을 읽고, 다른 하나(B TYPE)는 제2(c)도에서 보듯이 가로로 2개씩 세로로 내려오면서 읽는다. 여기서, 매크로블록이 선택되는 슈퍼블록 열의 순서는 '3,1,0,2,4'가 된다. 한편, 제2(d)도에서 보면, NTSC방식에는 세가지 형태의 슈퍼블록 구조가 있고, 셔플 어드레싱은 쓰여진 숫자순으로 된다. 그리고, PAL방식은 제2(e)도에서 보면, 한가지 형태의 슈퍼블록 구조가 있고, 매크로블록 읽는 순은 쓰여진 숫자순이다. 제2(f)-(g)도를 보면, NTSC방식과 PAL방식의 슈퍼블록 구조는 다르지만 읽는 순은 선택된 슈퍼블록 열안에서는 시작하는 위치가 각각 다르며 하나씩 아래로 이동하여 순환가는 순이 된다.

이와 같은 어드레싱방식으로 셔플을 위한 메모리를 제어하는 종래에는 기록시에는 인터레이스 어드레싱을 하고, 독출시에는 셔플을 하기 때문에 연속적으로 인터레이스와 셔플의 기본관계를 유지해야 한다. 그런데,그 다음 데이타를 기록시 셔플을 통해 읽어낸 어드레스 위치에 기록해야 하므로 인터레이스가 이루어질 수 없다. 그래서, 인터레이스와 셔플의 기본관계를 유지할 수 있도록 시간적으로 매 프레임마다 사용되는 어드레싱을 바꿔야 된다.

따라서, 본 발명의 목적은 매 프레임마다 어드레싱을 바꾸는 데 있어서 하드웨어적 설계를 최소로 하여 최적의 메모리 제어가 이루어질 수 있도록 한 셔플을 위한 최적의 메모리 제어방법을 제공함에 있다.

본 발명의 다른 목적은 전술한 셔플을 위한 최적의 메모리 제어방법을 구현하기 위한 장치를 제공함에 있다.

이와 같은 목적들을 달성하기 위한 본 발명의 셔플을 위한 최적의 메모리 제어방법은 셔플을 위한 메모리 제어방법에 있어서, 셔플을 위한 한 프레임분의 슈퍼블록들을 위·아래 두부분으로 나누어 메모리에 매핑시키는 제1단계와, 상기 제1단계의 매핑 형식을 갖는 메모리를 임의개의 페이지로 구분하고, 셔플순서에 따른 페이지 지정값을 참조테이블로 사전 정의하는 제2단계와, 상기 메모리에 영상데이타를 인터레이스방식에 따라 저장하기 위한 인터레이스어드레스를 상기 제2단계의 참조테이블에 정의된 페이지지정값을 참조하여 발생하는 제3단계와, 상기 메모리에 저장된 영상데이타를 셔플방식에 따라 읽어내기 위한 셔플어드레스를 상기 제2단계와 참조테이블에 정의된 페이지지정값을 참조하여 발생하는 제 4단계, 및 상기 발생된 인터레이스어드레스와 셔플어드레스에 따라 상기 메모리에 제어신호를 인가하는 제5단계를 포함한다.

본 발명의 다른 목적을 달성하기 위한 본 발명의 셔플을 위한 최적의 메모리 제어장치는 셔플을 위한 메모리 제어장치에 있어서, 셔플이 이루어지는 메모리와, 상기 메모리를 임의개의 페이지로 구분하고, 셔플순서에 따른 페이지 지정값을 갖는 참조테이블과, 상기 참조테이블의 페이지지정값을 초기화 및 재정렬시키는 초기화/재정렬제어기와, 상기 메모리에 영상데이타를 인터레이스방식에 따라 저장하기 위한 인터레이스어드레스를 상기 참조테이블의 페이지지정값을 참조하여 발생하는 인터레이스어드레스발생부와, 상기 메모리에 저장된 영상데이타를 셔플방식에 따라 읽어내기 위한 셔플어드레스를 상기 참조테이블의 페이지지정값을 참조하여 발생하는 셔플어드레스발생부, 및 상기 발생된 인터레이스어드레스와 셔플어드레스에 따라 상기 메모리에 제어신호를 인가하는 제어신호발생기를 포함한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 기술하기로 한다.

제3도는 본 발명의 셔플을 위한 메모리맵을 나타내는 도면이다.

제3(a)도의 NTSC방식에서의 기존 슈퍼블록 내부 구조는 5(수평방향 매크로블록)x3(수직방향 매크로블록) 크기의 상위 매크로블록들(UPPER MACRO BLOCKS OF A SUPER BLOCK)과 4(수평방향 매크로블록)×3(수직방향 매크로블록) 크기의 하위 매크로블록들(LOWER MACRO BLOCKS OF A SUPER BLOCK)로 이루어져 셔플에 용이하지 못하다. 그래서, 슈퍼블록 내부의 상위 매크로블록들(UPPER MACRO BLOCKS OF A SUPER BLOCK)과 하위 매크로블록들(LOWER MIACRO BLOCKS OF A SUPER BLOCK)을 분리하여 제3(a)도에서 보듯이 재구성한다.

PAL방식은 NTSC방식의 슈퍼블록 구조와는 달리 동일한 크기로 구성되므로 재구성이 불필요하지만 제3(a)도 구조의 NTSC방식과 맞춰주기 위하여 홀·짝수의 슈퍼블록 행으로 분리하여 제3(b)도에서 보듯이 재구성한다. 제3(a)-(b)도와 같이 셔플을 위한 본 발명의 메모리맵은 수평방향으로 기존보다 2배정도 늘어났고, 수직방향으로 2배정도 줄어들었다. 그래서, 셔플을 위해 단일 메모리를 사용하는 경우 NTSC방식과 PAL방식을 공유할 수 있도록 사이즈가 큰 PAL방식에 따라 '2160×240=622080바이트'로 메모리 사이즈를 결정한다. 이로 인해, NTSC방식에서는 메모리의 여유공간이 생기게 된다.

위와 같은 사이즈의 메모리에 인터레이스 어드레싱방식에 따라 한 프레임분의 영상데이타가 기록되어 채워지면, 최초로 읽을 수 있는 시간은 4번째 슈퍼블록 열이 채워지는 시점이다(제2(f)-(g)도 참조). 즉, 시간상으로 읽을 수 있는 시간은 NTSC의 경우 짝수필드가 채워지면서 최초로 4번째 슈퍼블록의 1번째 매크로블록이 채워져야만 하기 때문에 이 시점은 약 365H(=285H+24H×8+8H, 여기서 H는 수평주사선)에서 읽기가 가능하다. 그래서, 다음에 쓸 수 있는 공간이 생기는 곳은 바로 이 읽어간 곳이며 이로 인해 다음 기록은 인터레이스하면서 쓸 수 없고, 빈곳에 윗줄부터 순서대로 채워야 한다. 그러면, 다음에 읽기는 기록순서에 대한 셔플이 되어야 하므로 다시 인터레이스되는 방법으로 읽어야 하며, 이렇게 메모리 상호 교환(memory interchange)은 계속 되어야 한다. 이를 위해서 수직축의 어드레스를 항상 기억하여 다음 기록에서는 그 위치에 인터레이스하여 기록해야 한다. 이 위치는 고정적이지 않고 항상 변하므로 이 위치를 저장하는 별도의 메모리가 필요하다. 여기서는 매 프레임마라 직전에 사용된 값과 현재 사용할 값의 관계를 유지하면서 계속 변하게 되며, 기록과 읽기를 독립적으로 관리해야 하고, 5개의 슈퍼블록을 따로 관리해야 하므로 메모리 사이즈는 '9×288×5×2=25,920비트'가 필요하다. 하지만 본 발명의 예에서는 이를 페이지화하여 크기를 '6×36×5×2=2,160'으로 줄여서 사용한다. 이를 연속적인 셔플시컨스(shuffle sequence)로 만들어진 참조테이블(reference table)이라 정의한다.

제4도는 본 발명의 바람직한 실시예에 따른 셔플을 위한 최적의 메모리 제어장치를 나타내는 블록도이다. 도시된 바와 같이, 본 발명의 장치는 셔플을 위한 하나의 메모리(60)와, 이 메모리(60)를 일정크기의 블록단위로 페이지화하여 그 페이지 지정값을 저장하는 참조테이블(rererence table)(20)를 구비하고 있다. 참조테이블(20)에는 참조테이블(20)의 내용을 초기화시키고, 매 프레임마다 재정렬시키는 초기화/재정렬제어기(10)가 연결된다. 또한, 영상데이타를 메모리(60)에 기록하기 위한 인터레이스어드레스를 발생하는 인터레이스어드레스발생부(30)와, 메모리(60)에 기록된 영상데이타를 읽기위한 셔플어드레스를 발생하는 셔플어드레스발생부(40)를 구비하고 있다. 인터레이스어드레스발생부(30)와 셔플어드레스발생부(40) 사이에는 발생된 인터레이스어드레스와 셔플어드레스에 따라 메모리(60)로 제어신호를 발생하는 제어신호발생기(50)가 연결된다. 인터레이스어드레스발생부(30)는 인터레이스 어드레싱방식에 따라 인터레이스어드레스를 발생하는 제1인터레이스어드레스발생기(31)와, 메모리(60)를 수직방향으로 임의개의 페이지(page)로 나누어 발생된 인터레이스어드레스에 대응하는 페이지어드레스를 발생하는 제1페이지어드레스발생기(32)를 구비한다. 또한, 발생된 페이지어드레스에 대응하는 참조테이블(20)의 지정값을 소정의 치환식에 따라 치환하는 인터레이스어드레스치환기(33)와, 치환된 페이지어드레스를 메모리(60)에 대한 인터레이스어드레스로 변환하여 발생하는 제2인터레이스어드레스발생기(34)를 구비한다. 셔플어드레스발생부(40)는 셔플 어드레싱방식에 따라 셔플어드레스를 발생하는 제1셔플어드레스발생기(41)와, 메모리(60)를 수직방향으로 임의개의 페이지로 나누어 발생된 셔플어드레스에 대응하는 페이지어드레스를 발생하는 제2페이지어드레스발생기(42)를 구비한다. 또한, 발생된 페이지어드레스에 대응하는 참조테이블(20)의 지정값을 소정의 치환식에 따라 치환하는 셔플어드레스치환기(43)와,치환된 페이지어드레스를 메모리(60)에 대한 셔플어드레스로 변환하여 발생하는 제2셔플어드레스발생기(44)를 구비하도록 구성된다.

이와 같이 구성된 본 발명의 셔플을 위한 최적의 메모리 제어장치에 대한 동작을 좀더 구체적으로 설명한다.

먼저, 참조테이블(20)은 메모리(60)의 시간상충(time conflicting)을 방지하기 위해 현재 발생된 어드레스를 시간적으로 적합한 메모리 블록페이지를 지정하는 값을 저장한다. 참조테이블(20)은 초기에는 0,1,2‥‥‥,35(메모리의 수직축 길이를 8로 나눈 경우)의 순서대로 채워져 있어야 하며, 이를 초기화(initialize)라 하고, 다음 프레임은 셔플 때문에 메모리(60)가 비어지는 곳이 달라지기 때문에 셔플어드레싱의 결과를 순서대로 갖고 있어야 한다. 즉, 기록모드에서는 셔플에서 사용한 읽기순서를 그대로 다음 기록순서로 따라야 시간적으로 가장 완전한 순서가 되며, 다음 읽기는 셔플×셔플의 순서로 변하여 읽어야 하고, 이 방법은 계속되어 진다. 이를 반영하여 초기화/재정렬제어기(10)는 참조테이블(20)의 초기화 및 재정렬(restore)를 제어한다. 초기화/재정렬제어기(10)의 제어에 따라 참조테이블(20)의 저장값이 초기화 및 재정렬된다. 메모리(60)의 기록시에는 인터레이스어드레스발생부(30)의 제1인터레이스어드레스발생기(31)에서 인터레이스 어드레싱방식에 따라 인터레이스어드레스를 발생한다. 즉, 홀수번째 필드부터 1라인(IH)씩 순서대로 위에서 아래로 어드레스를 발생한다. NTSC의 경우 제5(a)도와 같이 24라인단위로 좌우부분을 번갈아 가고, PAL의 경우 제5(b)도와 같이 48라인단위로 좌우부분을 번갈아 가면 발생시킨다. 이에 반해 메모리(60)의 읽기시에는 셔플어드레스발생부(40)의 제1셔플어드레스발생기(41)에서 셔플어드레싱방식에 따라 셔플어드레스를 발생시킨다. 제1 및 제2페이지어드레스발생기(32,42)는 메모리(60) 전체의 수직축 길이를 8로 나누어 36개의 임의 페이지를 설정하고, 제1인터레이스어드레스발생기(31)와 제1셔플어드레스발생기(41)에서 발생된 인터레이스어드레스와 셔플어드레스가 존재하는 페이지의 어드레스를 다음 식에 따라 발생한다.

인터레이스의 경우,

셔플의 경우,

여기서, pv는 페이지어드레스(page address), gv는 제1인터레이스어드레스발생기(31)와 제1셔플어드레스발생기(41)에서 각각 발생된 어드레스(generated addre

ss)이며, %는 모듈(module) 연산자이다.

인터레이스어드레스치환기(33)와 셔플어드레스치환기(43)는 각각의 페이지어드레스발생기(32,42)에서 발생된 페이지어드레스(pv)에 대응하는 참조테이블(20)의 지정값을 다음 식에 따라 치환한다. 이는 기록모드시에 읽어낸 어드레스가 다음 기록어드레스와 같다는 점을 이용하여 읽기어드레스는 앞전의 읽기어드레스를 셔플한 값으로 적용하여 5개의 슈퍼블록 열을 치환한다.

여기서, n은 프레임번호이고, i(=0,1,2,…35)는 페이지어드레스이다.

그리고, 셔플치환식은,

여기서, VK[] = {0,18,6,24,12}, sh = 0,1,2,3,4이다.

제7도에서, sh가 '0'이고 VK[0]가 '0'인 경우 표 1에 나타낸 바와 같이 페이지어드레스가 치환된다. 표 2는 sh가 '1'이고, VK[sh]가 '18'인 경우이고, 표 3은 sh가 '2'이고, VK[sh]가 '6'인 경우, 표 4는 sh가 '3', VK[sh]가 '24'인 경우, 표 5는 sh가 '4', VK[sh]가 '12'인 경우를 각각 나타낸다.

인터레이스어드레스치환기(33)와 셔플어드레스치환기(43)에서 치환된 페이지어드레스는 제2인터레이스어드레스발생기(34)와 제2셔플어드레스발생기(44)로 각기 T된다. 제2인터레이스어드레스발생기(34)와 제2셔플어드레스발생기(44)는 치환된 페이지어드레스(P[pv),Q(pv])를 다음 식에 따라 원하는 인터레이스어드레스와 셔플어드레스를 변환하여 출력한다.

인터레이스의 경우,

셔플의 경우,

여기서, pv는 페이지어드레스(page address), gv는 발생된 어드레스(generated address), p[ ]는 인터레이스 페이지 변환, Q[ ]는 셔플 페이지 변환이다. 위의 식은 제6도와 같이 하드웨어적으로 구현된다.

제6도를 보면, 인터레이스의 경우 발생된 어드레스(gv)를 최하위비트(LSB) 방향으로 3비트 시프트시킨 후 치환된 어드레스와 더하므로써 구해지고, 셔플의 경우 발생된 어드레스(gv)의 최하위비트(LSB)를 제외한 하위 3비트를 시프트시킨 후 치환된 어드레스와 더하므로써 구해진다. 이와 같이 구해진 인터레이스어드레스와 셔플어드레스는 멀티플렉서수단을 통해 선택적으로 제어신호발생기(50)로 인가된다. 메모리(60)는 제어신호발생기(50)의 제어신호에 따라 최적의 셔플을 수행한다.

상술한 바와 같이, 본 발명은 셔플을 위한 최적의 메모리 제어방법 및 그 장치에 관한 것으로 셔플을 위해 단일 메모리를 사용할 때 셔플과 메모리 상호교환를 조합하여 메모리를 최적제어하며, 하드웨어적 설계를 최소화할 수 있는 효과를 갖는다.

Claims

셔플을 위한 메모리 제어장치에 있어서, 셔플이 이루어지는 메모리; 상기 메모리를 임의개의 페이지로 구분하고, 셔플순서에 따른 페이지 지정값을 갖는 참조테이블; 상기 참조테이블의 페이지지정값을 초기화 및 재정렬시키는 초기화/재정렬제어기; 상기 메모리에 영상데이타를 인터레이스방식에 따라 저장하기 위한 인터레이스어드레스를 상기 참조테이블의 페이지지정값을 참조하여 발생하는 인터레이스어드레스발생부; 상기 메모리에 저장된 영상데이타를 셔플방식에 따라 읽어내기 위한 셔플어드레스를 상기 참조테이블의 페이지지정값을 참조하여 발생하는 셔플어드레스발생부; 및 상기 발생된 인터레이스어드레스와 셔플어드레스에 따라 상기 메모리에 제어신호를 인가하는 제어신호발생기를 포함하는 셔플을 위한 최적의 메모리 제어장치.
제1항에 있어서, 상기 메모리는 NTSC방식의 경우 셔플을 위한 슈퍼블록 내부를 사이즈에 따라 상위매크로블록들과 하위매크로블록들로 분리하고, PAL방식의 경우 홀·짝수의 슈퍼블록 행으로 분리하여 수평방향으로 늘린 메모리 매핑 형식을 갖는 것을 특징으로 하는 셔플을 위한 최적의 메모리 제어장치.
제1항에 있어서, 상기 인터레이스어드레스발생부는 인터레이스방식에 따라 인터레이스어드레스를 발생하는 제1인터레이스어드드레스발생기; 상기 발생된 인터레이스어드레스에 대응하는 페이지어드레스를 발생하는 제1페이지어드레스발생기, 상기 발생된 페이지어드레스를 그에 대응하는 상기 참조테이블의 지정값으로 치환하여 출력하는 인터레이스어드레스치환기; 및 상기 치환된 페이지어드레스를 상기 메모리에 대한 인터레이스어드레스로 변환하여 발생하는 제2인터레이스어드레스발생기를 구비함을 특징으로 하는 셔플을 위한 최적의 메모리 제어장치.
제1항에 있어서, 상기 셔플어드레스발생부는 셔플방식에 따라 셔플어드레스를 발생하는 제1셔플어드레스발생기; 상기 발생된 셔플어드레스에 대응하는 페이지어드레스를 발생하는 제2페이지어드레스발생기; 상기 발생된 페이지어드레스를 그에 대응하는 상기 참조테이블의 지정값으로 치환하여 출력하는 셔플어드레스치환기, 및 상기 치환된 페이지어드레스를 상기 메모리에 대한 셔플어드레스로 변환하여 발생하는 제2셔플어드레스발생기를 구비함을 특징으로 하는 셔플을 위한 최적의 메모리 제어장치.
셔플을 위한 메모리 제어방법에 있어서, 셔플을 위한 한 프레임분의 슈퍼블록들을 위·아래 두부분으로 나누어 메모리에 매핑시키는 제1단계; 상기 제1단계의 매핑 형식을 갖는 메모리를 임의개의 페이지로 구분하고, 셔플순서에 따른 페이지 지정값을 참조테이블로 사전 정의하는 제2단계; 상기 메모리에 영상데이타를 인터레이스방식에 따라 저장하기 위한 인터레이스어드레스를 상기 제2단계의 참조테이블에 정의된 페이지지정값을 참조하여 발생하는 제3단계; 상기 메모리에 저장된 영상데이타를 셔플방식에 따라 읽어내기 위한 셔플어드레스를 상기 제2단계의 참조테이블에 정의된 페이지지정값을 참조하여 발생하는 제4단계; 및 상기 발생된 인터레이스어드레스와 셔플어드레스에 따라 상기 메모리에 제어신호를 인가하는 제5단계를 포함하는 셔플을 위한 최적의 메모리 제어방법.
제5항에 있어서, 상기 제1단계는 NTSC방식의 경우 슈퍼블록 내부를 사이즈에 따라 상위매크로블록들과 하위매크로블록들의 두부분으로 나누고, PAL방식의 경우 슈퍼블록를 홀·짝수 행의 두부분으로 나누는 것을 특징으로 하는 셔플을 위한 최적의 메모리 제어방법.
제6항에 있어서, 상기 제2단계는 참조테이블에 정의된 페이지지정값을 셔플순서에 따라 초기화 및 재정렬시키는 것을 특징으로 하는 셔플을 위한 최적의 메모리 제어방법.
제7항에 있어서, 상기 제2단계는 상기 제1단계의 매핑 형식을 갖는 메모리의 수직방향 길이 M를 m으로 나누어 M/m개의 페이지를 설정하는 것을 특징으로 하는 셔플을 위한 최적의 메모리 제어방법.
제7항에 있어서, 상기 제3단계는 상기 제1단계의 메모리 매핑 형식에 근거하여 두부분을 교번적으로 지정하는 인터레이스어드레스를 발생하는 제3a단계; 상기 발생된 인터레이스어드레스에 대응하는 페이지어드레스를 발생하는 제3b단계; 상기 발생된 페이지어드레스를 그에 대응하는 상기 참조테이블의 지정값으로 치환하여 출력하는 제3c단계; 및 상기 치환된 페이지어드레스를 상기 메모리에 대한 인터레이스어드레스로 변환하여 발생하는 제3d단계를 구비함을 특징으로 하는 셔플을 위한 최적의 메모리 제어방법.
제9항에 있어서, 상기 제4단계는 셔플방식에 따라 셔플어드레스를 발생하는 제4a단계; 상기 발생된 셔플어드레스에 대응하는 페이지어드레스를 발생하는 제4b단계; 상기 발생된 페이지어드레스를 그에 대응하는 상기 참조테이블의 지정값으로 치환하여 출력하는 제4c단계; 및 상기 치환된 페이지어드레스를 상기 메모리에 대한 셔플어드레스로 변환하여 발생하는 제4d단계를 구비함을 특징으로 하는 셔플을 위한 최적의 메모리 제어방법.
제9항 또는 제10항에 있어서, 상기 제3b단계와 상기 제4b단계는 다음 식에 따라 페이지어드레스(pv)를 발생하는 것을 특징으로 하는 셔플을 위한 최적의 메모리 제어방법.

여기서, gv는 발생된 인터레이스어드레스 및 셔플어드레스이고, %은 a 모듈 연산자이다.
제11항에 있어서, 상기 제3c단계와 상기 제4c단계는 페이지어드레스를 다음 식에 따라 치환하는 것을 특징으로 하는 셔플을 위한 최적의 메모리 제어방법.

여기서, n은 프레임번호, i 페이지번호, SFL[sh][i]는 셔플치환식으로 다음과 같다.

여기서, VK[]는 {0,18,6,24,12}이고, sh는 슈퍼블록 열이다.
제12항에 있어서, 상기 제3d단계와 상기 제4d단계는 다음의 식에 따라 최종 인터레이스어드레스와 셔플어드레스를 발생하는 것을 특징으로 하는 셔플을 위한 최적의 메모리 제어방법.