JP2965530B2 - ビデオデータシャフリング方法及び装置 - Google Patents
ビデオデータシャフリング方法及び装置Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N5/926—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation
- H04N5/9261—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation involving data reduction
- H04N5/9264—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation involving data reduction using transform coding
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/7921—Processing of colour television signals in connection with recording for more than one processing mode
- H04N9/7925—Processing of colour television signals in connection with recording for more than one processing mode for more than one standard
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- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はビデオデータのシャ
フリング(shuffling) 方法及び装置に係り、さらに詳し
くは単一メモリを用いてビデオデータをシャフリングす
る方法及びその装置に関する。
フリング(shuffling) 方法及び装置に係り、さらに詳し
くは単一メモリを用いてビデオデータをシャフリングす
る方法及びその装置に関する。
【０００２】
【従来の技術】一般に、ディジタルＶＣＲは一定した範
囲、例えば１フレーム内のビデオデータを定められた規
則により混ぜ合うシャフルを行う。既存のディジタルＶ
ＣＲ標準によるインタレースアドレシング及びシャフル
アドレシングを用いたビデオデータのシャフリング方法
を図１（Ａ）ないし図５（Ｂ）を参照して説明する。
囲、例えば１フレーム内のビデオデータを定められた規
則により混ぜ合うシャフルを行う。既存のディジタルＶ
ＣＲ標準によるインタレースアドレシング及びシャフル
アドレシングを用いたビデオデータのシャフリング方法
を図１（Ａ）ないし図５（Ｂ）を参照して説明する。
【０００３】１フレームのビデオデータはインタレース
アドレシング方式によりメモリに貯蔵される。ビデオデ
ータをメモリに貯蔵するため、インタレースアドレシン
グ方式は各ラインについて左側から右側への順に、奇数
フィールドの場合上から二番目ラインから下の偶数番目
ラインの順に、そして偶数フィールドの場合上から一番
目ラインから下の奇数番目ラインの順に１フレームのビ
デオデータをメモリに書き込む。インタレースアドレシ
ング方式によりメモリに貯蔵された１フレームのビデオ
データはＮＴＳＣのような５２５／６０システムの場
合、図１（Ａ）に示したような５０個のスーパブロック
に分かれ、ＰＡＬのような６２５／５０システムの場合
図１（Ｂ）に示したような６０個のスーパブロックに分
かれる。各スーパブロックは２７個のマクロブロックよ
り構成され、各マクロブロックは六つの離散余弦変換
（ＤＣＴ）ブロックより構成される。
アドレシング方式によりメモリに貯蔵される。ビデオデ
ータをメモリに貯蔵するため、インタレースアドレシン
グ方式は各ラインについて左側から右側への順に、奇数
フィールドの場合上から二番目ラインから下の偶数番目
ラインの順に、そして偶数フィールドの場合上から一番
目ラインから下の奇数番目ラインの順に１フレームのビ
デオデータをメモリに書き込む。インタレースアドレシ
ング方式によりメモリに貯蔵された１フレームのビデオ
データはＮＴＳＣのような５２５／６０システムの場
合、図１（Ａ）に示したような５０個のスーパブロック
に分かれ、ＰＡＬのような６２５／５０システムの場合
図１（Ｂ）に示したような６０個のスーパブロックに分
かれる。各スーパブロックは２７個のマクロブロックよ
り構成され、各マクロブロックは六つの離散余弦変換
（ＤＣＴ）ブロックより構成される。
【０００４】図２（Ａ）ないし図５（Ｂ）はメモリに貯
蔵された１フレームのビデオデータを読み出すための既
存のディジタルＶＣＲ標準によるシャフルアドレシング
方式を説明するための図である。図２（Ａ）を参照すれ
ば、シャフルアドレシング方式は各ラインを左側から右
側への順に、そして上ラインから下ラインの順に、８×
８画索サイズを有する一つのＤＣＴブロックに対する読
み出し動作を行う。スーパブロックに入っている各マク
ロブロックは図２（Ｂ）及び図２（Ｃ）に示した二種に
分類される。Ａ型のマクロブロックは図２（Ｂ）に示し
たように、六つのＤＣＴブロックより構成され、このＤ
ＣＴブロックは個別的に付された番号の昇順に読み取ら
れる。すなわち、最左側のＤＣＴブロックから最右側の
ＤＣＴブロックの順に読み取られる。Ｂ型のマクロブロ
ックは図２（Ｃ）に示したように３×２アレイ状に配列
された六つのＤＣＴブロックより構成される。Ｂ型のマ
クロブロックに属したＤＣＴブロックも個別的に付され
た番号の昇順に読み取られる。すなわち、各行(row)の
二つのＤＣＴブロックが左側から右側への順に、そして
ＤＣＴブロックの行は上行から下行の順に読み取られ
る。
蔵された１フレームのビデオデータを読み出すための既
存のディジタルＶＣＲ標準によるシャフルアドレシング
方式を説明するための図である。図２（Ａ）を参照すれ
ば、シャフルアドレシング方式は各ラインを左側から右
側への順に、そして上ラインから下ラインの順に、８×
８画索サイズを有する一つのＤＣＴブロックに対する読
み出し動作を行う。スーパブロックに入っている各マク
ロブロックは図２（Ｂ）及び図２（Ｃ）に示した二種に
分類される。Ａ型のマクロブロックは図２（Ｂ）に示し
たように、六つのＤＣＴブロックより構成され、このＤ
ＣＴブロックは個別的に付された番号の昇順に読み取ら
れる。すなわち、最左側のＤＣＴブロックから最右側の
ＤＣＴブロックの順に読み取られる。Ｂ型のマクロブロ
ックは図２（Ｃ）に示したように３×２アレイ状に配列
された六つのＤＣＴブロックより構成される。Ｂ型のマ
クロブロックに属したＤＣＴブロックも個別的に付され
た番号の昇順に読み取られる。すなわち、各行(row)の
二つのＤＣＴブロックが左側から右側への順に、そして
ＤＣＴブロックの行は上行から下行の順に読み取られ
る。
【０００５】５２５／６０システムにおけるスーパブロ
ックの三種を示す図３に基づけば、各スーパブロックを
構成するマクロブロックを低い番号からその番号順の通
りメモリから読み取られる。図３において、相対的に左
側に位置したスーパブロックの二種は前述したＡ型のマ
クロブロックより構成され、右側に位置したスーパブロ
ックの類型はＡ型のマクロブロック及びＢ型のマクロブ
ロック（２４、２５及び２６と番号付けられたマクロブ
ロック）より構成される。６２５／５０システムにおけ
るスーパブロックを示す図４に基づけば、このスーパブ
ロックは前述したＢ型のマクロブロックより構成され、
マクロブロックは低い番号からその番号順の通り読み取
られる。
ックの三種を示す図３に基づけば、各スーパブロックを
構成するマクロブロックを低い番号からその番号順の通
りメモリから読み取られる。図３において、相対的に左
側に位置したスーパブロックの二種は前述したＡ型のマ
クロブロックより構成され、右側に位置したスーパブロ
ックの類型はＡ型のマクロブロック及びＢ型のマクロブ
ロック（２４、２５及び２６と番号付けられたマクロブ
ロック）より構成される。６２５／５０システムにおけ
るスーパブロックを示す図４に基づけば、このスーパブ
ロックは前述したＢ型のマクロブロックより構成され、
マクロブロックは低い番号からその番号順の通り読み取
られる。
【０００６】図５（Ａ）は５２５／６０システムにおけ
るスーパブロックの配列を示し、図５（Ｂ）は６２５／
５０システムにおけるスーパブロックの配列を示す。か
かる図５（Ａ）及び図５（Ｂ）の比較を通して分かるよ
うに、５２５／６０システムのスーパブロック配置は６
２５／５０システムのスーパブロック配置とほぼ同一で
ある。従って、二つのシステムのビデオデータはほぼ同
一な読み取り順によってメモリから読み出される。メモ
リから各システムのスーパブロックを読み出す際、左側
から右側に０、１、２、３及び４の順にスーパブロック
列にそれぞれ番号付けられたと仮定すれば、スーパブロ
ック列に対する読み取り順序は２、１、０、３及び４で
ある。そして、各スーパブロック列において番号‘０’
と表記されたスーパブロックが最先に読み取られる。５
２５／６０システムの１フレームの場合に例えば、図５
（Ａ）の左側から三番目スーパブロック列の番号‘０’
と表記されたスーパブロックが最先に読み取られ、左側
から二番目スーパブロック列の番号‘０’と表記された
スーパブロックが二番目に読み取られる。
るスーパブロックの配列を示し、図５（Ｂ）は６２５／
５０システムにおけるスーパブロックの配列を示す。か
かる図５（Ａ）及び図５（Ｂ）の比較を通して分かるよ
うに、５２５／６０システムのスーパブロック配置は６
２５／５０システムのスーパブロック配置とほぼ同一で
ある。従って、二つのシステムのビデオデータはほぼ同
一な読み取り順によってメモリから読み出される。メモ
リから各システムのスーパブロックを読み出す際、左側
から右側に０、１、２、３及び４の順にスーパブロック
列にそれぞれ番号付けられたと仮定すれば、スーパブロ
ック列に対する読み取り順序は２、１、０、３及び４で
ある。そして、各スーパブロック列において番号‘０’
と表記されたスーパブロックが最先に読み取られる。５
２５／６０システムの１フレームの場合に例えば、図５
（Ａ）の左側から三番目スーパブロック列の番号‘０’
と表記されたスーパブロックが最先に読み取られ、左側
から二番目スーパブロック列の番号‘０’と表記された
スーパブロックが二番目に読み取られる。
【０００７】前述した既存のシャフリング方法と単一メ
モリを用いてビデオデータをシャフリングする場合、イ
ンタレースアドレシングを通して１フレームのビデオデ
ータを単一メモリに完全に満たした後にのみそのフレー
ムのビデオデータをシャフルアドレシングを通して読み
出せる。従って、連続するフレームのビデオデータを単
一メモリを用いて連続的にシャフリングするためには新
たなアドレシング技法が求められる。
モリを用いてビデオデータをシャフリングする場合、イ
ンタレースアドレシングを通して１フレームのビデオデ
ータを単一メモリに完全に満たした後にのみそのフレー
ムのビデオデータをシャフルアドレシングを通して読み
出せる。従って、連続するフレームのビデオデータを単
一メモリを用いて連続的にシャフリングするためには新
たなアドレシング技法が求められる。
【０００８】
【発明が解決しようとする課題】本発明は前述した問題
点を解決するために案出されたもので、その目的はシャ
フルアドレシングにより現在フレームのビデオデータが
読み取られるメモリ位置に次のフレームのビデオデータ
を書き込めるようディジタルＶＣＲ標準におけるシャフ
リングのためのインタレースアドレシングとシャフルア
ドレシングを変形させることにより、連続するフレーム
のビデオデータを単一メモリを用いて連続的にシャフリ
ングする方法を提供することである。本発明の他の目的
は、前述した方法を具現したビデオシャフリング装置を
提供することである。
点を解決するために案出されたもので、その目的はシャ
フルアドレシングにより現在フレームのビデオデータが
読み取られるメモリ位置に次のフレームのビデオデータ
を書き込めるようディジタルＶＣＲ標準におけるシャフ
リングのためのインタレースアドレシングとシャフルア
ドレシングを変形させることにより、連続するフレーム
のビデオデータを単一メモリを用いて連続的にシャフリ
ングする方法を提供することである。本発明の他の目的
は、前述した方法を具現したビデオシャフリング装置を
提供することである。
【０００９】
【課題を解決するための手段】前述した本発明の目的を
達成するために、単一メモリを用いたビデオシャフリン
グ方法は、（ａ）ディジタルＶＣＲ標準のシャフリング
方法に基づきフレーム単位にビデオデータをシャフリン
グするために第１インタレースアドレス及び第１シャフ
ルアドレスを発生する段階と、（ｂ）以前フレームのビ
デオデータを前記メモリから読み出すための第２シャフ
ルアドレスが現在フレームのビデオデータを前記メモリ
に記録するための第２インタレースアドレスと同一であ
り、現在フレームのビデオデータを前記メモリから読み
出すための第２シャフルアドレスが次のフレームのビデ
オデータを前記メモリに記録するための第２インタレー
スアドレスと同一な関係を有する第２インタレースアド
レス及び第２シャフルアドレスを発生する段階と、
（ｃ）第２インタレースアドレスを用いて前記メモリに
入力するビデオデータを記録し、第２シャフルアドレス
を用いて前記メモリに記録されたビデオデータを読み出
す第１モードと、第２シャフルアドレスを用いて前記メ
モリに入力するビデオデータを記録し第２インタレース
アドレスを用いて前記メモリに記録されたビデオデータ
を読み出す第２モードのうち一つのモードにより前記メ
モリ上でビデオデータのフレームを連続的にシャフリン
グする段階を含む。
達成するために、単一メモリを用いたビデオシャフリン
グ方法は、（ａ）ディジタルＶＣＲ標準のシャフリング
方法に基づきフレーム単位にビデオデータをシャフリン
グするために第１インタレースアドレス及び第１シャフ
ルアドレスを発生する段階と、（ｂ）以前フレームのビ
デオデータを前記メモリから読み出すための第２シャフ
ルアドレスが現在フレームのビデオデータを前記メモリ
に記録するための第２インタレースアドレスと同一であ
り、現在フレームのビデオデータを前記メモリから読み
出すための第２シャフルアドレスが次のフレームのビデ
オデータを前記メモリに記録するための第２インタレー
スアドレスと同一な関係を有する第２インタレースアド
レス及び第２シャフルアドレスを発生する段階と、
（ｃ）第２インタレースアドレスを用いて前記メモリに
入力するビデオデータを記録し、第２シャフルアドレス
を用いて前記メモリに記録されたビデオデータを読み出
す第１モードと、第２シャフルアドレスを用いて前記メ
モリに入力するビデオデータを記録し第２インタレース
アドレスを用いて前記メモリに記録されたビデオデータ
を読み出す第２モードのうち一つのモードにより前記メ
モリ上でビデオデータのフレームを連続的にシャフリン
グする段階を含む。
【００１０】本発明の他の目的を達成するために、ディ
ジタルＶＣＲ標準のシャフリング方法に基づきビデオデ
ータをシャフリングするためのビデオシャフリング装置
は、前記シャフリング方法に基づきインタレースアドレ
シング及びシャフルアドレシングに応じて第１インタレ
ースアドレスと第１シャフルアドレスを発生する第１ア
ドレス発生手段と、１フレームのデータ貯蔵容量を有す
るメモリと、以前フレームのビデオデータを前記メモリ
から読み出すための第２シャフルアドレスが現在フレー
ムのビデオデータを前記メモリに記録するための第２イ
ンタレースアドレスと同一であり、現在フレームのビデ
オデータを前記メモリから読み出すための第２シャフル
アドレスが次のフレームのビデオデータを前記メモリに
記録するための第２インタレースアドレスと同一な関係
を有する第２インタレースアドレス及び第２シャフルア
ドレスを発生する第２アドレス発生手段と、前記第２ア
ドレス発生手段により発生された第２インタレースアド
レスを用いて前記メモリに入力するビデオデータを記録
し、第２シャフルアドレスを用いて前記メモリに記録さ
れたビデオデータを読み出す第１モードと、前記第２ア
ドレス発生手段により発生された第２シャフルアドレス
を用いて前記メモリに入力するビデオデータを記録し、
第２インタレースアドレスを用いて前記メモリに記録さ
れたビデオデータを読み出す第２モードのうち１モード
により前記メモリを制御して、ビデオデータのフレーム
を連続的にシャフリングする制御手段を含む。
ジタルＶＣＲ標準のシャフリング方法に基づきビデオデ
ータをシャフリングするためのビデオシャフリング装置
は、前記シャフリング方法に基づきインタレースアドレ
シング及びシャフルアドレシングに応じて第１インタレ
ースアドレスと第１シャフルアドレスを発生する第１ア
ドレス発生手段と、１フレームのデータ貯蔵容量を有す
るメモリと、以前フレームのビデオデータを前記メモリ
から読み出すための第２シャフルアドレスが現在フレー
ムのビデオデータを前記メモリに記録するための第２イ
ンタレースアドレスと同一であり、現在フレームのビデ
オデータを前記メモリから読み出すための第２シャフル
アドレスが次のフレームのビデオデータを前記メモリに
記録するための第２インタレースアドレスと同一な関係
を有する第２インタレースアドレス及び第２シャフルア
ドレスを発生する第２アドレス発生手段と、前記第２ア
ドレス発生手段により発生された第２インタレースアド
レスを用いて前記メモリに入力するビデオデータを記録
し、第２シャフルアドレスを用いて前記メモリに記録さ
れたビデオデータを読み出す第１モードと、前記第２ア
ドレス発生手段により発生された第２シャフルアドレス
を用いて前記メモリに入力するビデオデータを記録し、
第２インタレースアドレスを用いて前記メモリに記録さ
れたビデオデータを読み出す第２モードのうち１モード
により前記メモリを制御して、ビデオデータのフレーム
を連続的にシャフリングする制御手段を含む。
【００１１】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施形態を詳述する。図５（Ａ）に示した
５２５／６０システムのスーパブロック配置を参照すれ
ば、ディジタルＶＣＲ標準によるインタレースアドレシ
ングにより１フレームのビデオデータがメモリに書き込
まれる場合、そのフレームのビデオデータを最初に読み
出せる開始時点は、左側から四番目スーパブロック列内
の番号‘０’と示されたスーパブロック、すなわち図３
において‘Ａ’と示されたスーパブロックの一番目マク
ロブロックに当たるメモリ位置にビデオデータが記録さ
れる時点とほぼ同一である。言い換えれば、５２５／６
０システムの場合、ライン番号２３から２６２までが奇
数フィールドであり、ライン番号２８５から５２４まで
が偶数フィールドなので、約４８５Ｈ（＝２８５Ｈ＋２
４Ｈ×８＋８Ｈ、ここでＨは水平走査線）に当たる時間
とならなければメモリに記録されたビデオデータをシャ
フルアドレシングを通して読み出せない。従って、ビデ
オフレームに対するシャフリングを連続的に行うために
は、読み出しによりメモリ部分が空く時毎にそのメモリ
位置に次のフレームのビデオデータを直ちに満たしなが
ら、この満たされたビデオデータを次のフレームのため
の読出しを通してシャフリングしなければならない。
明の望ましい実施形態を詳述する。図５（Ａ）に示した
５２５／６０システムのスーパブロック配置を参照すれ
ば、ディジタルＶＣＲ標準によるインタレースアドレシ
ングにより１フレームのビデオデータがメモリに書き込
まれる場合、そのフレームのビデオデータを最初に読み
出せる開始時点は、左側から四番目スーパブロック列内
の番号‘０’と示されたスーパブロック、すなわち図３
において‘Ａ’と示されたスーパブロックの一番目マク
ロブロックに当たるメモリ位置にビデオデータが記録さ
れる時点とほぼ同一である。言い換えれば、５２５／６
０システムの場合、ライン番号２３から２６２までが奇
数フィールドであり、ライン番号２８５から５２４まで
が偶数フィールドなので、約４８５Ｈ（＝２８５Ｈ＋２
４Ｈ×８＋８Ｈ、ここでＨは水平走査線）に当たる時間
とならなければメモリに記録されたビデオデータをシャ
フルアドレシングを通して読み出せない。従って、ビデ
オフレームに対するシャフリングを連続的に行うために
は、読み出しによりメモリ部分が空く時毎にそのメモリ
位置に次のフレームのビデオデータを直ちに満たしなが
ら、この満たされたビデオデータを次のフレームのため
の読出しを通してシャフリングしなければならない。
【００１２】図８は前述したことに基づき本発明の一実
施形態によるビデオシャフリング装置を示す。既存の５
２５／６０システムは図３に示したように、各スーパブ
ロック内で相対的に上側に位置した３マクロブロック行
と相対的に下側に位置した３マクロブロック行が相異な
る個数のマクロブロックより構成されるスーパブロック
構造を使用する。その結果、メモリに貯蔵された１フレ
ームのビデオデータを読み出すためのアドレス発生器の
設計が難しい。従って、本発明は各スーパブロック内部
のマクロブロックを上位マクロブロックと下位マクロブ
ロックに分けて図６に示したように１フレームのビデオ
データをメモリに貯蔵する。言い換えれば、１フレーム
内の上位マクロブロックのビデオデータがメモリの左側
領域に貯蔵され、そのフレーム内の下位マクロブロック
のビデオデータがメモリの右側領域に貯蔵されるようメ
モリを再構成する。図６において相対的に薄く陰影表示
されたマクロブロックはスーパブロックの上位マクロブ
ロックであり、鮮明に陰影表示されたマクロブロックは
下位マクロブロックである。
施形態によるビデオシャフリング装置を示す。既存の５
２５／６０システムは図３に示したように、各スーパブ
ロック内で相対的に上側に位置した３マクロブロック行
と相対的に下側に位置した３マクロブロック行が相異な
る個数のマクロブロックより構成されるスーパブロック
構造を使用する。その結果、メモリに貯蔵された１フレ
ームのビデオデータを読み出すためのアドレス発生器の
設計が難しい。従って、本発明は各スーパブロック内部
のマクロブロックを上位マクロブロックと下位マクロブ
ロックに分けて図６に示したように１フレームのビデオ
データをメモリに貯蔵する。言い換えれば、１フレーム
内の上位マクロブロックのビデオデータがメモリの左側
領域に貯蔵され、そのフレーム内の下位マクロブロック
のビデオデータがメモリの右側領域に貯蔵されるようメ
モリを再構成する。図６において相対的に薄く陰影表示
されたマクロブロックはスーパブロックの上位マクロブ
ロックであり、鮮明に陰影表示されたマクロブロックは
下位マクロブロックである。
【００１３】６２５／５０システムは５２５／６０シス
テムのスーパブロックとは異なり、スーパブロックが同
数のマクロブロックより構成される。しかし、５２５／
６０システムのビデオフレームと６２５／５０システム
のビデオフレームの両方を収容できる形態にメモリを再
構成するのが望ましい。
テムのスーパブロックとは異なり、スーパブロックが同
数のマクロブロックより構成される。しかし、５２５／
６０システムのビデオフレームと６２５／５０システム
のビデオフレームの両方を収容できる形態にメモリを再
構成するのが望ましい。
【００１４】従って、本発明は６２５／５０システムの
偶数番目スーパブロック行のビデオデータがメモリの左
側領域に貯蔵され、奇数番目スーパブロック行のビデオ
データがメモリの右側領域に貯蔵されるようメモリを再
構成する。図７において、相対的に鮮明に陰影表示され
たスーパブロックは偶数番目スーパブロック行に属した
ものであり、薄く陰影表示されたスーパブロックは奇数
番目スーパブロック行に属したものである。
偶数番目スーパブロック行のビデオデータがメモリの左
側領域に貯蔵され、奇数番目スーパブロック行のビデオ
データがメモリの右側領域に貯蔵されるようメモリを再
構成する。図７において、相対的に鮮明に陰影表示され
たスーパブロックは偶数番目スーパブロック行に属した
ものであり、薄く陰影表示されたスーパブロックは奇数
番目スーパブロック行に属したものである。
【００１５】また、本発明はビデオフレームのために相
対的に多くのデータ容量を必要とする６２５／５０シス
テムに適宜なサイズを有するメモリを使用する。６２５
／５０システムのビデオデータの１フレームは２１６０
画素×２８８ラインより構成されるので、図８に示した
メモリ６０は６２５／５０システムの１フレームのビデ
オデータを記録しうるメモリサイズ、すなわち６２２，
０８０バイトを有し、かつ２１６０画素×２８８ライン
に当たる水平及び垂直サイズを有する。
対的に多くのデータ容量を必要とする６２５／５０シス
テムに適宜なサイズを有するメモリを使用する。６２５
／５０システムのビデオデータの１フレームは２１６０
画素×２８８ラインより構成されるので、図８に示した
メモリ６０は６２５／５０システムの１フレームのビデ
オデータを記録しうるメモリサイズ、すなわち６２２，
０８０バイトを有し、かつ２１６０画素×２８８ライン
に当たる水平及び垂直サイズを有する。
【００１６】そして、ビデオフレームに対する連続的な
シャフリングを行うため、本発明はシャフルアドレシン
グにより現在フレームのビデオデータが読み取られるメ
モリ位置に対する垂直軸アドレスを用いて、次のフレー
ムのビデオデータを順次に記録させる。各フレームのビ
デオデータが奇数フィールドの一番目データラインから
偶数フィールドの最後ラインまで順次に受信されるにも
関わらず、ビデオデータが記録されるメモリ上の位置は
フレームが変わる毎に可変し続ける。言い換えれば、ビ
デオフレームにおける特定位置がメモリ上の特定位置に
マッピングする形態ではなく、ビデオフレームにおける
特定位置がフレームが変わる毎にメモリ上で可変される
位置にマッピングされる方式でビデオデータが貯蔵され
る。従って、ビデオデータが実際に貯蔵されるメモリ位
置に関連された情報を貯蔵する別のメモリが必要であ
る。そして、書き込みと読み出しを独立に管理すべきで
あり、五つのスーパブロック列も別に管理すべきなの
で、メモリ位置を貯蔵するための別のメモリは２５．９
２０ビット（＝９×２８８×５×２ビット）サイズが必
要である。この参照テーブル２０はメモリ６０を垂直方
向に３６個に分割するページに関連した参照値を貯蔵す
るものであって、２，１６０ビット（＝６×３６×５×
２ビット）のメモリサイズを有する。参照値はページア
ドレスの置換のために使われる。説明の便宜のために、
以後にはこの別のメモリを参照テーブル２０と定める。
この参照テーブル２０はメモリ６０の時間衝突(time co
nflicting)を防止するために現在発生されたインタレー
スアドレスまたはシャフルアドレスを時間的に適宜なメ
モリのページに指定するための参照値を貯蔵する。
シャフリングを行うため、本発明はシャフルアドレシン
グにより現在フレームのビデオデータが読み取られるメ
モリ位置に対する垂直軸アドレスを用いて、次のフレー
ムのビデオデータを順次に記録させる。各フレームのビ
デオデータが奇数フィールドの一番目データラインから
偶数フィールドの最後ラインまで順次に受信されるにも
関わらず、ビデオデータが記録されるメモリ上の位置は
フレームが変わる毎に可変し続ける。言い換えれば、ビ
デオフレームにおける特定位置がメモリ上の特定位置に
マッピングする形態ではなく、ビデオフレームにおける
特定位置がフレームが変わる毎にメモリ上で可変される
位置にマッピングされる方式でビデオデータが貯蔵され
る。従って、ビデオデータが実際に貯蔵されるメモリ位
置に関連された情報を貯蔵する別のメモリが必要であ
る。そして、書き込みと読み出しを独立に管理すべきで
あり、五つのスーパブロック列も別に管理すべきなの
で、メモリ位置を貯蔵するための別のメモリは２５．９
２０ビット（＝９×２８８×５×２ビット）サイズが必
要である。この参照テーブル２０はメモリ６０を垂直方
向に３６個に分割するページに関連した参照値を貯蔵す
るものであって、２，１６０ビット（＝６×３６×５×
２ビット）のメモリサイズを有する。参照値はページア
ドレスの置換のために使われる。説明の便宜のために、
以後にはこの別のメモリを参照テーブル２０と定める。
この参照テーブル２０はメモリ６０の時間衝突(time co
nflicting)を防止するために現在発生されたインタレー
スアドレスまたはシャフルアドレスを時間的に適宜なメ
モリのページに指定するための参照値を貯蔵する。
【００１７】第１インタレースアドレス発生器３１はデ
ィジタルＶＣＲ標準のシャフリングのためのインタレー
スアドレシング方式により第１インタレースアドレスを
発生する。第１シャフルアドレス発生器４１はディジタ
ルＶＣＲ標準のシャフリングのためのシャフルアドレシ
ング方式により第１シャフルアドレスを発生する。第１
シャフルアドレス及び第１インタレースアドレスはメモ
リ６０に貯蔵された１フレームのビデオデータの各ライ
ンを指定するためのアドレスである。第１ページアドレ
ス発生器３２は第１インタレースアドレス発生器３１に
より発生された第１インタレースアドレスに次の式
（１）を用いて第１ページアドレスを発生する。 ｐｖ１＝ｇｖ１／８……（１） ここで、ｐｖ１は第１ページアドレス、ｇｖ１は第１イ
ンタレースアドレス発生器３１で発生された第１インタ
レースアドレスである。
ィジタルＶＣＲ標準のシャフリングのためのインタレー
スアドレシング方式により第１インタレースアドレスを
発生する。第１シャフルアドレス発生器４１はディジタ
ルＶＣＲ標準のシャフリングのためのシャフルアドレシ
ング方式により第１シャフルアドレスを発生する。第１
シャフルアドレス及び第１インタレースアドレスはメモ
リ６０に貯蔵された１フレームのビデオデータの各ライ
ンを指定するためのアドレスである。第１ページアドレ
ス発生器３２は第１インタレースアドレス発生器３１に
より発生された第１インタレースアドレスに次の式
（１）を用いて第１ページアドレスを発生する。 ｐｖ１＝ｇｖ１／８……（１） ここで、ｐｖ１は第１ページアドレス、ｇｖ１は第１イ
ンタレースアドレス発生器３１で発生された第１インタ
レースアドレスである。
【００１８】第２ページアドレス発生器４２は第１シャ
フルアドレス発生器４１により発生された第１シャフル
アドレスに次の式（２）を用いて第２ページアドレスを
発生する。 ｐｖ２＝ｇｖ２／１６×２＋ｇｖ２％２……（２） ここで、ｐｖ２は第２ページアドレス、ｇｖ２は第１シ
ャフルアドレス発生器４１で発生された第１シャフルア
ドレスである。％はモジュール演算子である。第１及び
第２ページアドレスはメモリ６０で一気に各スーパブロ
ック列の八つのラインを指定するためのアドレスであ
る。
フルアドレス発生器４１により発生された第１シャフル
アドレスに次の式（２）を用いて第２ページアドレスを
発生する。 ｐｖ２＝ｇｖ２／１６×２＋ｇｖ２％２……（２） ここで、ｐｖ２は第２ページアドレス、ｇｖ２は第１シ
ャフルアドレス発生器４１で発生された第１シャフルア
ドレスである。％はモジュール演算子である。第１及び
第２ページアドレスはメモリ６０で一気に各スーパブロ
ック列の八つのラインを指定するためのアドレスであ
る。
【００１９】初期化／再整列制御器１０は参照テーブル
２０に貯蔵された参照値のうちインタレースアドレス置
換器３３及びシャフルアドレス置換器４３により使われ
る参照値を決定するもので、フレームが変わる度に他の
参照値を使用可能であると決定する。参照テーブル２０
に貯蔵された参照値は初期化／再整列制御器１０の制御
により初期化及び再整列される。図８の装置の動作初期
には、初期化／再整列制御器１０は０，１，２，・・
・，３５の順の通り満たされた参照値をインタレースア
ドレス置換器３３及びシャフルアドレス置換器４３によ
り使用可能にする。
２０に貯蔵された参照値のうちインタレースアドレス置
換器３３及びシャフルアドレス置換器４３により使われ
る参照値を決定するもので、フレームが変わる度に他の
参照値を使用可能であると決定する。参照テーブル２０
に貯蔵された参照値は初期化／再整列制御器１０の制御
により初期化及び再整列される。図８の装置の動作初期
には、初期化／再整列制御器１０は０，１，２，・・
・，３５の順の通り満たされた参照値をインタレースア
ドレス置換器３３及びシャフルアドレス置換器４３によ
り使用可能にする。
【００２０】インタレースアドレス置換器３３は第１ペ
ージアドレスに応ずる参照テーブル２０の参照値を用い
て第１置換されたページアドレスを発生する。シャフル
アドレス置換器４３は第２ページアドレスに応ずる参照
テーブル２０の参照値を用いて第２置換されたページア
ドレスを発生する。参照値を用いたページ置換はメモリ
６０に記録されたビデオデータを読み出すために使用さ
れた読み出しアドレスが次のフレームのビデオデータを
記録するための書き込みアドレスと同様である点と現在
フレームのための読み出しアドレスは以前フレームのた
めの読み出しアドレスをシャフルした値である点に基づ
き、各スーパブロック列における第２置換されたページ
アドレス及び第１置換されたページアドレスは次の式
（３）及び（４）によりそれぞれ決定される。 Ｐn［ｉ］−ＳＦＬ［ｓｈ］［Ｐn-1［ｉ］］……（３） Ｑn［ｉ］＝Ｐn-1［ｉ］……（４） ここで、ｎはフレーム番号、Ｐn［］は第２置換された
ページアドレス、Ｑn［］は第１置換されたページアド
レスであり、ｓｈ（＝０，１，２，３，４）はスーパブ
ロック列番号、そしてｉは図６及び図７に関連して説明
した３６個のページを示すもので、０，１，２，・・
・，３５である。ＳＦＬ［ｓｈ］［ｉ］はシャフリング
のためのページアドレス置換に使用される参照値であっ
て、次の式（５）により計算される。 ＳＦＬ［ｓｈ］［ｉ］＝｛（（ｉ＋ＶＫ［ｓｈ］）％３６×１８｝％３５、 ｉ＋ＶＫ［ｓｈ］＜３５の場合； ＝３５、ｉ＋ＶＫ［ｓｈ］＝３５の場合……（５） ここで、ＶＫ［］＝｛０，１８，６，２４，１２｝であ
って、メモリ６０がディジタルＶＣＲ標準のインタレー
スアドレシングにより満たされる場合の各スーパブロッ
ク列における番号‘０’と示されたスーパブロック以前
に位置したマクロブロックの個数である。
ージアドレスに応ずる参照テーブル２０の参照値を用い
て第１置換されたページアドレスを発生する。シャフル
アドレス置換器４３は第２ページアドレスに応ずる参照
テーブル２０の参照値を用いて第２置換されたページア
ドレスを発生する。参照値を用いたページ置換はメモリ
６０に記録されたビデオデータを読み出すために使用さ
れた読み出しアドレスが次のフレームのビデオデータを
記録するための書き込みアドレスと同様である点と現在
フレームのための読み出しアドレスは以前フレームのた
めの読み出しアドレスをシャフルした値である点に基づ
き、各スーパブロック列における第２置換されたページ
アドレス及び第１置換されたページアドレスは次の式
（３）及び（４）によりそれぞれ決定される。 Ｐn［ｉ］−ＳＦＬ［ｓｈ］［Ｐn-1［ｉ］］……（３） Ｑn［ｉ］＝Ｐn-1［ｉ］……（４） ここで、ｎはフレーム番号、Ｐn［］は第２置換された
ページアドレス、Ｑn［］は第１置換されたページアド
レスであり、ｓｈ（＝０，１，２，３，４）はスーパブ
ロック列番号、そしてｉは図６及び図７に関連して説明
した３６個のページを示すもので、０，１，２，・・
・，３５である。ＳＦＬ［ｓｈ］［ｉ］はシャフリング
のためのページアドレス置換に使用される参照値であっ
て、次の式（５）により計算される。 ＳＦＬ［ｓｈ］［ｉ］＝｛（（ｉ＋ＶＫ［ｓｈ］）％３６×１８｝％３５、 ｉ＋ＶＫ［ｓｈ］＜３５の場合； ＝３５、ｉ＋ＶＫ［ｓｈ］＝３５の場合……（５） ここで、ＶＫ［］＝｛０，１８，６，２４，１２｝であ
って、メモリ６０がディジタルＶＣＲ標準のインタレー
スアドレシングにより満たされる場合の各スーパブロッ
ク列における番号‘０’と示されたスーパブロック以前
に位置したマクロブロックの個数である。
【００２１】図９ないし図１３は前述した式（５）を用
いて作ったテーブルを示す。図９はｓｈが‘０’であり
ＶＫ［０］が‘０’の場合の参照値を示し、図１０はｓ
ｈが‘１’でありＶＫ［ｓｈ］が‘１８’の場合、図１
１はｓｈが‘２’であり、ＶＫ［ｓｈ］が‘６’の場
合、図１２はｓｈが‘３’でありＶＫ［ｓｈ］が‘２
４’の場合、そして図１３はｓｈが‘４’でありＶＫ
［ｓｈ］が‘１２’の場合の参照値をそれぞれ示す。
いて作ったテーブルを示す。図９はｓｈが‘０’であり
ＶＫ［０］が‘０’の場合の参照値を示し、図１０はｓ
ｈが‘１’でありＶＫ［ｓｈ］が‘１８’の場合、図１
１はｓｈが‘２’であり、ＶＫ［ｓｈ］が‘６’の場
合、図１２はｓｈが‘３’でありＶＫ［ｓｈ］が‘２
４’の場合、そして図１３はｓｈが‘４’でありＶＫ
［ｓｈ］が‘１２’の場合の参照値をそれぞれ示す。
【００２２】インタレースアドレス置換器３３で発生さ
れた第１置換されたページアドレスは第２インタレース
アドレス発生器３４に入力され、シャフルアドレス置換
器４３で発生された第２置換されたページアドレスは第
２シャフルアドレス発生器４４に入力される。第２イン
タレースアドレス発生器３４は次の式（６）を用いて第
１置換されたページアドレスから第２インタレースアド
レスｒｖ１を発生する。 ｒｖ１＝Ｑ［ｇｖ１／８］×
８＋ｇｖ１％８……（６） そして、第２シャフルアドレス発生器４４は次の式
（７）を用いて第２置換されたアドレスから第２シャフ
ルアドレスｒｖ２を発生する。 ｒｖ２＝Ｐ［ｇｖ２／８＋ｇｖ２％２］×８＋ｇｖ２／２％８……（７） 発生された第２インタレースアドレス及び第２シャフル
アドレスは制御信号発生器５０に供給される。
れた第１置換されたページアドレスは第２インタレース
アドレス発生器３４に入力され、シャフルアドレス置換
器４３で発生された第２置換されたページアドレスは第
２シャフルアドレス発生器４４に入力される。第２イン
タレースアドレス発生器３４は次の式（６）を用いて第
１置換されたページアドレスから第２インタレースアド
レスｒｖ１を発生する。 ｒｖ１＝Ｑ［ｇｖ１／８］×
８＋ｇｖ１％８……（６） そして、第２シャフルアドレス発生器４４は次の式
（７）を用いて第２置換されたアドレスから第２シャフ
ルアドレスｒｖ２を発生する。 ｒｖ２＝Ｐ［ｇｖ２／８＋ｇｖ２％２］×８＋ｇｖ２／２％８……（７） 発生された第２インタレースアドレス及び第２シャフル
アドレスは制御信号発生器５０に供給される。
【００２３】制御信号発生器５０は第２インタレースア
ドレス発生器３４から印加される第２インタレースアド
レス及び第２シャフルアドレス発生器４４から印加され
る第２シャフルアドレスを用いてメモリ６０に記録され
た現在フレームのビデオデータを出力させ、メモリ６０
に入力される次のフレームのビデオデータを現在フレー
ムのビデオデータが読み出される位置に記録させる。こ
の際、５２５／６０システムの場合、図１４のように２
４ライン単位にメモリ６０の左右領域が頻りにアドレシ
ングされ、６２５／５０システムの場合、図１５のよう
に４８ライン単位にメモリ６０の左右領域が頻りにアド
レシングされる。図１４のブロック内に表記された番号
は５２５／６０システムにおける１フレームのビデオデ
ータが記録される順序を示し、図１５のブロック内に表
記された番号は６２５／５０システムにおける１フレー
ムのビデオデータが記録される順序を示す。
ドレス発生器３４から印加される第２インタレースアド
レス及び第２シャフルアドレス発生器４４から印加され
る第２シャフルアドレスを用いてメモリ６０に記録され
た現在フレームのビデオデータを出力させ、メモリ６０
に入力される次のフレームのビデオデータを現在フレー
ムのビデオデータが読み出される位置に記録させる。こ
の際、５２５／６０システムの場合、図１４のように２
４ライン単位にメモリ６０の左右領域が頻りにアドレシ
ングされ、６２５／５０システムの場合、図１５のよう
に４８ライン単位にメモリ６０の左右領域が頻りにアド
レシングされる。図１４のブロック内に表記された番号
は５２５／６０システムにおける１フレームのビデオデ
ータが記録される順序を示し、図１５のブロック内に表
記された番号は６２５／５０システムにおける１フレー
ムのビデオデータが記録される順序を示す。
【００２４】第２インタレースアドレスを書き込みアド
レスとして用い、第２シャフルアドレスを読み出しアド
レスとして使用する場合、制御信号発生器５０は第２シ
ャフルアドレスを使用してメモリ６０に貯蔵された現在
フレームのビデオデータを読み出し、この第２シャフル
アドレスを次のフレームのビデオデータをメモリ６０に
記録するための書き込みアドレスとして用いて次のフレ
ームのビデオデータをメモリ６０に記録する。そして、
制御信号発生器５０は第２シャフルアドレスによりメモ
リ６０に貯蔵された次のフレームのビデオデータをシャ
フリングする形態に読み出すための新たな第２シャフル
アドレスを用いて、メモリ６０に貯蔵された次のフレー
ムのビデオデータを読み出す。従って、メモリ６０では
制御信号発生器５０の制御により最適のシャフルが行わ
れる。前述した説明とは異なり、第２インタレースアド
レスを読み出し信号として使用し、第２シャフルアドレ
スを書き込み信号として使用することも可能である。こ
の場合、制御信号発生器５０はメモリ６０に記録された
現在フレームのビデオデータを第２インタレースアドレ
スを用いてメモリ６０から読み出し、次のフレームのビ
デオデータをシャフルする形態を記録するための第２シ
ャフルアドレスにより次のフレームのビデオデータをメ
モリ６０に記録させる。
レスとして用い、第２シャフルアドレスを読み出しアド
レスとして使用する場合、制御信号発生器５０は第２シ
ャフルアドレスを使用してメモリ６０に貯蔵された現在
フレームのビデオデータを読み出し、この第２シャフル
アドレスを次のフレームのビデオデータをメモリ６０に
記録するための書き込みアドレスとして用いて次のフレ
ームのビデオデータをメモリ６０に記録する。そして、
制御信号発生器５０は第２シャフルアドレスによりメモ
リ６０に貯蔵された次のフレームのビデオデータをシャ
フリングする形態に読み出すための新たな第２シャフル
アドレスを用いて、メモリ６０に貯蔵された次のフレー
ムのビデオデータを読み出す。従って、メモリ６０では
制御信号発生器５０の制御により最適のシャフルが行わ
れる。前述した説明とは異なり、第２インタレースアド
レスを読み出し信号として使用し、第２シャフルアドレ
スを書き込み信号として使用することも可能である。こ
の場合、制御信号発生器５０はメモリ６０に記録された
現在フレームのビデオデータを第２インタレースアドレ
スを用いてメモリ６０から読み出し、次のフレームのビ
デオデータをシャフルする形態を記録するための第２シ
ャフルアドレスにより次のフレームのビデオデータをメ
モリ６０に記録させる。
【００２５】図１６は第１インタレースアドレスと第１
シャフルアドレスを用いた第２インタレースアドレス及
び第２シャフルアドレスの発生をハードウェア的に具現
した例を示す。図１６を参照すれば、インタレースアド
レシングの場合第２インタレースアドレスｒｖ１は置換
されたインタレースアドレス発生部６１により置換され
たアドレスと第１インタレースアドレスｇｖ１の最下位
ビット（ＬＳＢ）３ビットを加えることにより求めら
れ、シャフルアドレシングの場合第２シャフルアドレス
ｒｖ２は第２シャフルアドレスｇｖ２の最下位ビット
（ＬＳＢ）を除いた下位３ビットを最下位ビット（ＬＳ
Ｂ）側にシフトさせてから置換されたインタレースアド
レス発生部６２により置換されたアドレスと加えること
により求められる。このように求められた第２インタレ
ースアドレスと第２シャフルアドレスはマルチプレクサ
６３に入力され、マルチプレクサ６３は本発明によるシ
ャフリングが行われるように入力される第２インタレー
スアドレス及び第２シャフルアドレスを選択的にメモリ
６０に供給する。
シャフルアドレスを用いた第２インタレースアドレス及
び第２シャフルアドレスの発生をハードウェア的に具現
した例を示す。図１６を参照すれば、インタレースアド
レシングの場合第２インタレースアドレスｒｖ１は置換
されたインタレースアドレス発生部６１により置換され
たアドレスと第１インタレースアドレスｇｖ１の最下位
ビット（ＬＳＢ）３ビットを加えることにより求めら
れ、シャフルアドレシングの場合第２シャフルアドレス
ｒｖ２は第２シャフルアドレスｇｖ２の最下位ビット
（ＬＳＢ）を除いた下位３ビットを最下位ビット（ＬＳ
Ｂ）側にシフトさせてから置換されたインタレースアド
レス発生部６２により置換されたアドレスと加えること
により求められる。このように求められた第２インタレ
ースアドレスと第２シャフルアドレスはマルチプレクサ
６３に入力され、マルチプレクサ６３は本発明によるシ
ャフリングが行われるように入力される第２インタレー
スアドレス及び第２シャフルアドレスを選択的にメモリ
６０に供給する。
【００２６】
【発明の効果】以上述べたように、本発明によるビデオ
データシャフリング方法及び装置は、単一メモリを使用
しながらビデオフレームを連続的にシャフリングでき
る。従って、シャフリングのためにメモリを最適に制御
してハードウェア的設計を最適化できる。
データシャフリング方法及び装置は、単一メモリを使用
しながらビデオフレームを連続的にシャフリングでき
る。従って、シャフリングのためにメモリを最適に制御
してハードウェア的設計を最適化できる。
【図１】 ディジタルＶＣＲ標準におけるシャフルのた
めのスーパブロック配列を示した図であって、（Ａ）は
５２５／６０システムのビデオフレームに対するスーパ
ブロック配列を示した図であり、（Ｂ）は６２５／５０
システムのビデオフレームに対するスーパブロック配列
を示した図である。
めのスーパブロック配列を示した図であって、（Ａ）は
５２５／６０システムのビデオフレームに対するスーパ
ブロック配列を示した図であり、（Ｂ）は６２５／５０
システムのビデオフレームに対するスーパブロック配列
を示した図である。
【図２】 （Ａ）ないし（Ｃ）は図１（Ａ）及び図１
（Ｂ）に関連して説明されたスーパブロック配列に対す
るシャフルアドレシングを説明するための図である。
（Ｂ）に関連して説明されたスーパブロック配列に対す
るシャフルアドレシングを説明するための図である。
【図３】 図１（Ａ）及び図１（Ｂ）に関連して説明さ
れたスーパブロック配列に対するシャフルアドレシング
を説明するための図である。
れたスーパブロック配列に対するシャフルアドレシング
を説明するための図である。
【図４】 図１（Ａ）及び図１（Ｂ）に関連して説明さ
れたスーパブロック配列に対するシャフルアドレシング
を説明するための図である。
れたスーパブロック配列に対するシャフルアドレシング
を説明するための図である。
【図５】 （Ａ）及び（Ｂ）は、図１（Ａ）及び図１
（Ｂ）に関連して説明されたスーパブロック配列に対す
るシャフルアドレシングを説明するための図である。
（Ｂ）に関連して説明されたスーパブロック配列に対す
るシャフルアドレシングを説明するための図である。
【図６】 本発明によるシャフルのためのメモリ再構成
を説明するための図であって、５２５／６０システムの
場合を説明するための図である。
を説明するための図であって、５２５／６０システムの
場合を説明するための図である。
【図７】 本発明によるシャフルのためのメモリ再構成
を説明するための図であって、６２５／５０システムの
場合を説明するための図である。
を説明するための図であって、６２５／５０システムの
場合を説明するための図である。
【図８】 本発明の一実施形態によるビデオシャフリン
グ装置を示したブロック図である。
グ装置を示したブロック図である。
【図９】 図８の装置によるページアドレス置換を説明
するためのテーブルである。
するためのテーブルである。
【図１０】 図８の装置によるページアドレス置換を説
明するためのテーブルである。
明するためのテーブルである。
【図１１】 図８の装置によるページアドレス置換を説
明するためのテーブルである。
明するためのテーブルである。
【図１２】 図８の装置によるページアドレス置換を説
明するためのテーブルである。
明するためのテーブルである。
【図１３】 図８の装置によるページアドレス置換を説
明するためのテーブルである。
明するためのテーブルである。
【図１４】 図８の装置により入力する１フレームのビ
デオデータがメモリに記録される順序を説明するための
図である。
デオデータがメモリに記録される順序を説明するための
図である。
【図１５】 図８の装置により入力する１フレームのビ
デオデータがメモリに記録される順序を説明するための
図である。
デオデータがメモリに記録される順序を説明するための
図である。
【図１６】 ページアドレスを用いたディジタルＶＣＲ
標準におけるシャフリング方法のためのインタレースア
ドレス及びシャフルアドレスの変更を説明するための回
路図である。
標準におけるシャフリング方法のためのインタレースア
ドレス及びシャフルアドレスの変更を説明するための回
路図である。
１０ 初期化／再整列制御器 ２０ 参照テーブル ３１，３４ インタレースアドレス発生器 ４１，４４ シャフルアドレス発生器 ３２，４２ ページアドレス発生器 ３３ インタレースアドレス置換器 ４３ シャフルアドレス置換器 ５０ 制御信号発生器 ６０ メモリ
Claims (11)
- 【請求項１】 ディジタルＶＣＲ標準のシャフリング方
法に基づきビデオデータをシャフリングするためのビデ
オシャフリング装置において、 前記シャフリング方法に基づきインタレースアドレシン
グ及びシャフルアドレシングに応じて第１インタレース
アドレスと第１シャフルアドレスを発生する第１アドレ
ス発生手段と、 １フレームのデータ貯蔵容量を有するメモリと、 以前フレームのビデオデータを前記メモリから読み出す
ための第２シャフルアドレスが現在フレームのビデオデ
ータを前記メモリに記録するための第２インタレースア
ドレスと同一であり、現在フレームのビデオデータを前
記メモリから読み出すための第２シャフルアドレスが次
のフレームのビデオデータを前記メモリに記録するため
の第２インタレースアドレスと同一な関係を有する第２
インタレースアドレス及び第２シャフルアドレスを発生
する第２アドレス発生手段と、 第２インタレースアドレスを用いて前記メモリに入力す
るビデオデータを記録し、第２シャフルアドレスを用い
て前記メモリに記録されたビデオデータを読み出す第１
モードと、第２シャフルアドレスを用いて前記メモリに
入力するビデオデータを記録し、第２インタレースアド
レスを用いて前記メモリに記録されたビデオデータを読
み出す第２モードのうち１モードにより前記メモリを制
御して、ビデオデータのフレームを連続的にシャフリン
グする制御手段を含むビデオシャフリング装置。 - 【請求項２】 前記６２５／５０システム及び５２５／
６０システムのうち一つのビデオデータのフレームに対
するシャフリングを連続的に行うことを特徴とする請求
項１に記載のビデオシャフリング装置。 - 【請求項３】 前記メモリは６２５／５０システムにお
ける１フレームのビデオデータを貯蔵する貯蔵容量を有
することを特徴とする請求項２に記載のビデオシャフリ
ング装置。 - 【請求項４】 前記第２アドレス発生手段は、 ビデオデータの１フレームを垂直方向に分割する形態に
前記メモリを分割する３６個のページに関連した参照値
を貯蔵する参照テーブルと、 前記第１アドレス発生手段により発生された第１インタ
レースアドレス及び前記参照テーブルに貯蔵された応ず
る参照値を用いて第１置換されたページアドレスを発生
する第１置換されたアドレス発生部と、 前記第１アドレス発生手段により発生された第１シャフ
ルアドレス及び前記参照テーブルに貯蔵された応ずる参
照値を用いて第２置換されたページアドレスを発生する
第２置換されたアドレス発生部と、 前記第１置換されたアドレス発生部により発生された第
１置換されたページアドレスを用いて第２インタレース
アドレスを発生するインタレースアドレス発生器と、 前記第２置換されたアドレス発生部により発生された第
２置換されたページアドレスを用いて第２シャフルアド
レスを発生するシャフルアドレス発生器と、 前記参照テーブルに貯蔵された参照値のうち第１置換さ
れたページアドレス及び第２置換されたページアドレス
の発生に用いられる参照値を決定する初期化／再整列器
を含むことを特徴とする請求項３に記載のビデオシャフ
リング装置。 - 【請求項５】 前記初期化／再整列器はフレーム単位に
第１置換されたページアドレス及び第２置換されたペー
ジアドレスの発生に用いられる参照値を決定することを
特徴とする請求項４に記載のビデオシャフリング装置。 - 【請求項６】 前記第１置換されたアドレス発生部は前
記第１アドレス発生手段から受信された第１インタレー
スアドレスに応ずるページアドレスを発生するページア
ドレス発生器と、 前記ページアドレス発生器により発生されたページアド
レス及び前記参照テーブルに貯蔵された応ずる参照値を
用いて第１置換されたページアドレスを発生するアドレ
ス置換器を含むことを特徴とする請求項５に記載のビデ
オシャフリング装置。 - 【請求項７】 前記第２置換されたアドレス発生部は、
前記第１アドレス発生手段から受信された第１シャフル
アドレスに応ずるページアドレスを発生するページアド
レス発生器と、 前記ページアドレス発生器により発生されたページアド
レス及び前記参照テーブルに貯蔵された応ずる参照値を
用いて第２置換されたページアドレスを発生するアドレ
ス置換器を含むことを特徴とする請求項５に記載のビデ
オシャフリング装置。 - 【請求項８】 単一メモリを用いたビデオシャフリング
方法において、 （ａ）ディジタルＶＣＲ標準のシャフリング方法に基づ
きフレーム単位にビデオデータをシャフリングするため
に第１インタレースアドレス及び第１シャフルアドレス
を発生する段階と、 （ｂ）以前フレームのビデオデータを前記メモリから読
み出すための第２シャフルアドレスが現在フレームのビ
デオデータを前記メモリに記録するための第２インタレ
ースアドレスと同一であり、現在フレームのビデオデー
タを前記メモリから読み出すための第２シャフルアドレ
スが次のフレームのビデオデータを前記メモリに記録す
るための第２インタレースアドレスと同一な関係を有す
る第２インタレースアドレス及び第２シャフルアドレス
を発生する段階と、 （ｃ）第２インタレースアドレスを用いて前記メモリに
入力するビデオデータを記録し、第２シャフルアドレス
を用いて前記メモリに記録されたビデオデータを読み出
す第１モードと、第２シャフルアドレスを用いて前記メ
モリに入力するビデオデータを記録し第２インタレース
アドレスを用いて前記メモリに記録されたビデオデータ
を読み出す第２モードのうち一つのモードにより前記メ
モリ上でビデオデータのフレームを連続的にシャフリン
グする段階を含むことを特徴とするビデオシャフリング
方法。 - 【請求項９】 ６２５／５０システムのビデオデータの
フレームに対するシャフリングを連続的に行うことを特
徴とする請求項８に記載のビデオシャフリング方法。 - 【請求項１０】 ６２５／５０システムのビデオデータ
のフレームに対するシャフリングを連続的に行うことを
特徴とする請求項８に記載のビデオシャフリング方法。 - 【請求項１１】 前記段階（ｂ）は、 （ｂ１）ビデオデータの１フレームを垂直方向に分割す
る形態に前記メモリを分割する３６個のページに関連し
た参照値を設定する段階と、 （ｂ２）段階（ａ）で発生された第１インタレースアド
レス及び段階（ｂ１）で設定された応ずる参照値を用い
て第１置換されたページアドレスを発生する段階と、 （ｂ３）段階（ａ）で発生された第１シャフルアドレス
及び段階（ｂ１）で既に設定された応ずる参照値を用い
て第２置換されたページアドレスを発生する段階と、 （ｂ４）段階（ｂ２）で発生された第１置換されたペー
ジアドレスを用いて第２インタレースアドレスを発生す
る段階と、 （ｂ５）段階（ｂ３）で発生された第２置換されたペー
ジアドレスを用いて第２シャフルアドレスを発生する段
階を含むことを特徴とする請求項８に記載のビデオシャ
フリング方法。
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