JPH07105907B2 - 画像信号処理装置及びその処理方法 - Google Patents
画像信号処理装置及びその処理方法Info
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- JPH07105907B2 JPH07105907B2 JP62125679A JP12567987A JPH07105907B2 JP H07105907 B2 JPH07105907 B2 JP H07105907B2 JP 62125679 A JP62125679 A JP 62125679A JP 12567987 A JP12567987 A JP 12567987A JP H07105907 B2 JPH07105907 B2 JP H07105907B2
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- G06T5/50—Image enhancement or restoration using two or more images, e.g. averaging or subtraction
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像信号処理装置及びその処理方法に関し、特
に画像信号中に含まれた雑音を平均化処理にて除去する
ものに関する。
に画像信号中に含まれた雑音を平均化処理にて除去する
ものに関する。
［従来技術］ かかる画像処理技術は、VTR等の電子カメラにおける撮
像装置や、優れた再生画像信号をモニターへ供給するた
めの再生装置等において極めて重要な手段となってい
る。
像装置や、優れた再生画像信号をモニターへ供給するた
めの再生装置等において極めて重要な手段となってい
る。
第５図は従来の画像信号処理装置の構成を示すブロック
図であり、同図に基づいて構成を述べれば、１はA/D変
換器であり、例えば電子カメラに設けられた撮像素子の
各画素から所定タイミングで出力される画素信号Ｓが供
給される。
図であり、同図に基づいて構成を述べれば、１はA/D変
換器であり、例えば電子カメラに設けられた撮像素子の
各画素から所定タイミングで出力される画素信号Ｓが供
給される。
２は加算器であり、A/D変換器１から出力された画素デ
ータDSと後述する第１フレームメモリ３又は第２フレー
ムメモリ４よりの画素データDLを加算し、更にこの加算
結果について２の割算を行なって得られる演算データDN
を出力する。
ータDSと後述する第１フレームメモリ３又は第２フレー
ムメモリ４よりの画素データDLを加算し、更にこの加算
結果について２の割算を行なって得られる演算データDN
を出力する。
３は第１フレームメモリ、４は第２フレームメモリであ
り、夫々１フレーム分のデータを記憶する容量を備えて
いる。
り、夫々１フレーム分のデータを記憶する容量を備えて
いる。
5,6は切換回路であり、切換回路５は演算データDNを第
１フレームメモリ３又は第２フレームメモリ４の入力へ
切換転送し、切換回路６は第１フレームメモリ３又は第
２フレームメモリ４よりの出力データを切換転送して画
素データDLとして加算器２へ供給する。
１フレームメモリ３又は第２フレームメモリ４の入力へ
切換転送し、切換回路６は第１フレームメモリ３又は第
２フレームメモリ４よりの出力データを切換転送して画
素データDLとして加算器２へ供給する。
次にかかる信号処理装置の作動を説明する。１垂直走査
期間前における１フレーム分の画素データが第２フレー
ムメモリ４に予め記憶されているものとすると、まず図
示する如く、切換回路５が第１フレームメモリ３側へ、
切換回路６が第２フレームメモリ４側へ接続された後、
A/D変換器１への映像信号Ｓの供給が開始される。例え
ば撮像素子の点順次走査により順番に出力される画素デ
ータDSとその点順次走査のタイミングに同期して第２フ
レームメモリ４の先頭アドレスより読出される画素デー
タDLが順次加算及び２の割算がされ第１フレームメモリ
３の先頭アドレスから順次に格納されていく。即ち、こ
の処理によって次式（１）の演算結果による１フレーム
分のデータが第１フレームメモリ３に格納される。
期間前における１フレーム分の画素データが第２フレー
ムメモリ４に予め記憶されているものとすると、まず図
示する如く、切換回路５が第１フレームメモリ３側へ、
切換回路６が第２フレームメモリ４側へ接続された後、
A/D変換器１への映像信号Ｓの供給が開始される。例え
ば撮像素子の点順次走査により順番に出力される画素デ
ータDSとその点順次走査のタイミングに同期して第２フ
レームメモリ４の先頭アドレスより読出される画素デー
タDLが順次加算及び２の割算がされ第１フレームメモリ
３の先頭アドレスから順次に格納されていく。即ち、こ
の処理によって次式（１）の演算結果による１フレーム
分のデータが第１フレームメモリ３に格納される。
尚、ｉはメモリアドレスに相当する。
次に、切換回路5,6が図示とは逆の接点に切換わり、次
の垂直走査期間における１フレーム分の画素データDSと
第１フレームメモリ３より出力される画素データDLとの
加算及び２の割算処理を行ない、この演算結果のデータ
DNを第２フレームメモリ４へ記憶する。この結果を上記
式（１）の結果と併わせて示せば、 尚、ｎは処理回数（この場合はｎ＝２）である。
の垂直走査期間における１フレーム分の画素データDSと
第１フレームメモリ３より出力される画素データDLとの
加算及び２の割算処理を行ない、この演算結果のデータ
DNを第２フレームメモリ４へ記憶する。この結果を上記
式（１）の結果と併わせて示せば、 尚、ｎは処理回数（この場合はｎ＝２）である。
このように１対のフレームメモリ3,4を備えた新たな画
素データDSと旧い画素データDLとを加算することによ
り、これらのデータに含まれる非同期性の雑音を低減
し、高品位な再生画像を提供するようになっている。
素データDSと旧い画素データDLとを加算することによ
り、これらのデータに含まれる非同期性の雑音を低減
し、高品位な再生画像を提供するようになっている。
［発明が解決しようとする問題点］ しかしながらこのような信号処理技術にあっては、１対
の大容量フレームメモリを必要とするので、装置が大規
模となる問題があった。
の大容量フレームメモリを必要とするので、装置が大規
模となる問題があった。
［問題点を解決するための手段］ 本発明はこのような問題点に鑑みて成されたものであ
り、小形にして従来の性能を維持し得る画像信号処理装
置及びその処理方法を提供することを目的とする。
り、小形にして従来の性能を維持し得る画像信号処理装
置及びその処理方法を提供することを目的とする。
この目的を達成するため本発明は、再生画像を形成する
ための１フレーム分の第１の画素データ群と、更に他の
１フレーム分の第２の画素データ群とを夫々対応した配
列関係にある画素データ毎に加算演算し、この演算によ
り発生する新たなデータ群を上記再生画像を形成するた
めの画素データ群として画像再生に供する画像信号処理
装置及びその処理方法において、前記１フレーム分の画
素データ群のうちの任意数のデータを記憶する記憶領域
と少くとも１つの画素データを記憶するための空き記憶
領域とを有する第１の記憶手段と、前記１フレーム分の
画素データ群のうちの残りのデータを記憶する記憶領域
を有する第２の記憶手段と、前記第２の画素データ群の
うちの１つの画素データと該画素データの配列に対応し
て該第２の記憶手段より出力された画素データとを加算
演算しこの演算により発生したデータを上記第１の記憶
手段の空き記憶領域に記憶させると共に該出力された画
素データを格納していた第２の記憶手段中の記憶領域を
最新の空き記憶領域とする第１の処理と、第２の画素デ
ータ群の次の画素データと該次の画素データの配列に対
応して第１の記憶手段より出力された画素データとを加
算演算しこの演算により発生したデータを第２の記憶手
段の上記最新の空き記憶領域に記憶させると共に該出力
された画素データを格納していた第１の記憶手段中の記
憶領域を次の最新の空き記憶領域とする第２の処理とを
繰り返し行なう制御手段とを具備し、この加算演算で求
まるデータを演算回数で割算することにより、演算のた
めに画素データを記憶する記憶手段の容量を従来に比し
て大幅に減少させたことを技術的要点とする。
ための１フレーム分の第１の画素データ群と、更に他の
１フレーム分の第２の画素データ群とを夫々対応した配
列関係にある画素データ毎に加算演算し、この演算によ
り発生する新たなデータ群を上記再生画像を形成するた
めの画素データ群として画像再生に供する画像信号処理
装置及びその処理方法において、前記１フレーム分の画
素データ群のうちの任意数のデータを記憶する記憶領域
と少くとも１つの画素データを記憶するための空き記憶
領域とを有する第１の記憶手段と、前記１フレーム分の
画素データ群のうちの残りのデータを記憶する記憶領域
を有する第２の記憶手段と、前記第２の画素データ群の
うちの１つの画素データと該画素データの配列に対応し
て該第２の記憶手段より出力された画素データとを加算
演算しこの演算により発生したデータを上記第１の記憶
手段の空き記憶領域に記憶させると共に該出力された画
素データを格納していた第２の記憶手段中の記憶領域を
最新の空き記憶領域とする第１の処理と、第２の画素デ
ータ群の次の画素データと該次の画素データの配列に対
応して第１の記憶手段より出力された画素データとを加
算演算しこの演算により発生したデータを第２の記憶手
段の上記最新の空き記憶領域に記憶させると共に該出力
された画素データを格納していた第１の記憶手段中の記
憶領域を次の最新の空き記憶領域とする第２の処理とを
繰り返し行なう制御手段とを具備し、この加算演算で求
まるデータを演算回数で割算することにより、演算のた
めに画素データを記憶する記憶手段の容量を従来に比し
て大幅に減少させたことを技術的要点とする。
［実施例］ 以下、本発明の一実施例を第１図に基づいて説明する。
尚、同図はこの実施例による信号処理装置を示すブロッ
ク図であり、第５図と同一又は相当する部分には同一符
号を附けている。
尚、同図はこの実施例による信号処理装置を示すブロッ
ク図であり、第５図と同一又は相当する部分には同一符
号を附けている。
まず構成を説明すると、１は撮像素子の各画素等から供
給される映像信号ＳをA/D変換するA/D変換器、２はA/D
変換器１より出力された画素データDSと後述する第１記
憶手段７又は第２記憶手段８よりの画素データDLを加算
演算する加算器である。
給される映像信号ＳをA/D変換するA/D変換器、２はA/D
変換器１より出力された画素データDSと後述する第１記
憶手段７又は第２記憶手段８よりの画素データDLを加算
演算する加算器である。
7,8は記憶手段であり相方の記憶容量の合計が１フレー
ム分の画素データに相当するようになっている。尚、詳
細は後述する。
ム分の画素データに相当するようになっている。尚、詳
細は後述する。
9,10は切換回路であり、切換回路９は加算器２よりのデ
ータDNを第１記憶手段７又は第２記憶手段８へ切換転送
し、切換回路10は第１記憶手段７又は第２記憶手段８よ
りのいずれか一方の出力データを画素データDLとして加
算器２へ転送する。
ータDNを第１記憶手段７又は第２記憶手段８へ切換転送
し、切換回路10は第１記憶手段７又は第２記憶手段８よ
りのいずれか一方の出力データを画素データDLとして加
算器２へ転送する。
11はアドレス指定手段であり、切換回路9,10の切換動作
の制御及び、第１、第２記憶手段7,8の記憶アドレスの
指定を行ない、更にこれらの制御は例えば映像信号Ｓを
画素等から読出す際の点順次走査の読出しタイミングに
同期して行なわれる。
の制御及び、第１、第２記憶手段7,8の記憶アドレスの
指定を行ない、更にこれらの制御は例えば映像信号Ｓを
画素等から読出す際の点順次走査の読出しタイミングに
同期して行なわれる。
第２図は第１、第２記憶手段7,8の記憶領域の構成を１
フレーム分の画素に対比して示した説明図であり、例え
ばｍ×ｎ個の画素を有する固体撮像素子のうちの奇数番
目の画素C11，C13，…，C21，C23，…Cm1，Cm3，…より
の夫々の画素データがADIで示した記憶領域のデータＡ
（１）,A（２），…Ａ（mn/2）に対応し、偶数番目の画
素C12，C14，…，C22，C24，…Cm2，Cm4…よりの画素デ
ータがADJで示した記憶領域のデータＢ（１）,B
（２），…Ｂ（mn/2）に対応して記憶される。第１図に
示す加算器２より出力されるデータDNがこのように対応
づけられて記憶されるようにするため、アドレス指定手
段11は切換回路９の切換え及びアドレス指定を行なう。
又、第１図に示す切換回路9,10は同時に同じ記憶手段７
又は８の入出力端子に切換わることがないように制御さ
れ、例えば図示するように、切換回路９が第２記憶手段
８の入力側に切換わるときは切換回路10が第１記憶手段
７の出力側に切換わるようになっている。尚、説明の都
合上、A/D変換器１及び加算器２よりの出力データDS，D
Nを画素配列に対応してDS（i,j），DN（i,j）を表示す
る。
フレーム分の画素に対比して示した説明図であり、例え
ばｍ×ｎ個の画素を有する固体撮像素子のうちの奇数番
目の画素C11，C13，…，C21，C23，…Cm1，Cm3，…より
の夫々の画素データがADIで示した記憶領域のデータＡ
（１）,A（２），…Ａ（mn/2）に対応し、偶数番目の画
素C12，C14，…，C22，C24，…Cm2，Cm4…よりの画素デ
ータがADJで示した記憶領域のデータＢ（１）,B
（２），…Ｂ（mn/2）に対応して記憶される。第１図に
示す加算器２より出力されるデータDNがこのように対応
づけられて記憶されるようにするため、アドレス指定手
段11は切換回路９の切換え及びアドレス指定を行なう。
又、第１図に示す切換回路9,10は同時に同じ記憶手段７
又は８の入出力端子に切換わることがないように制御さ
れ、例えば図示するように、切換回路９が第２記憶手段
８の入力側に切換わるときは切換回路10が第１記憶手段
７の出力側に切換わるようになっている。尚、説明の都
合上、A/D変換器１及び加算器２よりの出力データDS，D
Nを画素配列に対応してDS（i,j），DN（i,j）を表示す
る。
第１、第２記憶手段7,8へのアドレス信号ADI、ADJの関
係を第３図と共に述べると、画素C11よりのデータD
S（1,1）がA/D変換器１に発生する時は、切換回路９が
第２記憶手段８の入力側へ切換えられると同時に信号AD
J＝１となり、更に切換回路10は第１記憶手段７の出力
側へ切換えられると同時に信号ADI＝０となる。したが
って加算器２は、｛DS（1,1）＋Ｂ（１）｝の加算値DN
（1,1）を第１記憶手段７の第０番アドレスに記憶させ
る。同様に画素C12よりのデータDS（1,2）がA/D変換器
１に発生する場合、切換回路９が第２記憶手段８側に、
切換回路10が第１記憶手段７側に切換わり、同時にアド
レス信号はADI＝１、ADJ＝１となり、加算器２は、｛DS
（1,2）＋Ａ（１）｝の加算値DN（1,2）を第２記憶手段
８の第１番アドレスに記憶させる。
係を第３図と共に述べると、画素C11よりのデータD
S（1,1）がA/D変換器１に発生する時は、切換回路９が
第２記憶手段８の入力側へ切換えられると同時に信号AD
J＝１となり、更に切換回路10は第１記憶手段７の出力
側へ切換えられると同時に信号ADI＝０となる。したが
って加算器２は、｛DS（1,1）＋Ｂ（１）｝の加算値DN
（1,1）を第１記憶手段７の第０番アドレスに記憶させ
る。同様に画素C12よりのデータDS（1,2）がA/D変換器
１に発生する場合、切換回路９が第２記憶手段８側に、
切換回路10が第１記憶手段７側に切換わり、同時にアド
レス信号はADI＝１、ADJ＝１となり、加算器２は、｛DS
（1,2）＋Ａ（１）｝の加算値DN（1,2）を第２記憶手段
８の第１番アドレスに記憶させる。
そして、順に読出される映像データDSについて同様の処
理がくり返し行なわれ同図に示すように演算データD
N（i,j）が夫々の記憶手段7,8に格納され、旧いデータ
は順次書き替えられていく。
理がくり返し行なわれ同図に示すように演算データD
N（i,j）が夫々の記憶手段7,8に格納され、旧いデータ
は順次書き替えられていく。
次にかかる構成の信号処理装置の作動を第４図のフロー
チャートと共に説明する。
チャートと共に説明する。
まず、処理が開始されると、ルーチン100において加算
演算の回数2n（ｎは正の整数）が設定されるとともに、
第１フレーム分の画素データを第１、第２記憶手段7,8
に格納する。この最初の走査読出しでは加算器２の加算
処理は一時停止し、画素データは直接転送されて第２図
に示すように格納され、更に、ADI＝０の領域は空き領
域となる。次にルーチン110において点順次走査による
次の１フレーム分の画素データDS（i,j）が順次出力さ
れ、該画素データDS（i,j）が奇数番目の画素より発生
したものか、または偶数番目の画素より発生したものか
によってルーチン120からルーチン130又は140へ処理が
分かれる。ルーチン130では切換回路９を第２記憶手段
８の入力側へ切換接続すると共に切換回路10を第１記憶
手段７の出力側へ接続し、ルーチン140では切換回路９
を第１記憶手段７に接続すると共に切換回路10を第２記
憶手段８の出力側へ接続する。次に、ルーチン150,160
において第1,第２記憶手段7,8のアドレス信号ADI,ADJを
順次設定し、処理がルーチン130を介して行なわれる時
は信号ADIが第２記憶手段８へのデータの書込アドレ
ス、信号ADJが第１記憶手段７からのデータの読出アド
レスとなり、ルーチン104を介して処理が行なわれる場
合はその逆となる。このようにルーチン120ないし160の
処理により第１、第２記憶手段7,8の設定が行なわれた
後、ルーチン170において加算器２による加算演算が行
なわれ、次のルーチン180において信号ADI又はADJで指
定されたアドレス領域に加算データDN（i,j）が格納さ
れる。そしてこれらの処理はADI,ADJが１づつ増加する
毎に行なわれ、ルーチン190において１フレーム分の画
素データDSについての加算演算が完了したことを判別す
るとルーチン200へ移行し、更にルーチン110ないし190
の処理を繰返すか否かの判断を行う。即ち、ルーチン20
0では、2nが２以上に設定されている場合には、再び加
算演算を繰返す。そして所定の2n回の演算が終了する
と、ルーチン210へ移行し、各加算データを2nで割算す
ることにより各画素に対応する平均値のデータDNを発生
させる。
演算の回数2n（ｎは正の整数）が設定されるとともに、
第１フレーム分の画素データを第１、第２記憶手段7,8
に格納する。この最初の走査読出しでは加算器２の加算
処理は一時停止し、画素データは直接転送されて第２図
に示すように格納され、更に、ADI＝０の領域は空き領
域となる。次にルーチン110において点順次走査による
次の１フレーム分の画素データDS（i,j）が順次出力さ
れ、該画素データDS（i,j）が奇数番目の画素より発生
したものか、または偶数番目の画素より発生したものか
によってルーチン120からルーチン130又は140へ処理が
分かれる。ルーチン130では切換回路９を第２記憶手段
８の入力側へ切換接続すると共に切換回路10を第１記憶
手段７の出力側へ接続し、ルーチン140では切換回路９
を第１記憶手段７に接続すると共に切換回路10を第２記
憶手段８の出力側へ接続する。次に、ルーチン150,160
において第1,第２記憶手段7,8のアドレス信号ADI,ADJを
順次設定し、処理がルーチン130を介して行なわれる時
は信号ADIが第２記憶手段８へのデータの書込アドレ
ス、信号ADJが第１記憶手段７からのデータの読出アド
レスとなり、ルーチン104を介して処理が行なわれる場
合はその逆となる。このようにルーチン120ないし160の
処理により第１、第２記憶手段7,8の設定が行なわれた
後、ルーチン170において加算器２による加算演算が行
なわれ、次のルーチン180において信号ADI又はADJで指
定されたアドレス領域に加算データDN（i,j）が格納さ
れる。そしてこれらの処理はADI,ADJが１づつ増加する
毎に行なわれ、ルーチン190において１フレーム分の画
素データDSについての加算演算が完了したことを判別す
るとルーチン200へ移行し、更にルーチン110ないし190
の処理を繰返すか否かの判断を行う。即ち、ルーチン20
0では、2nが２以上に設定されている場合には、再び加
算演算を繰返す。そして所定の2n回の演算が終了する
と、ルーチン210へ移行し、各加算データを2nで割算す
ることにより各画素に対応する平均値のデータDNを発生
させる。
ここで、第1,第２の記憶手段7,8の各画素データを１回
加算した場合について述べると、第２図に示した画素デ
ータは第３図に示したような配置で格納され、同図から
明らかなように、走査により画素から出力される最新の
画素データDS（i,j）とその画素に対応する１フレーム
前の画素データDLとに基づく加算データDN（i,j）が直
近のアドレス領域（変更されても良い旧い画素データを
格納している領域）に順次格納されていくので、従来と
同様の加算演算が少ない記憶容量で実現される。尚、図
示していないが、この平均値の演算は第1,第２の記憶手
段7,8の加算データを読み出して処理する割算器等が使
用される。
加算した場合について述べると、第２図に示した画素デ
ータは第３図に示したような配置で格納され、同図から
明らかなように、走査により画素から出力される最新の
画素データDS（i,j）とその画素に対応する１フレーム
前の画素データDLとに基づく加算データDN（i,j）が直
近のアドレス領域（変更されても良い旧い画素データを
格納している領域）に順次格納されていくので、従来と
同様の加算演算が少ない記憶容量で実現される。尚、図
示していないが、この平均値の演算は第1,第２の記憶手
段7,8の加算データを読み出して処理する割算器等が使
用される。
一方、加算演算を２回以上行なう場合（ｎ≧１）には、
第１回目の処理においてADI＝０で指定される空き領域
が第２回目以後は最終アドレスADI＝mn/2から順にADI＝
（mn/2）−１、（mn/2）−２…と移って行き、第４図の
フローチャートに示す処理が行なわれる。
第１回目の処理においてADI＝０で指定される空き領域
が第２回目以後は最終アドレスADI＝mn/2から順にADI＝
（mn/2）−１、（mn/2）−２…と移って行き、第４図の
フローチャートに示す処理が行なわれる。
こうして処理された画素データからは非同期性の雑音が
低減され、高品位の再生画像を提供することが可能とな
る。
低減され、高品位の再生画像を提供することが可能とな
る。
このようにこの実施例によれば、従来必要されたフレー
ムメモリ容量の約半分の容量で低雑音処理を実現するこ
とができ、装置の小形化が可能となり、更にコストを大
幅に低減することができる。
ムメモリ容量の約半分の容量で低雑音処理を実現するこ
とができ、装置の小形化が可能となり、更にコストを大
幅に低減することができる。
尚、この実施例では最初の空き領域をADI＝０で示され
るアドレス領域に設定したが、特にこれに限定されるも
のではなく適宜のアドレス領域を最初の空き領域として
加算されたデータを順次格納しても良い。
るアドレス領域に設定したが、特にこれに限定されるも
のではなく適宜のアドレス領域を最初の空き領域として
加算されたデータを順次格納しても良い。
又、処理後の画素データの記憶手段7,8よりの読出しは
周知の手段により正常の画像が得られるようにする。
周知の手段により正常の画像が得られるようにする。
［発明の効果］ 以上説明したように本発明によれば、加算演算の結果得
られる画素データを演算毎に順次空き領域に格納してい
くようにしたので、従来に比べて記憶容量をほぼ半分に
することができ、装置の小形化を可能にする効果が得ら
れる。
られる画素データを演算毎に順次空き領域に格納してい
くようにしたので、従来に比べて記憶容量をほぼ半分に
することができ、装置の小形化を可能にする効果が得ら
れる。
第１図は本発明による一実施例の構成を示すブロック
図、第２図は第１図の記憶手段の構成を示す説明図、第
３図は記憶手段の作動を示す説明図、第４図は第１図に
示す実施例の作動を説明するためのフローチャート、第
５図は従来の画像信号処理装置の構成を示すブロック図
である。 1:A/D変換器 2:加算器 7:第１記憶手段 8:第２記憶手段 9,10:切換回路 11:アドレス指定手段
図、第２図は第１図の記憶手段の構成を示す説明図、第
３図は記憶手段の作動を示す説明図、第４図は第１図に
示す実施例の作動を説明するためのフローチャート、第
５図は従来の画像信号処理装置の構成を示すブロック図
である。 1:A/D変換器 2:加算器 7:第１記憶手段 8:第２記憶手段 9,10:切換回路 11:アドレス指定手段
Claims (2)
- 【請求項１】再生画像を形成するための１フレーム分の
第１の画素データ群と、更に他の１フレーム分の第２の
画素データ群とを夫々対応した配列関係にある画素デー
タ毎に加算演算したデータの平均値を求め、該平均値の
データ群を上記再生画像を形成するための画素データ群
として画像再生に供する画像信号処理装置において、 前記１フレーム分の画素データ群のうちの任意数のデー
タを記憶する記憶領域と少くとも１つの画素データを記
憶するための空き記憶領域とを有する第１の記憶手段
と、 前記１フレーム分の画素データ群のうちの残りのデータ
を記憶する記憶領域を有する第２の記憶手段と、 前記第２の画素データ群のうちの１つの画素データと該
画素データの配列に対応して該第２の記憶手段より出力
された画素データとを加算演算しこの演算により発生し
たデータを上記第１の記憶手段の空き記憶領域に記憶さ
せると共に該出力された画素データを格納していた第２
の記憶手段中の記憶領域を最新の空き記憶領域とする第
１の処理と、次に、第２の画素データ群の次の画素デー
タと該次の画素データの配列に対応して第１の記憶手段
より出力された画素データとを加算演算しこの演算によ
り発生したデータを第２の記憶手段の上記の最新の空き
記憶領域に記憶させると共に該出力された画素データを
格納していた第１の記憶手段中の記憶領域を次の最新の
空き記憶領域とする第２の処理とを繰り返し行なう制御
手段と、 該加算演算により求められたデータを加算演算回数で割
算することにより平均値のデータを発生する手段とを具
備したことを特徴とする画像信号処理装置。 - 【請求項２】再生画像を形成するための１フレーム分の
第１の画素データ群と、更に他の１フレーム分の第２の
画素データ群とを夫々対応した配列関係にある画素デー
タ毎に加算演算したデータの平均値を求め、該平均値の
データ群を上記再生画像を形成するための画素データ群
として画像再生に供する画像信号処理方法において、 前記１フレーム分の画素データ群のうちの、任意数のデ
ータを記憶する記憶領域と少くとも１つの画素データを
記憶するための空き記憶領域とを有する第１の記憶手段
を備え、 前記１フレーム分の画素データ群のうちの残りのデータ
を記憶する記憶領域を有する第２の記憶手段を備え、 前記第２の画素データ群のうちの１つの画素データと該
画素データの配列に対応して該第２の記憶手段より出力
された画素データとを加算演算しこの演算により発生し
たデータを上記第１の記憶手段の空き記憶領域に記憶さ
せると共に該出力された画素データを格納していた第２
の記憶手段中の記憶領域を最新の空き記憶領域とする第
１の処理と、次に、第２の画素データ群の次の画素デー
タと該次の画素データの配列に対応して第１の記憶手段
より出力された画素データとを加算演算しこの演算によ
り発生したデータを第２の記憶手段の上記の最新の空き
記憶領域に記憶させると共に該出力された画素データを
格納していた第１の記憶手段中の記憶領域を次の最新の
空き記憶領域とする第２の処理とを繰り返し行なう制御
手段を備え、 該加算演算により求められたデータを加算演算回数で割
算することにより平均値のデータを発生させることを特
徴とする画像信号処理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125679A JPH07105907B2 (ja) | 1987-05-25 | 1987-05-25 | 画像信号処理装置及びその処理方法 |
| US07/198,272 US4876734A (en) | 1987-05-25 | 1988-05-25 | Image signal processing method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125679A JPH07105907B2 (ja) | 1987-05-25 | 1987-05-25 | 画像信号処理装置及びその処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292778A JPS63292778A (ja) | 1988-11-30 |
| JPH07105907B2 true JPH07105907B2 (ja) | 1995-11-13 |
Family
ID=14915985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125679A Expired - Lifetime JPH07105907B2 (ja) | 1987-05-25 | 1987-05-25 | 画像信号処理装置及びその処理方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4876734A (ja) |
| JP (1) | JPH07105907B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910006460B1 (ko) * | 1988-03-08 | 1991-08-26 | 삼성전자 주식회사 | 디지탈 영상기기에서 프레임 정지화면의 플리커링 감소장치 및 방식 |
| JPH01233825A (ja) * | 1988-03-14 | 1989-09-19 | Victor Co Of Japan Ltd | 巡回型ノイズリデューサ回路 |
| DE4143703B4 (de) * | 1991-09-09 | 2008-06-19 | Daimler Ag | Anordnung zur Verbesserung der Sicht in Fahrzeugen |
| JPH05328127A (ja) * | 1992-05-20 | 1993-12-10 | Nikon Corp | 画像処理装置 |
| TW201121332A (en) * | 2009-12-11 | 2011-06-16 | Acer Inc | Device for decoding audio and video data |
| US8402348B1 (en) * | 2010-05-21 | 2013-03-19 | Lsi Corporation | Systems and methods for variable data processing using a central queue |
| US20130027748A1 (en) * | 2011-07-29 | 2013-01-31 | Canon Kabushiki Kaisha | Image processing apparatus |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5488020A (en) * | 1977-12-26 | 1979-07-12 | Hitachi Denshi Ltd | Still picture reception system |
| US4468704A (en) * | 1982-10-28 | 1984-08-28 | Xerox Corporation | Adaptive thresholder |
| GB8310239D0 (en) * | 1983-04-15 | 1983-05-18 | Micro Consultants Ltd | Image processing system |
-
1987
- 1987-05-25 JP JP62125679A patent/JPH07105907B2/ja not_active Expired - Lifetime
-
1988
- 1988-05-25 US US07/198,272 patent/US4876734A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4876734A (en) | 1989-10-24 |
| JPS63292778A (ja) | 1988-11-30 |
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