JPH11191077A - メモリアドレス発生装置 - Google Patents

Abstract

(57)【要約】 【課題】複数種類のアドレスを発生することが可能であ
り、更に１つのメモリを使用するだけで、非同期の複数
の映像信号を処理することを可能にするメモリアドレス
発生装置を提供する。 【解決手段】セレクタ509は、各アドレスポインタW0,R
0,W1,R1のいずれかを選択し、選択したアドレスポイン
タに対応するアドレスをアドレスレジスタ508から取り
出す。ラッチ519は、セレクタ509からのアドレスを保持
する。このラッチ519内のアドレスは、各アドレスポイ
ンタW0,R0,W1,R1のいずれかに対応するメモリのアドレ
スとして出力され、このアドレスに基づいてメモリへの
アクセスが行われる。セレクタ509から出力されたアド
レスは演算器505にも加えられる。演算器505は、セレク
タ509からのアドレスに固定値"1"を加算して、このアド
レスを更新し、更新されたアドレスをリミッタ506を介
してアドレスレジスタ508に戻す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル信号をメ
モリに書き込んだり、デジタル信号をメモリから読み出
すためのメモリインターフェース装置に関し、特にメモ
リのアドレスを発生するためのメモリインターフェース
装置におけるメモリアドレス発生装置に関するものであ
る。

【０００２】

【従来の技術】近年、音声信号処理および映像信号処理
分野においては、信号のディジタル化とディジタル処理
が普及してきている。また、マルチメディア化に伴い、
信号源が多様化し、ディジタル信号に対してより高度な
処理が要求されてきており、この様な高度な処理の中で
も、メモリを利用した処理が重要視されている。

【０００３】特に、映像信号に関しては、1つのテレビ
システム内で、例えばNTSC,PAL,HDTV,VGA,SVGA等の異な
るフォーマットのディジタル映像信号を処理することが
要求される。このような複数種類のフォーマットの映像
信号を扱うには、メモリを用いて、映像信号を該映像信
号のレートでリアルタイムで処理することが可能なディ
ジタル信号処理システムが必要不可欠となり、これに伴
いメモリのアドレス制御方法もますます複雑化してい
る。

【０００４】従来のメモリ制御装置では、複数のアドレ
スポインタ毎に、メモリのアドレスを算出するための専
用ハードウエアを設計することにより実現していた。

【０００５】

【発明が解決しようとする課題】しかしながら、上記に
述べたような様々な映像信号を扱うテレビシステムで
は、複数種類のフォーマットの映像信号に対応したメモ
リアドレス制御を行うために、複数の専用ハードウェア
を用意していたので、回路規模が大となる傾向があっ
た。

【０００６】また、ある同期系の映像信号を異なった同
期系の映像信号に変換するフレームシンクロ処理におい
ては、フレームシンクロのために専用のメモリを使用し
なければならなかった。

【０００７】そこで、本発明は、上述の問題点に鑑みな
されたもので、簡単な構成で、メモリにおける複数種類
のアドレスを発生することが可能であり、更に１つのメ
モリを使用するだけで、非同期の複数の映像信号を処理
することを可能にするメモリアドレス発生装置を提供す
るものである。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本願発明は、メモリをアクセスするための複数のア
ドレスを生成するメモリアドレス発生装置であって、所
定のタイミングで、N個(Nは自然数)のアドレスを該各ア
ドレスの所定の相対関係に基づいて更新するアドレス更
新手段を具備し、更新された前記各アドレスをインクリ
メントしている。

【０００９】上記構成により、演算手段をアドレスの数
だけ用意する必要がなく、ひとつの演算手段のみで複数
のアドレスの更新が行えるため、メモリアドレス発生装
置を小回路規模で実現することが可能となる。また、複
数のアドレスを所定の相対関係に基づいて更新すること
により、常に各アドレスの相対関係を保ちながら、各ア
ドレスをメモリ空間内に割り当てることができる。

【００１０】１つの実施形態では、前記各アドレスの所
定の相対関係は、K個(Kは自然数)の所定値によって表さ
れ、前記アドレス更新手段は、前記各アドレスを前記K
個(Kは自然数)の所定値によって更新する。

【００１１】１つの実施形態では、前記K個(Kは自然数)
の所定値は、オフセット値であって、前記アドレス更新
手段は、前記各アドレスを選択的に更新して基準アドレ
スとし、前記基準アドレス及び前記オフセット値に基づ
く演算により、前記各アドレスのうちの選択されなかっ
たものを更新する。

【００１２】上記構成により、複数のアドレスの制御を
基準アドレスに対する相対値で演算することにより、ア
ドレス更新時に演算が誤っても、次のアドレス更新時に
は再び各アドレスを正しい相対関係に導くことが可能と
なる。

【００１３】１つの実施形態では、前記アドレス更新手
段は、前記基準アドレスとなる前記各アドレスのうちの
１つの更新方向と、前記各アドレスのうちの他のものの
更新方向とを逆にする。

【００１４】上記構成により、基準アドレスの更新方向
と他のアドレスの更新方向を逆にとることにより演算器
の符号の情報をレジスタ内に格納する必要がなく、レジ
スタのビット数を削減できる。さらに、演算器のビット
数を削減することができる。

【００１５】１つの実施形態では、周波数が異なる第1
同期信号及び第２同期信号を具備し、前記アドレス更新
手段は、前記第１及び第２同期信号を選択的に用いて、
前記各アドレスを選択的に更新する。

【００１６】上記構成により、アドレスのうち必要なも
のについては例えばHブランキング開始信号毎に更新を
行うことにより、水平方向のオフセットをアドレスに与
えることができ、例えばメモり上で小画面を形成するこ
とが可能となる。

【００１７】１つの実施形態では、前記アドレス更新手
段は、1つのメモリのアドレス空間を論理的に複数の領
域に分割し、各領域毎に、相互に異なるそれぞれの進め
方でそれぞれのアドレスポインタをインクリメントする
ことにより、アドレスを発生する。

【００１８】上記構成により、ビット数や必要なフィー
ルド数が異なる各映像信号の書き込み及び読み出しを行
う場合に、1つのメモリ空間のなかで、複数の記憶領域
を形成し、各記憶領域毎に、それぞれが異なった速度で
ポインタを進めるので、メモリ空間を有効に使用するこ
とができる。

【００１９】１つの実施形態では、前記アドレス更新手
段は、１つのメモリのアドレス空間を0番地を含む第１
領域と最終番地を含む第２領域とに単一の境界値で分割
し、どちらの領域についても0番地を基準とする論理ア
ドレスでアドレス演算を行い、第２領域に関しては演算
結果を反転することにより実アドレスを出力する。

【００２０】上記構成により、メモリ空間を単一の境界
で２つの記憶領域に分割する場合は、論理アドレスを導
入することによりどちらの記憶領域も同様に扱えるため
に、回路規模を削減することが可能となる。

【００２１】１つの実施形態では、M種類(Mは自然数)の
同期信号と、この同期信号とは非同期のK種類(Kは自然
数)の非同期信号とを具備し、前記アドレス更新手段
は、1つのメモリのアドレス空間内に、非同期系の信号
の書き込み及び読み出しを行うための専用領域を設け、
非同期系の信号の読み出しアドレスを前記非同期系の信
号の書き込みアドレスと前記非同期信号により算出す
る。

【００２２】上記構成により、非同期の複数の映像信号
の書き込み及び読み出すを行う場合でも、1つのメモリ
アドレス発生装置によってアドレスを発生し、1つのメ
モリで非同期系の信号を同期系に合わせて矛盾なく読み
出すことが可能となる。

【００２３】

【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して説明する。

【００２４】（第１実施形態）図１は、本発明のメモリ
アドレス発生装置の第１実施形態を示している。この第
１実施形態では、ディジタル映像信号の書き込み及び読
み出しが行われるメモリのアドレスを発生することを前
提にしており、フィールドの度に、複数種類のアドレス
をそれぞれのオフセット値をもとに演算して更新してい
る。

【００２５】図１において、500はレジスタ更新開始信
号（Vブランキング開始信号）を入力する入力端子、501
はアドレス発生タイミング信号を入力する入力端子、50
2はポインタ識別信号を入力する入力端子、503はアドレ
ス更新レジスタ、504はアドレス更新レジスタ503内の各
値A,B,C,Dと固定値"1"を選択して出力するセレクタ、50
5は演算器、506は演算器505の演算結果のアドレスをメ
モリ空間内に制限するためのリミッタ、507はアドレス
更新回路、508は各アドレスポインタに対応する各メモ
リアドレスを格納しておくアドレスレジスタ、509はア
ドレスレジスタ508内の各メモリアドレスを選択するセ
レクタ、510はメモリアドレスを出力する出力端子、519
はセレクタ509の出力を保持するラッチ、515は演算器50
5、各セレクタ504,509、アドレスレジスタ508及びラッ
チ519を制御する制御信号発生回路、511はセレクタ504
を制御する更新レジスタ選択信号、512はアドレスレジ
スタ508を制御するアドレスレジスタロード信号、513は
セレクタ509を制御するアドレスレジスタ選択信号、520
はセレクタ519にアドレスをロードするタイミングを示
すアドレスロード信号、514は演算器505の演算の種類を
指示するための加減算識別信号である。

【００２６】本実施形態では、メモリ（図示せず）に対
しての書き込み及び読み出しが行われるディジタル映像
信号として、輝度信号Y及び色差信号Cを挙げており、こ
れらの輝度信号Y及び色差信号Cを該メモリに書き込み及
び読み出すことにより1フィールド遅延させている。メ
モリにおける輝度信号Y及び色差信号Cの各書き込みアド
レスポインタをW0,W1で表し、また各読み出しアドレス
ポインタR0,R1で表している。

【００２７】アドレス更新レジスタ503には、各アドレ
スポインタW0,R0,W1,R1に対応する各オフセット値A,B,
C,Dが格納されている。

【００２８】メモリにおける輝度信号Y及び色差信号Cを
記憶している映像領域へのアクセスは、アドレスをイン
クリメントすることによって行われる。以下にその動作
を説明する。

【００２９】制御信号発生回路515は、入力端子502から
のポインタ識別信号を入力すると、このポインタ識別信
号に対応するアドレスレジスタ選択信号513をセレクタ5
09に出力する。アドレスレジスタ508には、各アドレス
ポインタW0,R0,W1,R1に対応する各アドレスが格納され
ている。セレクタ509は、アドレスレジスタ選択信号513
によって示される各アドレスポインタW0,R0,W1,R1のい
ずれかを選択し、選択したアドレスポインタに対応する
アドレスをアドレスレジスタ508から取り出す。

【００３０】また、制御信号発生回路515は、入力端子5
01からのアドレス発生タイミング信号を入力すると、こ
のアドレス発生タイミング信号に対応するアドレスロー
ド信号520を生成してラッチ519に出力する。このアドレ
スロード信号520に応答して、ラッチ519は、セレクタ50
9からのアドレスを保持する。このラッチ519内のアドレ
スは、各アドレスポインタW0,R0,W1,R1のいずれかに対
応するメモリのアドレスとして出力され、このアドレス
に基づいてメモリへのアクセスが行われる。

【００３１】更に、セレクタ509から出力されたアドレ
スは演算器505にも加えられる。このとき、制御信号発
生回路515は、固定値"1"を示す更新レジスタ選択信号51
1をセレクタ504に与えており、これに応答してセレクタ
504から演算器505へと固定値"1"が出力されている。制
御信号発生回路515は、加算を示す加減算識別信号514を
演算器505に出力している。演算器505は、加減算識別信
号514に応答して、セレクタ509からのアドレスに固定
値"1"を加算して、このアドレスを更新し、更新された
アドレスをリミッタ506を介してアドレスレジスタ508に
戻す。アドレスレジスタ508は、制御信号発生回路515か
らのアドレスレジスタロード信号512に応答して、アド
レスを更新されたアドレスに書き換える。例えば、メモ
リへのアクセスをアドレスポインタW0に従って行う場
合、アドレスレジスタ508内のアドレスポインタW0に対
応するアドレスが選択されてラッチ519から出力され、
このアドレスに固定値"1"を加算して、更新されたアド
レスをアドレスポインタW0に対応するものとしてアドレ
スレジスタ508に書き込む。他の各アドレスポインタR0,
W1,R1についても同様の動作が行われる。これによっ
て、各アドレスポインタW0,R0,W1,R1がインクリメント
されていく。

【００３２】図２(a)，(b)，(c)は、メモリにおける複
数フィールドに対応する記憶領域を示しており、各フィ
ールド毎に、輝度信号Y及び色差信号Cが記憶されてい
る。あるフィールドの輝度信号及び色差信号をY2，C2で
表し、次のフィールドの輝度信号及び色差信号をY1，C1
で表し、更に次のフィールドの輝度信号及び色差信号を
Y0，C0で表している。

【００３３】２つのフィールドの読み出し及び書き込み
開始時に、各アドレスポインタW0,R0,W1,R1が図２(a)に
示す状態であると、アドレスレジスタ508には、図２(a)
に示す各アドレスポインタW0,R0,W1,R1に対応する各ア
ドレスが格納されている。上述した動作によって、各ア
ドレスポインタW0,R0,W1,R1のいずれについても、アド
レスポインタが選択される度に、このアドレスポインタ
がインクリメントされていくので、該各フィールドの読
み出し及び書き込み終了時には、各アドレスポインタW
0,R0,W1,R1が図２(b)に示す状態となる。

【００３４】次の２つのフィールドの読み出し及び書き
込み開始時には、各アドレスポインタW0,R0,W1,R1を図
２(b)から図２(c)に示す状態に更新する必要がある。こ
の更新のための動作は、アドレス更新レジスタ503を用
いて、次の様な手順で行われる。

【００３５】アドレスレジスタ508の更新は、フィール
ド毎に1回行えばよいが、通常は、メモリをアクセスし
ていない時に行わなければならない。本実施形態では、
入力端子500から入力されるレジスタ更新開始信号がVブ
ランキング開始信号、つまり垂直帰線消去の開始を示す
信号であり、この垂直帰線消去の開始に応答して、アド
レスレジスタ508の更新を行っている。

【００３６】制御信号発生回路515は、Vブランキング開
始信号を入力すると、例えばアドレスポインタW0を示す
更新レジスタ選択信号511をセレクタ504に出力し、アド
レスポインタW0を示すアドレスレジスタ選択信号513を
セレクタ509に出力し、加算を示す加減算識別信号514を
演算器505に出力する。セレクタ504は、更新レジスタ選
択信号511に応答して、アドレス更新レジスタ503からア
ドレスポインタW0に対応するオフセット値Aを選択し
て、このオフセット値Aを演算器505に出力する。また、
セレクタ509は、アドレスレジスタ選択信号513に応答し
て、アドレスレジスタ508からアドレスポインタW0に対
応するアドレスを選択して、このアドレスを演算器505
に出力する。

【００３７】演算器505は、アドレスポインタW0に対応
する値Aを該アドレスポインタW0に対応するアドレスに
加算して、このアドレスを更新し、更新されたアドレス
をリミッタ506を介してアドレスレジスタ508に戻す。ア
ドレスレジスタ508は、制御信号発生回路515からのアド
レスレジスタロード信号512に応答して、アドレスポイ
ンタW0に対応する旧アドレスを更新されたアドレスに書
き換える。これによって、アドレスポインタW0が図２
(b)から図２(c)に示す状態に更新される。

【００３８】アドレスポインタW1の更新のときには、加
算を示す加減算識別信号514が演算器505に与えられる。
そして、アドレス更新レジスタ503からアドレスポイン
タＷ１に対応するオフセット値Ｃが取り出され、アドレ
スレジスタ508からアドレスポインタW0に対応する既に
更新されたアドレスが取り出され、この既に更新された
アドレスにオフセット値Cが加算され、この加算値がア
ドレスポインタW1に対応するアドレスとしてアドレスレ
ジスタ508に書き込まれる。

【００３９】また、アドレスポインタR0の更新のときに
は、減算を示す加減算識別信号514が演算回路505に与え
られる。そして、アドレス更新レジスタ503からアドレ
スポインタR0に対応するオフセット値Bが取り出され、
アドレスレジスタ508からアドレスポインタW0に対応す
る既に更新されたアドレスが取り出され、この既に更新
されたアドレスからオフセット値Bが減算され、この減
算値がアドレスポインタR0に対応するアドレスとしてア
ドレスレジスタ508に書き込まれる。アドレスポインタR
1の更新は、アドレスポインタW0に対応する既に更新さ
れたアドレスからオフセット値Dが減算されることによ
り行われる。

【００４０】以上の動作によって、各アドレスポインタ
W0,R0,W1,R1が図２(b)から図２(c)に示す状態に移る。

【００４１】オフセット値を加算するか減算するかは、
アドレス更新レジスタ503の各オフセット値毎に決まっ
ている。このため、アドレス更新レジスタ503の各オフ
セット値に対応して加算及び減算のいずれかを記憶した
レジスタを制御信号発生回路515に内蔵しておけば、制
御信号発生回路515は、１つのアドレスポインタを示す
アドレスレジスタ選択信号513を出力するときに、該ア
ドレスポインタに対応するオフセット値を加算するのか
減算するのかを内蔵のレジスタを参照することによって
識別し、加算及び減算のいずれかを示す加算減算識別信
号を出力することができる。

【００４２】次に、メモリのアドレス空間とリミッタ50
6の動作を図３を参照して説明する。

【００４３】メモリがpビットのメモリ空間を持つ場合
を考える。このメモリ空間は、ｐビットの先頭アドレス
からｐビットの最終アドレスの範囲に在る。アドレスレ
ジスタ508からpビットのアドレスが出力されるならば、
演算器505は、このｐビットのアドレスにオフセット値
を加減算するので、p＋２ビットのアドレス（p＋１ビッ
トのアドレスはpビットのメモリ空間よりも大きなメモ
リ空間を示し、残りの１ビットはp＋１ビットのアドレ
スがpビットのメモリ空間より外れた方向を示す）を出
力することになる。

【００４４】図３(a)は、演算器505から出力されたp＋
１ビットのアドレスが最終アドレスを"＋a"だけ越えた
ときのリミッタ506の動作を示している。この場合、リ
ミッタ506は、"演算器505から出力されたp＋１ビットの
アドレス−最終アドレス−1"をアドレスとして求め、こ
のアドレスを出力する。このアドレスはアドレス空間内
であり、リミッタ506からはpビットのアドレスが出力さ
れる。

【００４５】図３(b)は、演算器505から出力されたp＋
１ビットのアドレスが先頭アドレスから"−b"だけ不足
したときの動作を示している。この場合、リミッタ506
は、"演算器505から出力されたp＋１ビットのアドレス
＋最終アドレス＋1"をアドレスとして求め、このアドレ
スを出力する。このアドレスはアドレス空間内であり、
リミッタ506からはpビットのアドレスが出力される。

【００４６】以上の様に、各アドレスポインタ並びに各
アドレスの更新を基準アドレスに対する相対値で演算す
ることにより、常に各アドレスポインタの相対関係を保
ちながら、これらのアドレスポインタをメモリ空間内に
割り当てることができる。

【００４７】なお、本実施形態においては、1つの基準
アドレスに対して他のアドレスを相対的に求める例を示
したが、基準アドレスの個数は1つとは限らず複数個で
あってもよい。またアドレス更新レジスタ内の各オフセ
ット値の数は、アドレスレジスタ内の各アドレスの数と
異なってもよい。また演算器505を加減算識別信号によ
り制御したが、例えばアドレス更新レジスタ503に２の
補数に基づく値を格納しておき、演算器は単純な加算器
の構成にしても構わない。またアドレスがインクリメン
トされる値を"1"としたが、他の値でもよい。また各セ
レクタ504，509と演算器505を組み合わせることによ
り、各アドレスの更新を1つの演算器505によって行って
いるが、各アドレス毎に、各演算器を用意して、各アド
レスを更新しても構わない。

【００４８】（第２実施形態）図４は、本発明のメモリ
アドレス発生装置の第２実施形態を示している。この第
２実施形態では、制御信号発生回路515からリミッタ506
へと加減算識別信号を与えることにより、演算器505か
らリミッタ506へと出力されるアドレスをｐ＋１ビット
にしている。つまり、第１実施形態においては、p＋２
ビットを演算器505から出力していたが、この第２実施
形態においてはアドレスがpビットのメモリ空間より外
れた方向を示す１ビットを該p＋２ビットから減少させ
て、ｐ＋１ビットにしている。

【００４９】図４において、500はレジスタ更新開始信
号（Vブランキング開始信号）を入力する入力端子、501
はアドレス発生タイミング信号を入力する入力端子、50
2はポインタ識別信号を入力する入力端子、503はアドレ
ス更新レジスタ、504はアドレス更新レジスタ503内の各
値A,B,C,Dと固定値"1"を選択して出力するセレクタ、50
5は演算器、506は演算器505の演算結果のアドレスをメ
モリ空間内に制限するためのリミッタ、507はアドレス
更新回路、508は各アドレスポインタに対応する各メモ
リアドレスを格納しておくアドレスレジスタ、509はア
ドレスレジスタ508内の各メモリアドレスを選択するセ
レクタ、510はメモリアドレスを出力する出力端子、519
はセレクタ509の出力を保持するラッチ、515は演算器50
5、各セレクタ504,509、リミッタ506、アドレスレジス
タ508及びラッチ519を制御する制御信号発生回路、511
はセレクタ504を制御する更新レジスタ選択信号、512は
アドレスレジスタ508を制御するアドレスレジスタロー
ド信号、513はセレクタ509を制御するアドレスレジスタ
選択信号、520はセレクタ519にアドレスをロードするタ
イミングを示すアドレスロード信号、514は演算器505の
演算の種類を指示するための加減算識別信号である。

【００５０】本実施形態では、メモリ（図示せず）に対
しての書き込み及び読み出しが行われるディジタル映像
信号として、輝度信号Y及び色差信号Cを挙げており、こ
れらの輝度信号Y及び色差信号Cを該メモリに書き込み及
び読み出すことにより1フィールド遅延させている。メ
モリにおける輝度信号Y及び色差信号Cの各書き込みアド
レスポインタをW0,W1で表し、また各読み出しアドレス
ポインタR0,R1で表している。

【００５１】アドレス更新レジスタ503には、各アドレ
スポインタW0,R0,W1,R1に対応する各オフセット値A,B,
C,Dが格納されている。

【００５２】メモリのアクセスは、アドレスレジスタ50
8内の各アドレス毎に、アドレスをインクリメントする
ことによって行われ、その動作は第1実施形態と全く同
様であるので、ここでは説明を省略する。

【００５３】図５(a)，(b)，(c)は、メモリにおける複
数フィールドに対応する記憶領域を示しており、各フィ
ールド毎に、輝度信号Y及び色差信号Cが記憶されてい
る。あるフィールドの輝度信号及び色差信号をY2，C2で
表し、次のフィールドの輝度信号及び色差信号をY1，C1
で表し、更に次のフィールドの輝度信号及び色差信号を
Y0，C0で表している。

【００５４】２つのフィールドの読み出し及び書き込み
開始時に、各アドレスポインタW0,R0,W1,R1が図５(a)に
示す状態であると、アドレスレジスタ508には、図５(a)
に示す各アドレスポインタW0,R0,W1,R1に対応する各ア
ドレスが格納されている。上述した動作によって、各ア
ドレスポインタW0,R0,W1,R1のいずれについても、アド
レスポインタが選択される度に、このアドレスポインタ
がインクリメントされていくので、該各フィールドの読
み出し及び書き込み終了時には、各アドレスポインタW
0,R0,W1,R1が図５(b)に示す状態となる。

【００５５】次の２つのフィールドの読み出し及び書き
込み開始時には、各アドレスポインタW0,R0,W1,R1を図
５(b)から図５(c)に示す状態に更新する必要がある。こ
の更新のための動作は、アドレス更新レジスタ503を用
いて、次の様な手順で行われる。

【００５６】アドレスレジスタ508の更新は、フィール
ド毎に1回行えばよいが、通常は、メモリをアクセスし
ていない時に行わなければならない。本実施形態では、
入力端子500から入力されるレジスタ更新開始信号がVブ
ランキング開始信号、つまり垂直帰線消去の開始を示す
信号であり、この垂直帰線消去の開始に応答して、アド
レスレジスタ508の更新を行っている。

【００５７】制御信号発生回路515は、Vブランキング開
始信号を入力すると、例えばアドレスポインタW1を示す
更新レジスタ選択信号511をセレクタ504に出力し、アド
レスポインタW1を示すアドレスレジスタ選択信号513を
セレクタ509に出力し、加算を示す加減算識別信号514を
演算器505に出力する。セレクタ504は、更新レジスタ選
択信号511に応答して、アドレス更新レジスタ503からア
ドレスポインタW1に対応するオフセット値Cを選択し
て、このオフセット値Cを演算器505に出力する。また、
セレクタ509は、アドレスレジスタ選択信号513に応答し
て、アドレスレジスタ508からアドレスポインタW1に対
応するアドレスを選択して、このアドレスを演算器505
に出力する。

【００５８】演算器505は、アドレスポインタW1に対応
する値Cを該アドレスポインタW1に対応するアドレスに
加算して、このアドレスを更新し、更新されたアドレス
をリミッタ506を介してアドレスレジスタ508に戻す。ア
ドレスレジスタ508は、制御信号発生回路515からのアド
レスレジスタロード信号512に応答して、アドレスポイ
ンタW1に対応するアドレスを更新されたアドレスに書き
換える。これによって、アドレスポインタW1が図５(b)
から図５(c)に示す状態に更新される。

【００５９】他の各アドレスポインタR0,W0,R1の更新
は、アドレスポインタW1に対応する既に更新されたアド
レスを基準とし、この基準のアドレスからオフセット値
を減算することによって行われる。

【００６０】すなわち、アドレスポインタW1の更新のと
きには、減算を示す加減算識別信号514が演算器505に与
えられる。そして、アドレス更新レジスタ503からアド
レスポインタW0に対応するオフセット値Aが取り出さ
れ、アドレスレジスタ508からアドレスポインタW1に対
応する既に更新されたアドレスが取り出され、この既に
更新されたアドレスからオフセット値Aが減算され、こ
の減算値がアドレスポインタW0に対応するアドレスとし
てアドレスレジスタ508に書き込まれる。同様に、アド
レスポインタR0の更新は、アドレスポインタW1に対応す
る既に更新されたアドレスからオフセット値Bが減算さ
れることにより行われ、アドレスポインタR1の更新は、
アドレスポインタW1に対応する既に更新されたアドレス
からオフセット値Dが減算されることにより行われる。

【００６１】この様に本実施形態では、アドレスポイン
タW1の更新のみをオフセット値Cを加算することにより
行い、他の各アドレスポインタR0,W0,R1の更新を各オフ
セット値B,A,Dを減算することにより行っている。

【００６２】以上の動作によって、各アドレスポインタ
W0,R0,W1,R1が図５(b)から図５(c)に示す状態に移る。

【００６３】オフセット値を加算するか減算するかは、
更新レジスタ選択信号511の値のみによって決定され、
この更新レジスタ選択信号511の値に応じて加算減算識
別信号514の値を決定する。

【００６４】次に、メモリのアドレス空間とリミッタ50
6の動作を図６を参照して説明する。

【００６５】メモリが４ビットのメモリ空間を持つ場合
を考える。このメモリ空間は、４ビットの先頭アドレス
から４ビットの最終アドレスの範囲に在る。アドレスレ
ジスタ508から４ビットのアドレスが出力されるなら
ば、演算器505は、この４ビットのアドレスにオフセッ
ト値を加減算するので、５ビットのアドレス（５ビット
のアドレスが４ビットのメモリ空間より外れた方向を示
す１ビットを持たない）を出力することになる。

【００６６】図６(a)は、演算器505から出力された５ビ
ットのアドレスが最終アドレスを"＋a"だけ越えたとき
のリミッタ506の動作を示している。また、図６(b)は、
演算器505から出力された５ビットのアドレスが先頭ア
ドレスより"−b"だけ不足したときの動作を示してい
る。

【００６７】ここで、演算器505から出力される５ビッ
トのアドレスは、５ビットのアドレスが４ビットのメモ
リ空間より外れた方向を示す１ビットを持たないので、
この５ビットのアドレスのみに基づいて、図６(a)の状
態と図６(b)の状態を区別することができない。

【００６８】このため、リミッタ506は、加減算識別信
号を入力し、この加減算識別信号によって加算が示され
ていれば、図６(a)の状態であると判定し、この加減算
識別信号によって減算が示されていれば、図６(b)の状
態であると判定する。

【００６９】リミッタ506は、加算を示す加算減算識別
信号を入力すると、図６(a)に示す様に"演算器505から
出力された５ビットのアドレス−最終アドレス−1"をア
ドレスとして求め、このアドレスを出力する。また、リ
ミッタ506は、減算を示す加算減算識別信号を入力する
と、図６(b)に示す様に"演算器505から出力された５ビ
ットのアドレス＋最終アドレス＋1"をアドレスとして求
め、このアドレスを出力する。

【００７０】すなわち、加算により５ビットのアドレス
がアドレス空間を越えた場合は図６(a)のリミット処理
を、減算により５ビットのアドレスがアドレス空間を越
えた場合は図６(b)のリミット処理を行い、これによっ
て演算器505から出力されるビット数を1ビット減らしつ
つ、第1実施形態と同じ動作をさせている。

【００７１】以上の様に、各アドレスポインタ並びに各
アドレスの更新を基準アドレスに対する相対値で演算す
ることにより、常に各アドレスポインタの相対関係を保
ちながら、これらのアドレスポインタをメモリ空間内に
割り当てることができる。また、基準アドレスの更新方
向と他のアドレスの更新方向を逆に設定し、演算器505
から出力された５ビットのアドレスが４ビットのメモリ
空間より外れた方向を示す１ビットを必要としないの
で、この１ビットを制御信号発生器515やアドレス更新
レジスタ503内に記憶する必要がなく、レジスタのビッ
ト数を削減できる。更に、リミッタ506に加減算識別信
号514を入力することにより、演算器505から出力される
アドレスのビット数を削減することができる。

【００７２】なお、本実施形態においては、1つの基準
アドレスに対して他のアドレスを相対的に求める例を示
したが、基準アドレスの個数は1つとは限らず複数個で
あってもよい。またアドレス更新レジスタ内の各オフセ
ット値の数は、アドレスレジスタ内の各アドレスの数と
異なってもよい。また演算器505を加減算識別信号によ
り制御したが、例えばアドレス更新レジスタ503に２の
補数に基づく値を格納しておき、演算器は単純な加算器
の構成にしても構わない。また基準アドレスの更新方向
と他のアドレスの更新方向は本実施形態に限定されるも
のではない。またアドレスがインクリメントされる値
を"1"としたが、他の値でもよい。また各セレクタ504，
509と演算器505を組み合わせることにより、各アドレス
の更新を行っているが、各アドレス毎に、各演算器を用
意して、各アドレスを更新しても構わない。

【００７３】（第３実施形態）図７は、本発明のメモリ
アドレス発生装置の第３実施形態を示している。この第
３実施形態では、より多くの各アドレスポインタH,W0,R
0,W1,R1,W2,W3を設定しており、これらのアドレスポイ
ンタの更新を第１レジスタ更新開始信号（Vブランキン
グ開始信号）だけでなく、第２レジスタ更新開始信号
（Hブランキング開始信号）、つまり水平垂直帰線消去
の開始を示す信号にも応答して行っている。

【００７４】図７において、500は第１レジスタ更新開
始信号（Vブランキング開始信号）を入力する入力端
子、516は第２レジスタ更新開始信号（Hブランキング開
始信号）を入力する入力端子、501はアドレス発生タイ
ミング信号を入力する入力端子、502はポインタ識別信
号を入力する入力端子、503はアドレス更新レジスタ、5
04はアドレス更新レジスタ503内の各値G,A,B,C,D,E,Fと
固定値"1"を選択して出力するセレクタ、505は演算器、
506は演算器505の演算結果のアドレスをメモリ空間内に
制限するためのリミッタ、507はアドレス更新回路、508
は各アドレスポインタに対応する各メモリアドレスを格
納しておくアドレスレジスタ、509はアドレスレジスタ5
08内の各メモリアドレスを選択するセレクタ、510はメ
モリアドレスを出力する出力端子、519はセレクタ509の
出力を保持するラッチ、515は演算器505、各セレクタ50
4,509、アドレスレジスタ508及びラッチ519を制御する
制御信号発生回路、511はセレクタ504を制御する更新レ
ジスタ選択信号、512はアドレスレジスタ508を制御する
アドレスレジスタロード信号、513はセレクタ509を制御
するアドレスレジスタ選択信号、520はセレクタ519にア
ドレスをロードするタイミングを示すアドレスロード信
号、514は演算器505の演算の種類を指示するための加減
算識別信号である。

【００７５】本実施形態では、最初に主画面の輝度信号
Y及び色差信号Cをメモリに書き込み、子画面の輝度信号
SY及び色差信号SCを１フィールド遅延した主画面の一部
の領域に重ね書きし、２フィールド遅延の主画面と１フ
ィールド遅延の子画面を共に読み出すことを前提にして
いる。メモリにおける輝度信号Y及び色差信号Cの各書き
込みアドレスポインタをW0,W2で表し、また各読み出し
アドレスポインタをR0,R1で表している。同様に、輝度
信号SY及び色差信号SCの各書き込みアドレスポインタを
W1,W3で表し、各読み出しアドレスポインタをR1,R3で表
している。

【００７６】アドレス更新レジスタ503には、各アドレ
スポインタW0,R0,W1,R1,W2,W3に対応する各オフセット
値A,B,C,D,E,Fが格納されている。また、各書き込みア
ドレスポインタW1,W3と共に用いられるオフセット値Gが
格納されている。

【００７７】アドレスレジスタ508には、各アドレスポ
インタW0,R0,W1,R1,W2,W3に対応する各アドレスが格納
されている。

【００７８】メモリのアクセスは、アドレスレジスタ50
8内の各アドレス毎に、アドレスをインクリメントする
ことによって行われ、その動作は第1及び第２実施形態
と全く同様であるので、ここでは説明を省略する。

【００７９】図８(a)，(b)，(c)は、メモリにおける複
数フィールドに対応する記憶領域を示しており、各フィ
ールド毎に、輝度信号Y及び色差信号Cが記憶されてい
る。あるフィールドの輝度信号及び色差信号をY3，C3で
表し、次のフィールドの輝度信号及び色差信号をY2，C2
で表し、更に次のフィールドの輝度信号及び色差信号を
Y1，C1で表し、更に次のフィールドの輝度信号及び色差
信号をY0，C0で表している。

【００８０】また、各フィールド毎に、主画面の輝度信
号Yの一部を子画面の輝度信号SYに入れ替え、主画面の
色差信号Cの一部を子画面の色差信号SCに入れ替えてい
る。表示画面上での主画面と子画面のイメージは、輝度
信号Yの記憶領域と輝度信号SYの記憶領域間の位置関
係、あるいは色差信号Cの記憶領域と色差信号SCの記憶
領域の位置関係で表される。

【００８１】２つのフィールドの読み出し及び書き込み
開始時に、各アドレスポインタW0,R0,W1,R1,W2,W3が図
８(a)に示す状態であると、アドレスレジスタ508には、
図８(a)に示す各アドレスポインタW0,R0,W1,R1,W2,W3に
対応する各アドレスが格納されている。上述した動作に
よって、各アドレスポインタW0,R0,W1,R1,W2,W3のいず
れについても、アドレスポインタが選択される度に、こ
のアドレスポインタがインクリメントされる。

【００８２】ここで、１水平走査の終了時点では、書き
込みのための各アドレスポインタW0,W1,W2,W3が図８(a)
の各黒丸の位置まで移動する。主画面に係わる各アドレ
スポインタW0,W2については、第１及び第２実施形態と
同様に、インクリメントを続行すれば良い。一方、子画
面に係わる各アドレスポインタW1,W3については、輝度
信号SYの記憶領域、色差信号SCの記憶領域のみをアクセ
スするために、次の様な処理が必要となる。

【００８３】すなわち、制御信号発生回路515は、Hブラ
ンキング開始信号516を入力すると、例えばアドレスポ
インタW1を示す更新レジスタ選択信号511をセレクタ504
に出力し、アドレスポインタW1を示すアドレスレジスタ
選択信号513をセレクタ509に出力し、加算を示す加減算
識別信号514を演算器505に出力する。セレクタ504は、
更新レジスタ選択信号511に応答して、アドレス更新レ
ジスタ503からオフセット値Gを選択して、このオフセッ
ト値Gを演算器505に出力する。また、セレクタ509は、
アドレスレジスタ選択信号513に応答して、アドレスレ
ジスタ508からアドレスポインタW1に対応するアドレス
を選択して、このアドレスを演算器505に出力する。

【００８４】演算器505は、オフセット値Gをアドレスポ
インタW1に対応するアドレスに加算して、このアドレス
を更新し、更新されたアドレスをリミッタ506を介して
アドレスレジスタ508に戻す。アドレスレジスタ508は、
制御信号発生回路515からのアドレスレジスタロード信
号512に応答して、アドレスポインタW1に対応するアド
レスを更新されたアドレスに書き換える。これによっ
て、アドレスポインタW1が輝度信号SYの記憶領域の先頭
アドレスを指示することになる。

【００８５】この後は、アドレスレジスタ508内のアド
レスポインタW1に対応するアドレスをインクリメント
し、次のHブランキング開始信号516を入力すると、再び
同じ動作を繰り返すことになる。

【００８６】アドレスポインタW3についても同様に、H
ブランキング開始信号516を入力すると、オフセット値G
をアドレスポインタW3に対応するアドレスに加算して、
このアドレスを更新し、更新されたアドレスをアドレス
レジスタ508に戻した後、アドレスレジスタ508内のアド
レスポインタW3に対応するアドレスをインクリメント
し、次のHブランキング開始信号516を入力すると、再び
同じ動作を繰り返す。

【００８７】各フィールドの読み出し及び書き込み終了
時には、各アドレスポインタW0,R0,W1,R1,W2,W3に対応
する各アドレスが図８(b)に示す状態となる。

【００８８】次の２つのフィールドの読み出し及び書き
込み開始時には、各アドレスポインタW0,R0,W1,R1,W2,W
3を図８(b)から図８(c)に示す状態に更新する必要があ
る。この更新のための動作は、アドレス更新レジスタ50
3を用いて、次の様な手順で行われる。

【００８９】制御信号発生回路515は、Vブランキング開
始信号を入力すると、例えばアドレスポインタW0を示す
更新レジスタ選択信号511をセレクタ504に出力し、アド
レスポインタW0を示すアドレスレジスタ選択信号513を
セレクタ509に出力し、加算を示す加減算識別信号514を
演算器505に出力する。セレクタ504は、更新レジスタ選
択信号511に応答して、アドレス更新レジスタ503からア
ドレスポインタW0に対応するオフセット値Aを選択し
て、このオフセット値Aを演算器505に出力する。また、
セレクタ509は、アドレスレジスタ選択信号513に応答し
て、アドレスレジスタ508からアドレスポインタW0に対
応するアドレスを選択して、このアドレスを演算器505
に出力する。

【００９０】演算器505は、アドレスポインタW0に対応
するオフセット値Aを該アドレスポインタW0に対応する
アドレスに加算して、このアドレスを更新し、更新され
たアドレスをリミッタ506を介してアドレスレジスタ508
に戻す。アドレスレジスタ508は、制御信号発生回路515
からのアドレスレジスタロード信号512に応答して、ア
ドレスポインタW0に対応するアドレスを更新されたアド
レスに書き換える。これによって、アドレスポインタW0
が図８(b)から図８(c)に示す状態に更新される。

【００９１】アドレスポインタW2の更新のときには、加
算を示す加減算識別信号514が演算回路505に与えられ
る。そして、アドレス更新レジスタ503からアドレスポ
インタW2に対応するオフセット値Eが取り出され、アド
レスレジスタ508からアドレスポインタW0に対応する既
に更新されたアドレスが取り出され、この既に更新され
たアドレスにオフセット値Eが加算され、この加算値が
アドレスポインタW2に対応するアドレスとしてアドレス
レジスタ508に書き込まれる。

【００９２】また、アドレスポインタR0の更新のときに
は、減算を示す加減算識別信号514が演算器505に与えら
れる。そして、アドレスポインタW0に対応する既に更新
されたアドレスからオフセット値Bが減算され、この減
算値がアドレスポインタR0に対応するアドレスとしてア
ドレスレジスタ508に書き込まれる。アドレスポインタR
1の更新は、アドレスポインタW0に対応する既に更新さ
れたアドレスからオフセット値Dが減算されることによ
り行われる。

【００９３】同様に、アドレスポインタW1,W3の更新の
ときには、減算を示す加減算識別信号514が演算回路505
に与えられる。そして、それぞれのオフセット値C,Fが
アドレスポインタW0に対応する既に更新されたアドレス
から減算され、これらの減算値がアドレスレジスタ508
に書き込まれる。

【００９４】以上の動作によって、各アドレスポインタ
W0,R0,W1,R1,W2,W3を図８(b)から図８(c)に示す状態に
移る。

【００９５】オフセット値を加算するか減算するかは、
アドレス更新レジスタ503の各オフセット値毎に決まっ
ている。このため、アドレス更新レジスタ503の各オフ
セット値に対応して加算及び減算のいずれかを記憶した
レジスタを制御信号発生回路515に内蔵しておけば、制
御信号発生回路515は、１つのアドレスポインタを示す
アドレスレジスタ選択信号513を出力するときに、該ア
ドレスポインタに対応するオフセット値を加算するのか
減算するのかを内蔵のレジスタを参照することによって
識別し、加算及び減算のいずれかを示す加算減算識別信
号を出力することができる。

【００９６】本実施形態では、リミッタ506の動作が第
１及び第２実施形態と全く同じであるため、この動作の
説明を省略する。

【００９７】以上の様に、各アドレスポインタ並びに各
アドレスの更新を基準アドレスに対する相対値で演算す
ることにより、常に各アドレスポインタの相対関係を保
ちながら、これらのアドレスポインタをメモリ空間内に
割り当てることができる。また、各アドレスポインタの
うちの必要なものについては、Hブランキング開始信号5
16を入力する度に、更新を行い、水平方向のオフセット
値Gをアドレスポインタに与えている。

【００９８】なお、本実施形態においては、第1実施形
態と同様に、各アドレスポインタ毎に、アドレスポイン
タにオフセット値を加算又は減算することにより、アド
レスポインタの更新を行っているが、第２実施形態の様
に、基準アドレスのポインタをW2にして、このポインタ
W2のみについてオフセット値を加算し、他のアドレスポ
インタについてはそれぞれのオフセット値を減算しても
構わない。また、アドレス更新レジスタ503を複数個用
いても良い。また1つの基準アドレスに対して他のアド
レスを相対的に求める例を示したが、基準アドレスの個
数は1つとは限らず複数個であってもよい。またアドレ
ス更新レジスタ内の各オフセット値の数は、アドレスレ
ジスタ内の各アドレスの数と異なってもよい。また演算
器505を加減算識別信号により制御したが、例えばアド
レス更新レジスタ503に２の補数に基づく値を格納して
おき、演算器は単純な加算器の構成にしても構わない。
また基準アドレスの更新方向と他のアドレスの更新方向
は本実施形態に限定されるものではない。またアドレス
がインクリメントされる値を"1"としたが、他の値でも
よい。また各セレクタ504，509と演算器505を組み合わ
せることにより、各アドレスの更新を1つの演算器505に
よって行っているが、各アドレス毎に、各演算器を用意
して、各アドレスを更新しても構わない。

【００９９】（第４実施形態）図９は、本発明のメモリ
アドレス発生装置の第４実施形態を示している。この第
４実施形態では、メモリのアドレス空間を論理的に２分
割して、各アドレスポインタW0,R0,W1,R1のみによっ
て、２分割された各記憶領域をアクセスしており、この
ために制御信号発生回路515からリミッタ506へとメモリ
エリア識別信号517を伝送している。

【０１００】図９において、500はレジスタ更新開始信
号（Vブランキング開始信号）を入力する入力端子、501
はアドレス発生タイミング信号を入力する入力端子、50
2はポインタ識別信号を入力する入力端子、503はアドレ
ス更新レジスタ、504はアドレス更新レジスタ503内の各
値A,B,C,Dと固定値"1"を選択して出力するセレクタ、50
5は演算器、506は演算器505の演算結果のアドレスをメ
モリ空間内に制限するためのリミッタ、507はアドレス
更新回路、508は各アドレスポインタに対応する各メモ
リアドレスを格納しておくアドレスレジスタ、509はア
ドレスレジスタ508内の各メモリアドレスを選択するセ
レクタ、510はメモリアドレスを出力する出力端子、519
はセレクタ509の出力を保持するラッチ、515は演算器50
5、各セレクタ504,509、リミッタ506、アドレスレジス
タ508及びラッチ519を制御する制御信号発生回路、511
はセレクタ504を制御する更新レジスタ選択信号、512は
アドレスレジスタ508を制御するアドレスレジスタロー
ド信号、513はセレクタ509を制御するアドレスレジスタ
選択信号、514は演算器505の演算の種類を指示するため
の加減算識別信号、520はセレクタ519にアドレスをロー
ドするタイミングを示すアドレスロード信号、517はメ
モリエリア識別信号である。

【０１０１】本実施形態においては、メモリエリア識別
信号517及びリミッタ506以外の動作、つまり各アドレス
ポインタW0,R0,W1,R1の発生、更新等は第1実施形態と同
様であるので、ここでは説明を省略する。

【０１０２】図１０は、２つの記憶領域に分けたメモリ
空間を示しており、輝度信号Yを書き込み及び読み出す
ための３フィールド分の記憶領域と、動き信号Mを書き
込み及び読み出すための２フィールド分の記憶領域を境
界値Bで分割している。

【０１０３】次に、リミッタ506の動作を述べる。制御
信号発生回路515は、輝度信号Yのための記憶領域と動き
信号Mのための記憶領域のいずれかを示すメモリエリア
識別信号517をリミッタ506に与える。リミッタ506は、
このメモリエリア識別信号517に応じて２種類の動作を
行う。

【０１０４】図１１は、先頭アドレスを含む輝度信号Y
のための記憶領域をアクセスするときのリミッタ506の
動作を示している。

【０１０５】アドレスポインタにオフセット値を加算し
て、アドレスを更新したときに、図１１(a)に示す様
に、更新されたアドレスAが境界値Bを越えた場合は、リ
ミッタ506は、アドレスAの代わりに、アドレスA-(B+1)
を出力する。また、アドレスポインタにオフセット値を
減算して、アドレスを更新したときに、図１１(b)に示
す様に、更新されたアドレスAが先頭アドレスより不足
した場合は、リミッタ506は、アドレスAの代わりに、ア
ドレスA+B+1を出力する。

【０１０６】図１２は、最終アドレスを含む動き信号M
のための記憶領域をアクセスするときのリミッタ506の
動作を示している。

【０１０７】アドレスポインタにオフセット値を加算し
て、アドレスを更新したときに、図１２(a)に示す様
に、更新されたアドレスAが最終アドレスCを越えた場合
は、リミッタ506は、アドレスAの代わりに、アドレスA-
C+Bを出力する。また、アドレスポインタにオフセット
値を減算して、アドレスを更新したときに、図１２(b)
に示す様に、更新されたアドレスAが境界B+1より不足し
た場合は、リミッタ506は、アドレスAの代わりに、アド
レスA-B+Cを出力する。

【０１０８】これによって、輝度信号Yのための記憶領
域と動き信号Mのための記憶領域のいずれにおいても、
アドレスポインタを循環させてインクリメントすること
ができる。

【０１０９】この様に本実施形態では、輝度信号Yと動
き信号Mの様に、ビット数の異なる各信号や、フィール
ド数が異なる各信号を1つのメモリ空間内の各記憶領域
に割り当てることができ、それぞれの記憶領域で、それ
ぞれのアドレスポインタを相互に異なる速度でインクリ
メントすることもでき、メモリ空間を有効に使用するこ
とができる。

【０１１０】なお、本実施形態においては、メモリ空間
を2つの領域に分割したが複数個の分割であれば、いく
つに分割しても構わない。また基準アドレスは1つとは
限らず各記憶領域に1つづつあっても構わない。また本
実施形態のリミッタ506の動作を第２及び第３実施形態
に適応してもよい。

【０１１１】（第５実施形態）図１３は、本発明のメモ
リアドレス発生装置の第５実施形態を示している。この
第５実施形態では、メモリ空間を論理的に２分割して、
２分割された各記憶領域をアクセスするだけでなく、各
記憶領域のいずれにおいても、アドレスを０から開始し
ている。このために、セレクタ509とラッチ519間にビッ
ト反転回路518を挿入し、加算減算識別信号514をリミッ
タ506に加え、メモリエリア識別信号517をリミッタ506
とビット反転回路518に加えている。

【０１１２】図１３において、500はレジスタ更新開始
信号（Vブランキング開始信号）を入力する入力端子、5
01はアドレス発生タイミング信号を入力する入力端子、
502はポインタ識別信号を入力する入力端子、503はアド
レス更新レジスタ、504はアドレス更新レジスタ503内の
各値A,B,C,Dと固定値"1"を選択して出力するセレクタ、
505は演算器、506は演算器505の演算結果のアドレスを
メモリ空間内に制限するためのリミッタ、507はアドレ
ス更新回路、508は各アドレスポインタに対応する各メ
モリアドレスを格納しておくアドレスレジスタ、509は
アドレスレジスタ508内の各メモリアドレスを選択する
セレクタ、518はセレクタ509の出力を入力しそのまま出
力するか反転して出力するかが選択できるビット反転回
路、510はメモリアドレスを出力する出力端子、519はビ
ット反転回路518の出力を保持するラッチ、515は演算器
505、各セレクタ504,509、リミッタ506、アドレスレジ
スタ508、ビット反転回路518及びラッチ519を制御する
制御信号発生回路、511はセレクタ504を制御する更新レ
ジスタ選択信号、512はアドレスレジスタ508を制御する
アドレスレジスタロード信号、513はセレクタ509を制御
するアドレスレジスタ選択信号、520はセレクタ519にア
ドレスをロードするタイミングを示すアドレスロード信
号、514は演算器505の演算の種類を指示するための加減
算識別信号、517はメモリエリア識別信号である。

【０１１３】本実施形態においては、メモリエリア識別
信号517、リミッタ506及びビット反転回路518以外の動
作、すなわち複数のアドレスポインタの発生、更新のし
くみは第1実施形態と同様であるので、ここでは説明を
省略する。

【０１１４】図１４は、４ビットのメモリ空間を示して
おり、先頭アドレス"0000"を含む記憶領域0と最終アド
レス"1111"を含む記憶領域1に境界値Bで分割されてい
る。

【０１１５】ここでは、メモリ空間を２つの記憶領域に
分割しているが、アドレスの更新は、どちらの記憶領域
においてもアドレス"0000"を基準にして行われる。すな
わち、図１４に示すように、記憶領域0においては絶対
アドレスが適用され、記憶領域1においては絶対アドレ
スを反転した論理アドレスが適用され、絶対アドレス"1
111"を反転した論理アドレス"0000"を基準アドレスとし
て仮定している。

【０１１６】次に、ビット反転回路518の動作を述べ
る。まず、リミッタ506には、メモリエリア識別信号517
が入力され、これによって記憶領域0と記憶領域1のいず
れがアクセスされるかが決められる。第４実施形態の説
明から明らかな様に、演算器505の演算結果のアドレス
は、リミッタ506、アドレスレジスタ508、セレクタ509
をへてビット反転回路518に入力される。ビット反転回
路518は、メモリエリア識別信号517を入力し、このメモ
リエリア識別信号517によって記憶領域0が示されていれ
ば、アドレスをそのまま出力し、このメモリエリア識別
信号517によって記憶領域1が示されていれば、アドレス
の全ビットを反転して出力する。このアドレスは、ラッ
チ519を経て、所定のタイミングでメモリのアドレスと
して出力端子510より出力される。この動作により記憶
領域0と記憶領域1に、アドレスポインタを振り分けるこ
とができる。

【０１１７】次に、リミッタ506の動作を述べる。図１
５は、絶対アドレス"0000"を含む記憶領域0をアクセス
するときのリミッタ506の動作を示している。

【０１１８】アドレスポインタにオフセット値を加算し
て、アドレスを更新したときに、図１５(a)に示す様
に、更新されたアドレスAが境界値Bを越えた場合は、リ
ミッタ506は、アドレスAの代わりに、アドレスA-(B+1)=
A+not(B)を出力する。ただし、not()は、()内のビット
を反転したものである。また、アドレスポインタにオフ
セット値を減算して、アドレスを更新したときに、図１
５(b)に示す様に、更新されたアドレスAが絶対アドレ
ス"0000"より不足した場合は、リミッタ506は、アドレ
スAの代わりに、アドレスA+B+1を出力する。

【０１１９】図１６は、絶対アドレス"1111"を含む記憶
領域1をアクセスするときのリミッタ506の動作を示して
いる。

【０１２０】アドレスポインタにオフセット値を加算し
て、アドレスを更新したときに、図１６(a)に示す様
に、更新されたアドレスAが論理アドレス"0000"より不
足した場合は、リミッタ506は、アドレスAの代わりに、
アドレスA+B'+1=A+not(B)を出力する。ただし、B'は記
憶領域1の境界値で、not(B)-1に等しい。また、アドレ
スポインタにオフセット値を加算して、アドレスを更新
したときに、図１６(b)に示す様に、更新されたアドレ
スAが論理アドレスB'を越えた場合は、リミッタ506は、
アドレスAの代わりに、アドレスA-(B'+1)=A-not(B)=A+B
+1を出力する。

【０１２１】このような処理をすることにより、各記憶
領域0,1のいずれにおいても、アドレス"0000"を基準と
して、アドレスを"0000"から開始することができる。ま
た、リミッタ506は、その出力がA、A+B+1、A+not(B)の
いずれかに限定されるために、簡易な回路構成で実現で
きる。

【０１２２】以上の様に、メモリを単一な境界によて２
つの記憶領域に分割する場合は、論理アドレスを導入す
ることによって、いずれの記憶領域も同等にアクセスす
ることができる。また、リミッタの回路構成の大幅な複
雑化と規模の拡大を招くこともない。

【０１２３】なお、基準アドレスは1つとは限らず各領
域に1つづつあっても構わない。また本実施形態のリミ
ッタ506の動作を第２及び第３実施形態に適応してもよ
く、更に1つのメモリ空間を分割する手法として他の回
路構成のものに用いてもよい。

【０１２４】（第６実施形態）図１７は、本発明のメモ
リアドレス発生装置の第６実施形態を示している。この
第６実施形態では、非同期の複数の信号を1つのメモリ
に書き込んだり、該メモリから読み出している。このた
めに、セレクタ509とラッチ519間にビット反転回路518
を挿入し、非同期アドレスレジスタ521及びセレクタ522
を設けている。

【０１２５】図１７において、500はレジスタ更新開始
信号（Vブランキング開始信号）を入力する入力端子、5
01はアドレス発生タイミング信号を入力する入力端子、
502はポインタ識別信号を入力する入力端子、503はアド
レス更新レジスタ、504はアドレス更新レジスタ503内の
各値、固定値"1"及び"0"を選択して出力するセレクタ、
505は演算器、506は演算器505の演算結果のアドレスを
メモリ空間内に制限するためのリミッタ、507はアドレ
ス更新回路、508は各アドレスポインタに対応する各メ
モリアドレスを格納しておくアドレスレジスタ、509は
アドレスレジスタ508内の各メモリアドレスを選択する
セレクタ、518はセレクタ509の出力を入力しそのまま出
力するか反転して出力するかが選択できるビット反転回
路、510はメモリアドレスを出力する出力端子、519はビ
ット反転回路518の出力を保持するラッチ、515は演算器
505、各セレクタ504,509、リミッタ506、アドレスレジ
スタ508、ビット反転回路518、セレクタ522及びラッチ5
19を制御する制御信号発生回路、511はセレクタ504を制
御する更新レジスタ選択信号、512はアドレスレジスタ5
08を制御するアドレスレジスタロード信号、513はセレ
クタ509を制御するアドレスレジスタ選択信号、514は演
算器505の演算の種類を指示するための加減算識別信
号、517はメモリエリア識別信号、524は非同期系Vブラ
ンキング開始信号を入力する入力端子、521はセレクタ5
09からのアドレスを入力端子524からの非同期系Vブラン
キング開始信号に応答して格納する非同期アドレスレジ
スタ、522はセレクタ509からのアドレスと非同期アドレ
スレジスタ521からのアドレスを制御信号発生回路515か
らの非同期選択信号に応答して切り替えるセレクタ、52
0はセレクタ519にアドレスをロードするタイミングを示
すアドレスロード信号、523はセレクタ522を切り替える
ための非同期選択信号である。

【０１２６】本実施形態においては、同期系１の映像信
号の書き込み及び読み出しと、この同期系１の映像信号
とは同期しない非同期系2の映像信号の書き込み及び読
み出しを行う。

【０１２７】また、第５実施形態と同じく、図１４に示
す様にメモリ空間を記憶領域0と記憶領域1に分割し、記
憶領域0においては絶対アドレスを適用し、記憶領域1に
おいては絶対アドレスを反転した論理アドレスを適用し
ている。

【０１２８】アドレス更新レジスタ503には、記憶領域0
の各アドレスポインタW1,R1に対応する各オフセット
値、及び記憶領域1の読み出しアドレスポインタASRに対
応するオフセット値が格納されている。また、アドレス
レジスタ508には、記憶領域0の各アドレスポインタW1,R
1に対応する各アドレス、及び記憶領域1の各アドレスポ
インタASW,ASRに対応する各アドレスが格納されてい
る。

【０１２９】同期系１の映像信号の書き込み及び読み出
しを行う場合は、記憶領域0が用いられる。また、ビッ
ト反転回路518は、セレクタ509からのアドレスを反転せ
ずに出力する。更に、セレクタ522は、セレクタ509から
のアドレスを選択して、このアドレスを演算器505に与
える。従って、アドレスのインクリメント及び更新は、
第１実施形態と全く同様である。また、リミッタ509の
動作は、第５実施形態のものと全く同様である。

【０１３０】次に、非同期系2の映像信号の読み出し及
び書き込み動作を説明する。

【０１３１】まず、非同期系2の映像信号の書き込みア
ドレスの発生について述べる。非同期系のアドレスポイ
ンタASWの進む速度は、同期系と異なるためにメモリ空
間内に専用の領域を割り当てる。本実施形態では、記憶
領域1を割り当てる。また、アドレスレジスタ508には、
各アドレスポインタASW,ASRに対応する非同期系2の書き
込み及び読み出しアドレスが格納されている。

【０１３２】制御信号発生回路515は、各入力端子501,5
02からのアドレス発生タイミング信号及びポインタ識別
信号に基づいて、書き込みアドレスポインタASWに対応
するアドレスへのアクセスが要求されていることを判定
すると、セレクタ509、ビット反転回路518、セレクタ52
2及びリミッタ506を制御して、書き込みアドレスポイン
タASWに対応するアドレスを発生させる。つまり、セレ
クタ509は、アドレスポインタASWに対応するアドレスを
選択する。また、非同期系2の書き込み及び読み出しを
記憶領域1に対して行うので、リミッタ509は、図１６に
示す動作を行い、ビット反転回路518は、セレクタ509か
らのアドレスを反転して出力する。更に、セレクタ522
は、セレクタ509からのアドレスを選択し、セレクタ504
は、値"1"を選択する。演算器505は、書き込みアドレス
ポインタASWに対応するアドレスを"1"づつインクリメン
トする。

【０１３３】アドレスポインタASWの発生タイミング
は、アドレス発生タイミング信号によって指示され、非
同期系2の映像信号に同期して決められている。

【０１３４】こうして書き込みアドレスポインタASWに
対応するアドレスを発生している状態では、制御信号発
生回路515は、Vブランキング開始信号を入力端子500か
ら入力しても、アドレスレジスタ508内のアドレスポイ
ンタASWに対応するアドレスの更新、つまりオフセット
値による該アドレスの更新を行わない。すなわち、非同
期系2の書き込みはインクリメントのみで、アドレスポ
インタがメモリ空間の記憶領域1の中を循環することに
なる。

【０１３５】次に、記憶領域1に書き込まれた非同期系2
の映像信号を同期系1の映像信号に同期して読み出すた
めの動作を述べる。

【０１３６】非同期系2の映像信号と同期系1の映像信号
が同期していないので、各映像信号の読み出しに際して
は、該各映像信号を略同期させるために、記憶領域1に
書き込まれた各フレームを選択的に読み飛ばしたり、２
度読みすることにより、各映像信号の周波数差を吸収す
る。

【０１３７】図１８は、書き込みと読み出しのフィール
ド周波数が異なる場合のそれぞれのフレームについて示
したものである。フレームについて示したのは、インタ
ーレース信号の場合にも、フィールドのEVEN/ODDの関係
が乱れないようにするためである。

【０１３８】図１８(a)は、書き込みフィールド周波数
が読み出しフィールド周波数よりも大きい場合、つまり
非同期系2の周波数が同期系1の周波数よりも大きい場
合、図１８(b)は、その逆の場合を示している。いずれ
の場合も、フレームの読み出しは、書き込みが行われて
いる最中のフレームの先頭アドレスから行われ、フレー
ムの書き込みと読み出しが並行する。

【０１３９】例えば、図１８(a)の場合では、５フレー
ムまでは書き込んだフレームをそのまま読み出すが、５
フレームを読み出し終わる前に、既に７フレームの書き
込みを始めているために、６フレームをスキップして、
読み出しが行われる。

【０１４０】このような動作は、書き込みフレームの先
頭アドレスを該フレームの開示時点で保持しておき、１
フレームの読み出しが終了すると、保持しておいた先頭
アドレスをそのまま次に読み出されるフレームの先頭ア
ドレスとする。これにより、フレームのスキップが可能
となり、非同期系の信号を同期系の信号に変換すること
ができる。

【０１４１】一方、この様な動作を図１８(b)の場合、
つまり書き込みフィールド周波数が読み出しフィールド
周波数よりも小さい場合にそのまま適用すると、1フレ
ームの書き込みが終わらないうちに、1フレームの読み
出しが完了してしまうことがある。この場合は、映像信
号を正しく読み出せなくなる。図１８(b)中に、正しく
読み出せなかった部分をNGで示す。

【０１４２】この追い越し動作を回避するために、書き
込みに用いられる非同期系2のVブランキング開始信号
に、読み出されるフレームが書き込まれたフレームを追
い越してしまうタイミングの期間分に相当する幅を与え
る。このタイミングの期間分に相当する幅は、２つのフ
ィールド周波数の差に相当する時間分である。

【０１４３】この場合、読み出しのアドレスの更新の際
に、非同期系2のVブランキング開始信号が"Low"の場合
は、フレームの書き込み開始時点で保持しておいた該フ
レームの先頭アドレスをそのまま次に読み出されるフレ
ームの先頭アドレスとし、非同期系2のVブランキング開
始信号が"High"の場合は、フレームの書き込み開始時点
で保持しておいた該フレームの先頭アドレスより1フレ
ーム前の先頭アドレスを次に読み出されるフレームの先
頭アドレスとする。

【０１４４】これにより、書き込みフィールド周波数が
読み出しフィールド周波数よりも小さい場合でも、図１
８(b)の一番下に示すように、読み出されるフレームが
書き込まれるフレームを追い越すことなく、非同期系の
信号を同期系の信号に変換することができる。

【０１４５】これまでの図１８に示す動作は、次の様に
して行われる。まず、非同期アドレスレジスタ521は、
入力端子524から非同期系Vブランキング開始信号を入力
する度に、セレクタ509から出力されたアドレスポイン
タASWに対応するアドレス、つまりフレームの書き込み
開始時点の該フレームの先頭アドレスを格納しておく。
入力端子500からのVブランキング開始信号に応答して、
アドレスレジスタ508内の各アドレスを更新するに際
し、入力端子524からの非同期系Vブランキング開始信号
が"Low"ならば、セレクタ522は、非同期アドレスレジス
タ521からのアドレス、つまりフレームの書き込み開示
時点の該フレームの先頭アドレスを選択する。また、セ
レクタ504は、固定値"0"を選択する。このため、演算器
505は、非同期アドレスレジスタ522からのアドレスをそ
のまま出力する。

【０１４６】また、入力端子500からのVブランキング開
始信号に応答して、アドレスレジスタ508内の各アドレ
スを更新するに際し、非同期系Vブランキング開始信号
が"High"ならば、セレクタ522は、非同期アドレスレジ
スタ521からのアドレス、つまりフレームの書き込み開
始時点の該フレームの先頭アドレスを選択する。また、
セレクタ504は、読み出しアドレスポインタASRに対応す
る1フレーム分のオフセット値をアドレス更新レジスタ5
03から選択する。このとき、演算器505は、加算減算識
別信号514によって減算を指示されており、非同期アド
レスレジスタ521からのアドレスよりアドレスポインタA
SRに対応するオフセット値を減じ、1フレーム前の書き
込みが開始された先頭アドレスを求めて出力する。

【０１４７】また、各入力端子501,502より入力される
アドレス発生タイミング信号及びポインタ識別信号に応
答して、読み出しアドレスポインタASRに対応するアド
レスが要求されると、セレクタ509は、アドレスレジス
タ508からアドレスポインタASRに対応するアドレスを選
択し、ビット反転回路518は、記憶領域1からの読み出し
を行うのために、セレクタ509からのアドレスを反転し
てメモリアドレスとして出力する。このとき、セレクタ
522はセレクタ509からのアドレスを選択し、またセレク
タ504は固定値"1"を選択している。このため、演算器50
5はアドレスを"1"づつインクリメントする。

【０１４８】以上の動作により、非同期系の映像信号を
メモリに書き込み、この非同期系の映像信号を同期系の
映像信号に同期して読み出すことができる。

【０１４９】なお、非同期アドレスレジスタ521から出
力されたアドレスをそのまま更新値として使う場合に、
セレクタ504によって固定値"0"を選択しているが、この
代わりに、非同期アドレスレジスタ521からのアドレス
に対して演算器505による演算を行わずに、このアドレ
スをそのままで演算器505から出力してもよい。

【０１５０】また、非同期系Vブランキング開始信号の
論理、非同期系の映像信号の書き込み及び読み出しを行
う記憶領域は、本実施形態に限定されるものではない。
更に、本実施形態は、第５実施形態を基にしたが、２種
類の異なるフィールド周波数の各映像信号の同期を合わ
せるためのメモリを用いたアドレス発生手法として、他
の構成の回路に応用してもよい。

【０１５１】

【発明の効果】以上のように本発明によれば、演算手段
をアドレスポインタの数だけ用意する必要がなく、ひと
つの演算手段のみによって、複数のアドレスポインタの
更新が行えるため、メモリアドレス発生装置を小回路規
模で実現することが可能となり、その実用的効果は大き
い。また、複数のアドレスを所定の相対関係に基づいて
更新することにより、常に各アドレスの相対関係を保ち
ながら、各アドレスをメモリ空間内に割り当てることが
できる。

【０１５２】また、複数のアドレスの更新を基準アドレ
スに対する相対値で演算することにより、アドレス更新
時に演算が誤っても、次のアドレス更新時には、各アド
レスを正しい相対関係に再び導くことが可能となり、そ
の実用的効果は大きい。

【０１５３】また、基準アドレスの更新方向と他のアド
レスの更新方向を逆にとることにより、演算器の符号の
情報を格納するレジスタを設ける必要がなく、レジスタ
のビット数を削減できる。さらに、演算器のビット数を
削減することができ、その実用的効果は大きい。

【０１５４】また、アドレスのうち必要なものについて
は、例えばHブランキング開始信号毎に更新を行うこと
により、水平方向のオフセットをアドレスに与えること
ができ、例えばメモり上で小画面を形成することが可能
となり、その実用的効果は大きい。

【０１５５】また、ビット数や必要なフィールド数が異
なる各映像信号の書き込み及び読み出しを行う場合に、
1つのメモリ空間のなかで、複数の記憶領域を形成し、
各記憶領域毎に、それぞれが異なった速度でポインタを
進めるので、メモリ空間を有効に使用することができ、
その実用的効果は大きい。

【０１５６】また、メモリ空間を単一の境界で２つの記
憶領域に分割する場合は、論理アドレスを導入すること
によりどちらの記憶領域も同様に扱えるために、回路規
模を削減することが可能となり、その実用的効果は大き
い。

【０１５７】また、非同期の複数の映像信号の書き込み
及び読み出しを行う場合でも、1つのメモリアドレス発
生装置によってアドレスを発生し、1つのメモリで非同
期系の信号を同期系に合わせて矛盾なく読み出すことが
可能となり、その実用的効果は大きい。

【図面の簡単な説明】

【図１】本願発明のメモリアドレス発生装置の第１実施
形態を示すブロック図である。

【図２】第１実施形態におけるアドレス更新を示す図で
ある。

【図３】第１実施形態におけるリミッタの動作を示す図
である。

【図４】本願発明のメモリアドレス発生装置の第２実施
形態を示すブロック図である。

【図５】第２実施形態におけるアドレス更新を示す図で
ある。

【図６】第２実施形態におけるリミッタの動作を示す図
である。

【図７】本願発明のメモリアドレス発生装置の第３実施
形態を示すブロック図である。

【図８】第３実施形態におけるアドレス更新を示す図で
ある。

【図９】本願発明のメモリアドレス発生装置の第４実施
形態を示すブロック図である。

【図１０】第４実施形態におけるアドレス空間を示す図
である。

【図１１】第４実施形態におけるリミッタの動作を示す
図である。

【図１２】第４実施形態におけるリミッタの動作を示す
図である。

【図１３】本願発明のメモリアドレス発生装置の第５実
施形態を示すブロック図である。

【図１４】第５実施形態におけるアドレス空間を示す図
である。

【図１５】第５実施形態におけるリミッタの動作を示す
図である。

【図１６】第５実施形態におけるリミッタの他の動作を
示す図である。

【図１７】本願発明のメモリアドレス発生装置の第６実
施形態を示すブロック図である。

【図１８】第６実施形態におけるフレームシンクロ動作
を示す図である。

【符号の説明】

500,501,502,516,524 入力端子 503 アドレス更新レジスタ 504,509,522 セレクタ 505 演算器 506 リミッタ 507 アドレス更新回路 508 アドレスレジスタ 510 出力端子 511 更新レジスタ選択信号 512 アドレスレジスタロード信号 513 アドレスレジスタ選択信号 514 加減算識別信号 515 制御信号発生回路 517 メモリエリア識別信号 518 ビット反転回路 519 ラッチ 521 非同期アドレスレジスタ 523 非同期選択信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 二宮 和貴 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 谷 匡弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 ▲徳▼永 尚哉 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 寒川 賢太 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 宮口 裕 東京都港区北青山３丁目６番12号 青山富 士ビル 日本テキサス・インスツルメンツ 株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 メモリをアクセスするための複数のアド
   レスを生成するメモリアドレス発生装置であって、 所定のタイミングで、N個(Nは自然数)のアドレスを該各
   アドレスの所定の相対関係に基づいて更新するアドレス
   更新手段を具備し、 更新された前記各アドレスをインクリメントするメモリ
   アドレス発生装置。
2. 【請求項２】 前記各アドレスの所定の相対関係は、K
   個(Kは自然数)の所定値によって表され、 前記アドレス更新手段は、前記各アドレスを前記K個(K
   は自然数)の所定値によって更新する請求項１に記載の
   メモリアドレス発生装置。
3. 【請求項３】 前記K個(Kは自然数)の所定値は、オフセ
   ット値であって、 前記アドレス更新手段は、前記各アドレスを選択的に更
   新して基準アドレスとし、前記基準アドレス及び前記オ
   フセット値に基づく演算により、前記各アドレスのうち
   の選択されなかったものを更新する請求項２に記載のメ
   モリアドレス発生装置。
4. 【請求項４】 前記アドレス更新手段は、前記基準アド
   レスとなる前記各アドレスのうちの１つの更新方向と、
   前記各アドレスのうちの他のものの更新方向とを逆にす
   る請求項３に記載のメモリアドレス発生装置。
5. 【請求項５】 周波数が異なる第1同期信号及び第２同
   期信号を具備し、 前記アドレス更新手段は、前記第１及び第２同期信号を
   選択的に用いて、前記各アドレスを選択的に更新する請
   求項１に記載のメモリアドレス発生装置。
6. 【請求項６】 前記アドレス更新手段は、1つのメモリ
   のアドレス空間を論理的に複数の領域に分割し、各領域
   毎に、相互に異なるそれぞれの進め方でそれぞれのアド
   レスポインタをインクリメントすることにより、アドレ
   スを発生する請求項１乃至５記載のいずれかにメモリア
   ドレス発生装置。
7. 【請求項７】 前記アドレス更新手段は、１つのメモリ
   のアドレス空間を0番地を含む第１領域と最終番地を含
   む第２領域とに単一の境界値で分割し、どちらの領域に
   ついても0番地を基準とする論理アドレスでアドレス演
   算を行い、第２領域に関しては演算結果を反転すること
   により実アドレスを出力する請求項６に記載のメモリア
   ドレス発生装置。
8. 【請求項８】 M種類(Mは自然数)の同期信号と、この同
   期信号とは非同期のK種類(Kは自然数)の非同期信号とを
   具備し、 前記アドレス更新手段は、1つのメモリのアドレス空間
   内に、非同期系の信号の書き込み及び読み出しを行うた
   めの専用領域を設け、非同期系の信号の読み出しアドレ
   スを前記非同期系の信号の書き込みアドレスと前記非同
   期信号により算出する請求項７に記載のメモリアドレス
   発生装置。