KR0151442B1

KR0151442B1 - 텔레비젼 수상기의 표시 제어회로

Info

Publication number: KR0151442B1
Application number: KR1019940005221A
Authority: KR
Inventors: 송광섭
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1994-03-16
Filing date: 1994-03-16
Publication date: 1998-10-15

Abstract

영상 처리장치에서 라인 메모리의 리드/라이트 클럭 제어로 4:3 화면을 16:9 화면의 크기의 영상으로 변환하는데 있어 시선이 집중되는 화면의 중앙부분과 시선집중중이 떨어지는 화면의 좌우 부분에서의 라인 메모리의 리드 제어를 달리함에 따라 입력 4:3 화면을 16:9 화면에 완전히 표시시키면서 16:9 화면의 특징을 최대한 살릴 수 있도록 한다.

Description

텔레비전 수상기의 표시 제어회로

제1도는 종래의 회로도.

제2도는 종래의 4:3화면의 와이드 TV 상의 표시 예시도.

제3도는 본 발명에 따른 화이드 표시 제어를 위한 회로도.

제4도는 제3도의 리드 제어부(306)의 구체 회로도.

제5도는 본 발명에 따른 타이밍도.

본 발명은 NTSC영상의 텔레비전 수상기의 표시 제어회로에 관한 것으로, 입력되는 4:3 영상신호를 16:9 화면상에 풀(Full)로 표시시키기 위해 4;3 화면의 중간 부분의 전원율을 갖도록 유지 시켜 좌우 부분을 가로로 확대 되도록 메모리 리드클럭을 구분되게 가변시켜 확대 성능을 향상시키는 텔레비전 수상기의 와이드 표시 제어회로에 관한 것이다.

제2도(2a)와 같은 NTSC 영상신호를 와이드 TV상에 그대로 표시하면 확대된 화상으로 제2도(2b)와 같이 표시 되어진다.

이를 해결하기 위한 종래 기술은 휘도신호(또는 색신호)가 라인메모리(102)로 입력될시 라이트 클럭 발생부(101)에서 발생되는 4fsc(=14.5MHz)신호에 따라 라이트된다. 상기 라인 메모리(102)로부터 리드는 리드 클럭 발생부(103)에서 발생하는 상기 라이트 클럭의 4배인 클럭(3fcs≒19MHz)에 따라 리드되어 제2도(2c)와 같이 표시된다. 상기 타이밍신호 발생부(104)는 라이트 시작과 끝을 나타내는 리드 시작과 끝에 해당하는 펄스를 발생시킬 수 있다.

그러나, 제1도와 같이 종래의 4:3 화면을 16:9 와이드 TV 화면으로 변환시(2b)와 같이 찌그러짐은 해결되나 제2도(2c)와 같이 화면상의 좌우에 화상이 없는 무화상이 발생되어 화면의 현장감이 떨어지고, 와이드 TV의 특징인 16:9 화면의 시청감각을 떨어뜨리는 문제점이 있었다.

따라서 본 발명의 목적은 4:3 화면은 16:9 화면의 크기의 영상으로 변환하는데 있어 시선이 집중되는 화면의 중앙부분과 시선집중이 떨어지는 화면의 좌우 부분에서의 라인 메모리의 리드 제어를 달리함에 따라 입력 4:3 화면을 16:9 화면에 완전히 표시 시키면서 16:9 화면의 특징을 최대한 살릴 수 있는 회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제3도는 본 발명에 따른 블록도로서, 영상신호 데이터를 주사라인단위로 보관하는 라인 메모리(304)와, 16FST 신호단(312)의 신호를 n1(n₁=4) 분주하여 라이트용 클럭신호를 발생하는 제1분주기(302)와, 상기 16FSC 신호단(312)의 신호를 n2(n₂=3)분주하여 리드용 클럭신호를 발생하는 제2분주기(301)와, 수평동기단(Hsync)의 신호에 따라 인에이블되어 상기 제1분주기(302)의 출력(4FSC)을 처리하여 상기 라인 메모리(304)의 라이트 시작 제어신호(WRST)를 발생하는 라이트 제어부(303)와, 상기 수평동기단(Hsync)의 신호에 따라 인에이블되어 상기 제2분주기(301)의 출력(FSC)에 의해 상기 라인 메모리(304)의 중간부분 또는 전체 부분에 대한 리드 제어신호(FULLRE, MIDRE)와 리드시작 신호(RRST)를 발생하는 리드 제어부(306)와, 상기 제2분주기(301)의 출력(FSC)에 따라 인에이블되고 상기 리드 제어부(306)의 제어신호(FULLRE, MIDRE)에 의해 상기 라인 메모리(304)의 리드클럭 신호를 발생하는 리드클럭 발생부(305)로 구성된다.

제4도는 제3도의 리드 제어부(306)의 구체 회로도로서, 상기 제2분주기(301)의 출력(FSC)신호에 따라 로드데이타단(401)의 데이터를 카운트하는 로드카운터(CNT)와, 수평 동기신호단(403)으로 입력되는 수평동기신호를 상기FSC에 따라 상기 로드카운터(CNT)의 로드 제어신호(RH-STRT)를 발생하는 로드 펄스카운터(LPG)와, 상기 리드 제어데이타단(405)의 데이터를 2'S부호화 하는 2'S보수회로(COMP)와, 상기 리드카운터(CNT)의 출력과 리드 제어데이타단(405)의 출력을 가산하는 제2,3가산기(Add2,Add3)와, 상기 리드카운터(CNT)의 출력과 상기 2's 보수회로(COMP)의 출력을 가산하는 제1,4가산기(Add1,Add4)와, 상기 제1,2가산기(Add1,Add2)의 출력으로부터 앤드게이트(AND1~AND2)에 의해 최소화 하여 JK 플립플롭(JK1)에 의해 래치하여 화면 전체를 표시시키기 위한 제어신호를 발생하는 제어수단과, 상기 제3,4가산기(Add3,Add4)의 출력으로부터 앤드게이트(AND3~AND4)에 의해 최소화하여 JK 플립플롭(JK1)에 의해 래치하여 화면 중간을 표시시키기 위한 제어 신호를 발생하는 제2수단으로 구성된다.

제5도는 본 발명에 따른 제3도 및 제4도의 동작 파형도이다.

따라서 본 발명의 구체적 일실시 예를 상기한 제3도~제5도를 참조하여 상세히 설명하면, 라인 메모리(304)는 A/D변환기(도시하지 않았음)에서 디지털화된 8비트 영상데이타의 1수평라인에 해당하는 데이터를 보관 할 수 있는데, 상기 라인 메모리(304)의 1수평 라인 데이터를 보관하는데 있어 리드/라이트 제어부(303,306)의 제어를 받는다.

상기 리드/라이트 제어부(303,306)를 제어하기 위해서는 수평동기 신호단(313)으로 입력되는 신호를 받아 제어 되는데, 기준 클럭단(312)으로 입력되는 16FSC 신호를 제1분주기(302)에서 4분주하여 4FSC를 발생하고, 제2분주기(301)에서 4분주하여 4FSC를 발생하고, 제2분주기(301)에서 3분주하여FSC를 발생한다.

상기 제1분주기(302)에서 발생한 4FSC를 라이트 제어부(303) 및 라인 메모리(304)에 제공한다.

그리고 상기 제2분주기(301)의 발생FSC를 리드클럭 발생부(305) 및 리드 제어부(306)에 인가한다.

상기 라이트 제어부(303)에서 발생되는 라이트 리세트 신호단(WRST)의 신호에 의해 라인 메모리(304)는 처음 상태로 초기화 된다. 그리고 입력단(311)으로 화상 데이터는 상기 제1분주기(302)에서 발생되는 4FSC 클럭에 따라 744개의 데이터가 라이트된다.

상기 라인 메모리(304)에 기록된 데이터를 리드하기 위해 역시 744개의 리드클럭이 필요하지만 상기 리드 클럭은 16:9 화면 중앙부에서는 화면의 전원율을 유지하기 위해 4FSC의 4배인FSC 클럭을 리드클럭 발생부(305), 리드 제어부(306)에 인가한다. 이로부터 발생되는 (5i)와 같은 리드클럭 즉 리드 제어부(306)는 (5c~5f)에 의해 (5g,5h)가 발생되어 리드클럭 발생부(305)를 제어할시 리드클럭(5i)이 라인 메모리(304)에 제공되어 라인 메모리(304)로부터 (5j)와 같이 데이터를 리드하고, 화면의 좌,우는 이의와 2/3FSC로 리드하여 와이드 화면이 풀(Full)로 되게 한다. 이를 제4도의 리드 제어부(306)의 구체회도와 제5도를 참조하여 상세히 설명하면, 제4도의 로드 펄스 카운터(LPG)에서는 상기 제2분주기(301)의FSC의 신호를 클럭으로 사용하고, 수평동기 신호단(403)의 수평동기신호로부터 (5a)와 같이 카운트시작 펄스(RH-STRT)를 발생하여 카운터(CNT)의 로드단(LOAD)으로 제공되어 제어토록 되어있다.

카운터(CNT)의 로드데이타단(401)으로 인가되는 데이터를 수평 데이터의 좌우 위치에 제어를 위한 데이터로서, 클럭단(402)의FSC 클럭에 따라 상기 좌우 위치 제어를 위한 데이터를 카운트하여 제1~4가산기(Add1~Add4)에 제공된다. 이때 카운터(CNT)의 출력은 리드 제어 데이터단(405)의 상태 값과 제1~4가산기(Add1~Add4)에서 더하여 앤드게이트(AND1~AND4)에 제공된다.

즉, 카운트(CNT)의 출력은 제1가산기(Add1)을 통해 앤드게이트(AND1)를 (5c)와 같이 풀시작(FULL START) 신호를 발생하고, 제2가신기(Add2)를 통한 앤드게이트(AND2)에서 (5d)와 같이 풀 끝(Full End) 신호를 발생하여 JK 플립플롭(JK1)에 인가되어 (5g)와 같이 풀리드 제어신호(Full RE)를 발생하고, 제3가산기(Add3)를 통한 앤드게이트(AND3)에서 (5e)와 같이 미드 시작(MID-START) 신호를 발생하고, 제4가산기(Add4)를 통한 앤드게이트(AND4)를 통해 미드-끝(MID-END) 신호를 발생하여 JK 플립플롭(JK2)에 인가한다. 상기 미드 리드 제어신호(MIE-RE)는 (5k)와 같이 발생되어 리드클럭 발생부(305)에 제공할시 (5i)와 같이 리드클럭(RCK)이 발생된다. 상기 리드클럭(RCK)는 라인메모리(304)에 인가되어 (5j)와 같은 영상 데이터가 발생된다.

상기 제1가산기(Add1)와 결합된 2'S보수회로(COMP)는 카운트(CNT)에 의해 리드 제어 데이터단(405)의 리드 제어 데이터를 발생하기 위한 수단으로서 상기 리드 제어 데이터단(405)의 리드 제어 데이터 값이 크면 클수록 앤드게이트(AND1)에 디코딩되는 펄스 발생이 늦어진다.

그리고 앤드게이트(AND1~AND4)의 디코딩 데이터는 고정되어 있기 때문에 상기 리드제어데이타값에 따라 디코딩되는 위치가 가변된다. 즉 제1,4 가산기(Add1,Add4)의 경우는 리드 제어 데이터 값의 2'S 보수값을 취하기 때문에 리드 제어데이타 값이 커지면 제5도의 (5c)와 같이 풀시작(Full-STRT)과 (5f)의 미드 끝(MID-END)신호가 늦게 발생하고, 제2가산기(Add2)와 제3가산기(Add3)는 덧셈 회로이기 때문에 리드 제어 데이터 값이 커지면 앤드게이트(And2,And3)의 디코딩이 빨라져 제5도의 (5d,5e)의 발생 신호 주기는 빨라진다.

이에따라 (5g)의 풀리드 제어신호(Full-RE)의 폭이 줄게되고, (5k)의 미드 제어(MID-RE)신호의 폭은 늘어난다.

그리고 상기 리드 제어 데이터값이 커짐에 따라 중간부분의 화면 크기가 커지고, 전체화며 크기(폭)은 줄게된다. 따라서 JK 플립플롭(JK1,JK2)은 (5k),(5i)신호를 발생하여 리드클럭 발생부(305)에 제공할시FSC를 스위칭하여 (5i)와 같이 라인 메모리(304)에 리드 클럭 신호를 제공하여 (5j)와 같이 데이터를 발생한다.

상술한 바와 같이 4:3 화면의 16:9 와이드 TV 표시시에 단순한배 리드 클럭을 사용해서 표시하던 화면은 좌우에 무화부가 발생하여 와이드 TV로서의 충분한 기능을 못하였으나 중간화면과 좌우 화면 비를 사용자가 송수화기 제어할 수 있도록 하여 와이드 TV의 시각적인 집중도를 고려하여 풀로 표시하므로 성능을 향상시키는 이점이 있다.

Claims

텔레비전 수상기의 표시 제어회로에 있어서, 상기 텔레비전 수상기의 영상데이터를 라인단위로 보관하는 라인 메모리(304)와, 16FST 신호단(312)의 신호를 n1분주하여 라이트용 클럭신호를 발생하는 제1분주기(302)와, 상기 16FSC 신호단(312)의 신호를 n2분주하여 리드용 클럭신호를 발생하는 제2분주기(301)와, 수평동기단(Hsync)의 신호에 따라 인에이블되어 상기 제1분주기(302)의 출력을 처리하여 상기 라인 메모리(304)의 라이트 시작 제어신호(WRST)를 발생하는 라이트 제어부(303)와, 상기 수평동기단(Hsync)의 신호에 따라 인에이블되어 상기 제2분주기(301)의 출력(FSC)에 의해 상기 라인 메모리(304)의 중간부분 또는 전체 부분에 대한 리드 제어신호(FULLRE, MIDRE)와 리드시작 신호(RRST)를 발생하는 리드 제어부(306)와, 상기 제2분주기(301)의 출력(FSC)에 따라 인에이블되고 상기 리드 제어부(306)의 제어신호(FULLRE, MIDRE)에 의해 상기 라인 메모리(304)의 리드클럭 신호를 발생하는 리드클럭 발생부(305)로 구성됨을 특징으로 하는 텔레비전 수상기의 표시 제어회로.
제1항에 있어서, 리드 제어부(306)가 상기 제2분주기(301)의 출력(FSC)신호에 따라 로드데이타단(401)의 데이터를 카운트하는 로드카운터(CNT)와, 수평 동기신호단(403)으로 입력되는 수평동기신호를 상기FSC에 따라 상기 로드카운터(CNT)의 로드 제어신호를 발생하는 로드 펄스카운터(LPG)와, 상기 리드 제어데이타단(405)의 데이터를 2'S보수화 하는 보수기(Wmp)와, 상기 리드카운터(CNT)의 출력과 리드 제어데이타단(405)의 출력을 가산하는 제2,3가산기(Add2,Add3)와, 상기 코드카운터(CNT)의 출력과 상기 보주기(comp)의 출력을 가산하는 제1,4가산기(Add1,Add4)와, 상기 제1,2가산기(Add1,Add2)의 출력으로부터 앤드게이트(AND1~AND2)에 의해 최소화 하여 JK 플립플롭(JK1)에 의해 래치하여 화면 전체를 표시시키기 위한 제어신호를 발생하는 제어수단과, 상기 제3,4가산기(Add3,Add4)의 출력으로부터 앤드게이트(AND3~AND4)에 의해 최소화하여 JK 플립플롭(JK1)에 의해 래치하여 화면 중간을 표시시키기 위한 제어 신호를 발생하는 제2수단으로 구성됨을 특징으로 하는 텔레비전 수상기의 표시 제어회로.