JPH08186803A

JPH08186803A - 走査変換装置

Info

Publication number: JPH08186803A
Application number: JP6327825A
Authority: JP
Inventors: Jiyunshi Masumoto; 順資枡本; Takaaki Gyoten; 敬明行天
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-12-28
Filing date: 1994-12-28
Publication date: 1996-07-16

Abstract

(57)【要約】【目的】種々の走査規格を持つ映像ソースを走査変
換，拡大・縮小する装置において、高速動作するＡ／Ｄ
変換器，ディジタルフィルタ等を用いることなく、低域
通過フィルタの遮断周波数を可変することで、安価に実
現することを目的とする。【構成】映像ソースの同期信号を入力とした周波数自
動判別部８と、制御部７と、前記映像ソースの同期信号
を入力とし、前記制御部から制御されるＰＬＬ回路９
と、前記映像ソースの映像信号を入力とし、前記制御部
から制御される低域通過フィルタ１と、その低域通過フ
ィルタ１の出力を入力とし、前記ＰＬＬ回路９の出力を
クロックとしたＡ／Ｄ変換器２と、フレームメモリ３及
び４と、クロック発生回路６と、Ｄ／Ａ変換器５からな
る

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、種々の走査周波数を持
つ映像ソースを一つのモニターに映し出すために、走査
周波数変換，拡大，縮小を行う走査変換装置に関する。

【０００２】

【従来の技術】近年、映像分野において、現行のＮＴＳ
Ｃやハイビジョンの映像のみならず、パソコンからワー
クステーションまでのコンピュータの映像を、一つのモ
ニターに映し出す走査変換装置の需要が高まってきてい
る。また、走査変換装置を用いる事により、入力映像ソ
ースを拡大，縮小してモニターにウィンドウ表示できる
ため、今後ますます需要が高まる分野である。

【０００３】以下に、従来の、走査変換装置の例を図７
を用いて説明する。図７は、従来の、走査変換装置のブ
ロック図の一例である。

【０００４】図７は、外部からの映像ソースの同期信号
１１を入力とした周波数自動判別部８と、その周波数自
動判別部８の出力制御信号で制御される制御部７と、前
記映像ソースの同期信号１１を入力とし、前記制御部７
から制御されるＰＬＬ回路９と、前記映像ソースの映像
信号１０を入力とし、前記ＰＬＬ回路９の出力をクロッ
クとしたＡ／Ｄ変換器２と、そのＡ／Ｄ変換器２の出力
を入力とし、前記ＰＬＬ回路９の出力で動作するディジ
タルフィルタ１６と、そのディジタルフィルタ１６の出
力を入力とし、前記ＰＬＬ回路９の出力で動作する書き
込み側フレームメモリ３と、クロック発生回路６の出力
で動作するフレームメモリ４と、そのフレームメモリ４
の出力を入力とし、前記クロック発生回路６の出力をク
ロックとしたＤ／Ａ変換器５とからなる。以上のように
構成された走査変換装置について、以下にその動作を、
図７及び図８を参照して説明する。

【０００５】種々の垂直同期信号周波数及び水平同期信
号周波数をもつ映像ソースの同期信号１１を周波数自動
判別部８及びＰＬＬ回路９に入力し、周波数自動判別部
８でどのような走査周波数を持つ映像ソースかを判別す
る。その判別結果を制御部７に入力し、外部からの映像
ソースに対応した制御信号により前記ＰＬＬ回路９を制
御する。この制御信号により、ＰＬＬ回路９で入力映像
ソースのドット数に対応したクロックを発生し、外部か
らの入力映像信号１０を入力としたＡ／Ｄ変換器２のク
ロックとして入力する。例えば、入力映像ソースの水平
同期周波数が９０ｋＨｚで水平ドット数が１２００ドッ
トの場合、ＰＬＬ回路９は、９０ｋＨｚ×１２００＝１
０８ＭＨｚのクロックが最低必要となる。このＰＬＬ回
路９から発生されたクロックによりＡ／Ｄ変換器２でＡ
／Ｄ変換された映像信号を、ディジタルフィルタ１６に
入力する。ディジタルフィルタ１６で補間演算（すなわ
ち走査変換）されたディジタル映像信号を、前記ＰＬＬ
回路９で発生されたクロックを用いた書き込み側フレー
ムメモリ３に入力し、クロック発生回路６から発生され
たクロックを用いたフレームメモリ４からＤ／Ａ変換器
５に入力する。このＤ／Ａ変換器５から走査変換された
アナログ映像信号が出力される。

【０００６】図８に、入力信号を２／３倍に走査変換
し、且つ２／３倍に縮小した場合の動作例を示す。ま
ず、入力映像信号１０としてコンピュータのように白黒
の映像が入力された場合を考える。今、入力映像ソース
の水平同期周波数が９０ｋＨｚで水平ドット数が１２０
０ドットとした場合、前述のようにＡ／Ｄ変換器２のク
ロック周波数は、１０８ＭＨｚとなる。このクロック１
０８ＭＨｚでＡ／Ｄ変換されたディジタル映像信号を補
間演算して水平同期周波数６０ｋＨｚ，ドット数８００
ドットのディジタル映像信号に変換する。図８の例の補
間方式は、直線補間であるが、曲線補間でも同様にな
る。このディジタルフィルタ１６で補間演算されたデー
タをフレームメモリに書き込む。このフレームメモリに
書き込まれたデータをクロック発生回路６により発生さ
れたクロック周波数６０ｋＨｚ×８００＝４８ＭＨｚの
クロックで読み出し、Ｄ／Ａ変換器５に入力してＤ／Ａ
変換する。以上の動作により、走査変換装置において、
走査周波数２／３倍且つ２／３倍縮小された映像信号が
出力される。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
ような従来の構成では、走査変換装置の水平表示ドット
クロックに関わり無く、外部からの映像ソースの水平表
示ドットクロックに合わせたクロックをＰＬＬ回路で発
生させ、そのＰＬＬ回路から発生されるクロック周波数
で動作するＡ／Ｄ変換器が必要となるため、高価なもの
となる。図８のように、入力映像信号の水平表示ドット
数を２／３倍にする場合、Ａ／Ｄ変換器の動作クロック
は、走査変換装置から出力されるクロック周波数の１．
５倍のクロック周波数が必要となるため、高速動作を行
う高価なＡ／Ｄ変換器，ディジタルフィルタ及びＰＬＬ
回路が必要となる。通常、走査変換装置の出力走査周波
数，水平表示ドット数は一定であるが、種々の映像ソー
スに対応するためには、走査変換装置の出力ドットクロ
ック周波数より高速で動作するＡ／Ｄ変換器，ディジタ
ルフィルタが必要となる問題があった。

【０００８】本発明は、上記従来の課題を解決するもの
で、補間演算を行うディジタルフィルタを外して、遮断
周波数を制御信号によって可変できる低域通過フィルタ
を用いて補間演算を行い、走査変換装置を安価に実現す
ることを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するため
に、本発明の走査変換装置は、外部からの映像ソースの
同期信号を入力とした周波数自動判別部と、その周波数
自動判別部の出力制御信号で制御される制御部と、映像
ソースの同期信号を入力とし、制御部から制御されるＰ
ＬＬ回路と、映像ソースの映像信号を入力とし、制御部
から制御される低域通過フィルタと、その低域通過フィ
ルタの出力を入力とし、ＰＬＬ回路の出力をクロックと
したＡ／Ｄ変換器と、そのＡ／Ｄ変換器の出力を入力と
し、前記ＰＬＬ回路の出力及びクロック発生回路の出力
で動作するフレームメモリと、そのフレームメモリの出
力を入力とし、前記クロック発生回路の出力をクロック
としたＤ／Ａ変換器から構成される。

【００１０】または、外部からの映像ソースの同期信号
を入力とした周波数自動判別部と、その周波数自動判別
部の出力制御信号で制御される制御部と、前記映像ソー
スの同期信号を入力とし、前記制御部から制御されるＰ
ＬＬ回路と、そのＰＬＬ回路の出力を入力としたアナロ
グ遅延器と、そのアナログ遅延器の入力と出力を各々入
力とした前記制御部により制御されるセレクタと、前記
映像ソースの映像信号を入力とし、前記制御部から制御
される低域通過フィルタと、その低域通過フィルタの出
力を入力とし、前記セレクタの出力をクロックとしたＡ
／Ｄ変換器と、そのＡ／Ｄ変換器の出力を入力とし、前
記セレクタの出力及びクロック発生回路の出力で動作す
るフレームメモリと、そのフレームメモリの出力を入力
とし、前記クロック発生回路の出力をクロックとしたＤ
／Ａ変換器から構成される。

【００１１】または、外部からの映像ソースの同期信号
を入力とした周波数自動判別部と、その周波数自動判別
部の出力制御信号で制御される制御部と、前記映像ソー
スの同期信号を入力とし、前記制御部から制御されるＰ
ＬＬ回路と、そのＰＬＬ回路の出力を入力としたイネー
ブルパルス発生回路と、そのイネーブルパルス発生回路
の入力と出力を各々入力としたＡＮＤゲートと、前記映
像ソースの映像信号を入力とし、前記制御部から制御さ
れる低域通過フィルタと、その低域通過フィルタの出力
を入力とし、前記ＡＮＤゲートの出力をクロックとした
Ａ／Ｄ変換器と、そのＡ／Ｄ変換器の出力を入力とし、
前記ＡＮＤゲートの出力及びクロック発生回路の出力で
動作するフレームメモリと、そのフレームメモリの出力
を入力とし、前記クロック発生回路の出力をクロックと
したＤ／Ａ変換器から構成される。

【００１２】

【作用】この構成によって、安価に、安定した走査変換
装置を実現することが可能となる。

【００１３】

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。

【００１４】（実施例１）図１は、本発明の実施例１に
おける走査変換装置のブロック図である。図１は、外部
からの映像ソースの同期信号１１を入力とした周波数自
動判別部８と、その周波数自動判別部８の出力制御信号
で制御される制御部７と、前記映像ソースの同期信号１
１を入力とし、前記制御部７から制御されるＰＬＬ回路
９と、前記映像ソースの映像信号１０を入力とし、前記
制御部７から制御される低域通過フィルタ１と、その低
域通過フィルタ１の出力を入力とし、前記ＰＬＬ回路９
の出力をクロックとしたＡ／Ｄ変換器２と、そのＡ／Ｄ
変換器２の出力を入力とし、前記ＰＬＬ回路９の出力で
動作するフレームメモリ３と、クロック発生回路６の出
力で動作するフレームメモリ４と、そのフレームメモリ
４の出力を入力とし、前記クロック発生回路６の出力を
クロックとしたＤ／Ａ変換器５から構成される。

【００１５】以上のように構成された本発明の走査変換
装置について、以下、その動作を図１及び図４を参照し
て説明する。

【００１６】図１において、種々の垂直同期信号周波数
及び水平同期信号周波数をもつ映像ソースの同期信号１
１を周波数自動判別部８及びＰＬＬ回路９に入力し、周
波数自動判別部８でどのような走査周波数を持つ映像ソ
ースかを判別する。その判別結果を制御部７に入力し、
外部からの映像ソースに対応した制御信号により前記Ｐ
ＬＬ回路９及び低域通過フィルタ１を制御する。この制
御信号により、ＰＬＬ回路９の発振クロックの制御及び
低域通過フィルタ１の遮断周波数を最適値に設定する。
その遮断周波数でカットオフされた映像信号を前記ＰＬ
Ｌ回路の出力クロックで動作するＡ／Ｄ変換器２に入力
する。このＡ／Ｄ変換器の動作クロック周波数は、従来
例と異なり、走査変換装置の出力ドットクロック周波数
となるため、外部からの入力ドットクロック周波数に無
関係となる。このＡ／Ｄ変換器２でＡ／Ｄ変換されたデ
ィジタル映像信号を、前記ＰＬＬ回路９で発生されたク
ロックを用いた書き込み側フレームメモリ３に入力し、
クロック発生回路６から発生されたクロックを用いたフ
レームメモリ４からＤ／Ａ変換器５に入力する。このＤ
／Ａ変換器５から走査変換されたアナログ映像信号が出
力される。

【００１７】図４に、入力信号を２／３倍に走査変換
し、且つ２／３倍に縮小した場合の動作例を示す。ま
ず、入力映像信号１０としてコンピュータのように白黒
の映像が入力された場合を考える。今、入力映像ソース
の水平同期周波数が９０ｋＨｚで水平ドット数が１２０
０ドット，出力側の水平同期信号周波数が６０ｋＨｚで
水平ドット数が８００ドットとする。低域通過フィルタ
１の遮断周波数を制御部７からの制御信号によって、最
適値に設定し、この低域通過フィルタ１の出力信号をＡ
／Ｄ変換器２に入力する。この時、Ａ／Ｄ変換器２のク
ロック周波数は、６０ｋＨｚ×８００＝４８ＭＨｚとな
る。このクロック周波数４８ＭＨｚでＡ／Ｄ変換された
ディジタル映像信号をフレームメモリに書き込む。この
フレームメモリに書き込まれたデータをクロック発生回
路６により発生されたクロック周波数６０ｋＨｚ×８０
０＝４８ＭＨｚのクロックで読み出し、Ｄ／Ａ変換器５
に入力してＤ／Ａ変換する。すなわち、本実施例によれ
ば、映像信号の補間演算は、入力映像信号１０をＡ／Ｄ
変換する前に低域通過フィルタ１によって行うため、高
速動作するＡ／Ｄ変換器及びディジタルフィルタが不要
となる。また、低域通過フィルタ１の遮断周波数を可変
することで種々の映像ソースに対応可能となり、映像の
拡大，縮小も自由に最適に行うことができる。

【００１８】（実施例２）図２は、本発明の実施例２に
おける走査変換装置のブロック図である。図２は、外部
からの映像ソースの同期信号１１を入力とした周波数自
動判別部８と、その周波数自動判別部８の出力制御信号
で制御される制御部７と、前記映像ソースの同期信号１
１を入力とし、前記制御部７から制御されるＰＬＬ回路
９と、そのＰＬＬ回路９の出力を入力としたアナログ遅
延器１２と、そのアナログ遅延器１２の入力と出力を各
々入力とした前記制御部７により制御されるセレクタ１
３と、前記映像ソースの映像信号１０を入力とし、前記
制御部７から制御される低域通過フィルタ１と、その低
域通過フィルタ１の出力を入力とし、前記セレクタ１３
の出力をクロックとしたＡ／Ｄ変換器２と、そのＡ／Ｄ
変換器２の出力を入力とし、前記セレクタ１３の出力で
動作するフレームメモリ３と、クロック発生回路６の出
力で動作するフレームメモリ４と、そのフレームメモリ
４の出力を入力とし、前記クロック発生回路６の出力を
クロックとしたＤ／Ａ変換器５から構成される。

【００１９】以上のように構成された本発明の走査変換
装置について、以下、その動作を図２及び図５を参照し
て説明する。

【００２０】図２において、種々の垂直同期信号周波数
及び水平同期信号周波数をもつ映像ソースの同期信号１
１を周波数自動判別部８及びＰＬＬ回路９に入力し、周
波数自動判別部８でどのような走査周波数を持つ映像ソ
ースかを判別する。その判別結果を制御部７に入力し、
外部からの映像ソースに対応した制御信号により前記Ｐ
ＬＬ回路９及び低域通過フィルタ１，セレクタ１３を制
御する。この制御信号により、ＰＬＬ回路９の発振クロ
ックを制御し、その発振クロックをセレクタ１３の片方
に入力する。また、前記ＰＬＬ回路９の出力をアナログ
遅延器１２に入力し、一定時間遅延させたクロックをセ
レクタ１３の他方に入力する。前記制御部７によって、
セレクタ１３の出力を切り換えて、Ａ／Ｄ変換器２の動
作クロックとする。一方、外部からの映像信号１０を入
力とし、前記制御部７により遮断周波数を制御された低
域通過フィルタ１でカットオフされた映像信号を前記セ
レクタ１３の出力クロックで動作するＡ／Ｄ変換器２に
入力する。このＡ／Ｄ変換器２の動作クロック周波数
は、従来例と異なり、走査変換装置の出力ドットクロッ
ク周波数となるため、外部からの入力ドットクロック周
波数に無関係となる。このＡ／Ｄ変換器２でＡ／Ｄ変換
されたディジタル映像信号を、前記セレクタ１３で発生
されたクロックを用いた書き込み側フレームメモリ３に
入力し、クロック発生回路６から発生されたクロックを
用いたフレームメモリ４からＤ／Ａ変換器５に入力す
る。このＤ／Ａ変換器５から走査変換されたアナログ映
像信号が出力される。実施例１の構成に対して、Ａ／Ｄ
変換器２の動作クロックにＰＬＬ回路９の出力をそのま
ま用いず、アナログ遅延器１２を通したクロックとの併
用によりＡ／Ｄ変換器２を動作させる点が特徴である。

【００２１】実施例２の構成の走査変換装置の基本動作
は、実施例１の構成のものと同様である。しかし、実施
例１の構成の場合、入力信号と出力信号の関係により、
図５中に示すように、Ａ／Ｄ変換器２においてミスラッ
チを一定間隔で発生する可能性がある。ミスラッチが発
生した場合、画面上にジッター（ちらつき，色付き）と
して現れ、結果として画質の劣化につながる。そこで、
本発明においては、Ａ／Ｄ変換器２でミスラッチする期
間のみ、アナログ遅延器１２でＰＬＬ回路９の発振クロ
ックを遅延させたクロックをＡ／Ｄ変換器２に入力する
構成を取る。これにより、図５に示すように、Ａ／Ｄ変
換器２で発生する可能性のあったミスラッチを無くすこ
とができ、画質の劣化無く走査変換が行える。また、ア
ナログ遅延器１２にタップ等で遅延できるアナログ遅延
素子を用いることで、遅延量を自由に設定できるため、
マルチスキャン対応はもとより、拡大，縮小も自由に行
うことができる。

【００２２】（実施例３）図３は、本発明の実施例３に
おける走査変換装置のブロック図である。図３は、外部
からの映像ソースの同期信号１１を入力とした周波数自
動判別部８と、その周波数自動判別部８の出力制御信号
で制御される制御部７と、前記映像ソースの同期信号１
１を入力とし、前記制御部７から制御されるＰＬＬ回路
９と、そのＰＬＬ回路９の出力を入力としたイネーブル
パルス発生回路１４と、そのイネーブルパルス発生回路
１４の入力と出力を各々入力としたＡＮＤゲート１５
と、前記映像ソースの映像信号１０を入力とし、前記制
御部７から制御される低域通過フィルタ１と、その低域
通過フィルタ１の出力を入力とし、前記ＡＮＤゲート１
５の出力をクロックとしたＡ／Ｄ変換器２と、そのＡ／
Ｄ変換器２の出力を入力とし、前記ＡＮＤゲート１５の
出力で動作するフレームメモリ３と、クロック発生回路
６の出力で動作するフレームメモリ４と、そのフレーム
メモリ４の出力を入力とし、前記クロック発生回路６の
出力をクロックとしたＤ／Ａ変換器５から構成される。

【００２３】以上のように構成された本発明の走査変換
装置について、以下、その動作を図３及び図６を参照し
て説明する。

【００２４】図３において、種々の垂直同期信号周波数
及び水平同期信号周波数をもつ映像ソースの同期信号１
１を周波数自動判別部８及びＰＬＬ回路９に入力し、周
波数自動判別部８でどのような走査周波数を持つ映像ソ
ースかを判別する。その判別結果を制御部７に入力し、
外部からの映像ソースに対応した制御信号により前記Ｐ
ＬＬ回路９及び低域通過フィルタ１を制御する。この制
御信号により、ＰＬＬ回路９の発振クロックを制御し、
その発振クロックをＡＮＤゲート１５の片方に入力す
る。また、前記ＰＬＬ回路９の出力をイネーブルパルス
発生回路１４に入力し、一定時間遅延させたイネーブル
パルスをＡＮＤゲート１５の他方に入力する。一方、外
部からの映像信号１０を入力とし、前記制御部７により
遮断周波数を制御された低域通過フィルタ１でカットオ
フされた映像信号を前記ＡＮＤゲート１５の出力クロッ
クで動作するＡ／Ｄ変換器２に入力する。このＡ／Ｄ変
換器２の動作クロック周波数は、従来例と異なり、走査
変換装置の出力ドットクロック周波数となるため、外部
からの入力ドットクロック周波数に無関係となる。この
Ａ／Ｄ変換器２でＡ／Ｄ変換されたディジタル映像信号
を、前記ＡＮＤゲート１５で発生されたクロックを用い
た書き込み側フレームメモリ３に入力し、クロック発生
回路６から発生されたクロックを用いたフレームメモリ
４からＤ／Ａ変換器５に入力する。このＤ／Ａ変換器５
から走査変換されたアナログ映像信号が出力される。請
求項１の構成に対して、Ａ／Ｄ変換器２の動作クロック
にＰＬＬ回路９の出力をそのまま用いず、イネーブルパ
ルス発生回路１４を通したクロックとの併用によりＡ／
Ｄ変換器２を動作させる点が特徴である。

【００２５】実施例３の構成の走査変換装置の基本動作
は、実施例２の構成のものと同様である。しかし、請求
項２の構成の場合、ミスラッチを防ぐためにアナログ遅
延器１２を用いていたが、アナログ素子の特徴として、
安価に実現できる反面、安定性，信頼性，回路規模が大
きくなる等の欠点がある。そこで、本発明においては、
Ａ／Ｄ変換器２でミスラッチする期間のみ、制御部７に
より制御されたイネーブルパルス発生回路１４を用い
て、ＰＬＬ回路９の発振クロックを位相遅延させたクロ
ックをＡ／Ｄ変換器２に入力する構成を取る。これによ
り、図６に示すように、Ａ／Ｄ変換器２で発生する可能
性のあったミスラッチを安定に無くすことができ、画質
の劣化無く走査変換が行える。なお、本実施例では、Ａ
／Ｄ変換器２のクロックを供給する素子としてＡＮＤゲ
ート１５を用いているが、図６に示すようなクロックを
得る手段としては多種多様なものが考えられる。イネー
ブルパルス発生回路１４は、ディジタル回路で構成され
るため、制御部７からの制御信号によって、位相遅延量
を自由に設定できる。これより、マルチスキャン対応は
もとより、拡大，縮小も自由に行うことができる。

【００２６】

【発明の効果】以上のように、従来、種々の走査周波
数，水平表示ドット数を持つ映像ソースを走査変換する
走査変換装置において、補間演算処理をディジタルフィ
ルタで行っていたため、高速動作するＡ／Ｄ変換器，Ｐ
ＬＬ回路が必要となり、結果として高価な装置となって
いた問題を、ディジタルフィルタの代わりに低域通過フ
ィルタを用いることで、容易に解決することができる。
この低域通過フィルタの遮断周波数を最適に設定するこ
とで、走査変換はもとより、拡大，縮小も自由に設定で
きる。更に、本走査変換装置は、出力表示ドットクロッ
ク周波数より高速な表示ドットクロック周波数を持つ映
像ソースが入力されても、Ａ／Ｄ変換器の動作クロック
周波数を上げる必要がない。

【００２７】また、さらにアナログ遅延器を加えること
で、入力信号と出力信号の関係により、Ａ／Ｄ変換器に
おいてミスラッチを一定間隔で発生する可能性があった
問題を容易に解決することができる。このミスラッチが
発生した場合、画面上にジッター（ちらつき，色付き）
として現れ、結果として画質の劣化につながるため、本
発明は、非常に有効な効果を持つ。なお、従来に比べ、
安価な走査変換装置が実現される。

【００２８】また、ディジタルで構成されたイネーブル
パルス発生回路を用いることで、従来に比べ、安価に、
更に安定した走査変換装置を実現することが可能とな
る。ミスラッチを防ぐためにアナログ遅延器を用いるの
と比べて、アナログ部分をディジタル回路で構成するた
め、アナログ素子の欠点を補填することができ、なおか
つ制御しやすい利点もある。

【図面の簡単な説明】

【図１】本発明の実施例１の一実施例における走査変換
装置のブロック図

【図２】本発明の実施例２の一実施例における走査変換
装置のブロック図

【図３】本発明の実施例３の一実施例における走査変換
装置のブロック図

【図４】本発明の実施例１における動作説明図

【図５】本発明の実施例２の特徴部分における動作説明
図

【図６】本発明の実施例３の特徴部分における動作説明
図

【図７】従来の走査変換装置のブロック図

【図８】従来の走査変換装置の動作説明図

【符号の説明】

１低域通過フィルタ２Ａ／Ｄ変換器３書き込み側フレームメモリ４読み出し側フレームメモリ５Ｄ／Ａ変換器６クロック発生回路７制御部８周波数自動判別部９ＰＬＬ回路１０外部からの映像信号１１外部からの同期信号１２アナログ遅延器１３セレクタ１４イネーブルパルス発生回路１５ＡＮＤゲート１６ディジタルフィルタ

Claims

【特許請求の範囲】

【請求項１】外部からの映像ソースの同期信号を入力
とした周波数自動判別部と、この周波数自動判別部の出
力制御信号で制御される制御部と、前記映像ソースの同
期信号を入力とし、前記制御部から制御されるＰＬＬ回
路と、前記映像ソースの映像信号を入力とし、前記制御
部から制御される低域通過フィルタと、この低域通過フ
ィルタの出力を入力とし、前記ＰＬＬ回路の出力をクロ
ックとしたＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力を
入力とし、前記ＰＬＬ回路の出力及びクロック発生回路
の出力で動作するフレームメモリと、このフレームメモ
リの出力を入力とし、前記クロック発生回路の出力をク
ロックとしたＤ／Ａ変換器を備えた走査変換装置。
【請求項２】外部からの映像ソースの同期信号を入力
とした周波数自動判別部と、この周波数自動判別部の出
力制御信号で制御される制御部と、前記映像ソースの同
期信号を入力とし、前記制御部から制御されるＰＬＬ回
路と、このＰＬＬ回路の出力を入力としたアナログ遅延
器と、このアナログ遅延器の入力と出力を各々入力とし
た前記制御部により制御されるセレクタと、前記映像ソ
ースの映像信号を入力とし、前記制御部から制御される
低域通過フィルタと、この低域通過フィルタの出力を入
力とし、前記セレクタの出力をクロックとしたＡ／Ｄ変
換器と、このＡ／Ｄ変換器の出力を入力とし、前記セレ
クタの出力及びクロック発生回路の出力で動作するフレ
ームメモリと、このフレームメモリの出力を入力とし、
前記クロック発生回路の出力をクロックとしたＤ／Ａ変
換器を備えた走査変換装置。
【請求項３】外部からの映像ソースの同期信号を入力
とした周波数自動判別部と、この周波数自動判別部の出
力制御信号で制御される制御部と、前記映像ソースの同
期信号を入力とし、前記制御部から制御されるＰＬＬ回
路と、このＰＬＬ回路の出力を入力としたイネーブルパ
ルス発生回路と、このイネーブルパルス発生回路の入力
と出力を各々入力としたＡＮＤゲートと、前記映像ソー
スの映像信号を入力とし、前記制御部から制御される低
域通過フィルタと、この低域通過フィルタの出力を入力
とし、前記ＡＮＤゲートの出力をクロックとしたＡ／Ｄ
変換器と、このＡ／Ｄ変換器の出力を入力とし、前記Ａ
ＮＤゲートの出力及びクロック発生回路の出力で動作す
るフレームメモリと、このフレームメモリの出力を入力
とし、前記クロック発生回路の出力をクロックとしたＤ
／Ａ変換器を備えた走査変換装置。