KR0157483B1 - 와이드 텔레비젼에서의 수평압축 표시 회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야

와이드 텔레비젼에서의 신호 압축회로에 관한 것으로, 특히 현행의 NTSC방식의 영상신호를 16:9 와이드 텔레비젼 화면상에 표시 시키기 위한 수평압축 표시장치에 관한 것이고,

2. 발명이 해결하려고 하는 기술적과제

두 개의 클럭 시스템 사용의 문제점을 해결하기 위한 라인 메모리 동작 클럭인 cf를 기본 클럭으로 하여 라인메모리를 동작시키고 수평축의 데이타 4개중에서 수평필터를 이용하여 3개만을 추출하여 라이트하고, 정상속도로 리드하여 화면을 수평방향으로 4:3으로 압축하고, 입출력 회로 및 인터페이스 회로의 부담을 줄이며, ASIC 화시 라인메모리를 SRAM으로 교체하기에 용이한 회로를 제공함에 있다.

3. 발명의 해결방법의 요지

라인 메모리로 구성된 텔레비젼 수상기에 있어서, 상기 텔레비젼 수상기로 입력되는 데이타의 화소를 변환하는 변환필터와, 상기 변환필터의 화소변화를 위한 수평동기 신호에 따라 제어 신호를 발생함과 동시에 상기 라인 메모리의 라이트 제어신호를 발생하는 라이트 제어부와, 상기 라이트 제어부와 동기를 맞추기 위한 제어신호에 따라 상기 라인 메모리의 리드 제어신호를 발생하는 리드 제어부로 구성됨

4. 발명의 용도

와이드 텔레비젼수상기의 데이타압축

Description

와이드 텔레비젼에서의 수평압축 표시회로

제1도는 종래의 회로도.

제2도는 본 발명의 개념을 설명하기 위한 도면.

제3도는 본 발명의 실시예에 따른 블록도.

제4도는 제3도의 리드/라이트 제어부(301,302)이 구체회로도.

제5도는 제3도의 변환필터(303)의 구체회로도.

제6도는 제5도의 변환 방법을 설명하기 위한 도면.

제7도는 제4,5도의 동작 파형도.

본 발명은 와이드 텔레비젼에서의 신호압축회로에 관한 것으로, 특히 현행의 NTSC 방식의 영상신호를 16:9 와이드 텔레비젼 화면상에 표시시키기 위한 와이드 텔레비젼에서의 수평압축 표시회로에 관한 것이다.

일반적으로 제2도(a)와 같이 4:3 화면비를 가진 텔레비젼 수상기에서는 NTSC 방송신호를 수신하여 화면에 대해 풀(FULL)로 표시할 수 있지만 제1도(b)와 같이 16:9화면비를 가진 와이드 텔레비젼 수상기에서는 NTSC 입력영상은 그대로 표시된다. 이때 화면이 좌.우로 확대되는 인물영상의 경우 실제보다 제1도(b)와 같이 옆으로 뚱뚱해지는 현상이 발생된다. 이러한 현상을 해결하기 위한 종래의 방법으로 제1도 및 제2도에서 설명되어진다.

종래는 입력단(101)으로 입력되는 영상신호를 수평적으로 압축하기 위해 제1,2분주기(104,106)에서 발생되는 2개의 클럭을 사용하였다 일반적으로 영상처리장치에서 클럭단(105)에서 필요한 클럭주파수는 cf에 대해 4배인 4 × cf가 사용된다. 이를 이용하여 제1분주기(104)에서 ¼분주하여 4 × cf로 한후 FIFO 방식인 라인메모리(102)의 라이트 클럭으로 사용하고, 제2분주기(106)에서분주하여cf로 하여 라인메모리(102)의 리드클럭으로 사용된다. 상기 라인메모리(102)에서 제1,2분주기(104,106)에서 발생되는 리드/라이트 클럭의 차에 따라 화면을 수평적으로 압축하여 제2도(c)와 같이 표시 시킬 수 있다. 제1도의 cf는 약 14.3㎒이므로 기본 클럭단(105)이 입력클럽은 57㎒가 되는데, 종래는 이 크럭을 발생시키기 위한 PLL 회로의 구성이 복잡해지고, FIFO형 라인메모리(102)를 사용하게 되므로, FIFO를 포함시켜 원칩화할시에 회로구성요소가 증가하게 되고, 특히 제1,2분주기(104,106)에 의한 복수의 클럭의 사용으로 라인메모리(102)의 제어가 복잡하게 되는 문제점이 있다.

따라서 본 발명의 목적은 두 개의 클럭 시스템 사용의 문제점을 해결하기 위하여 라인메모리 동작 클럭인 cf를 기본 클럭으로 하여 라인메모리를 동작시키고, 수평축의 데이타 4개중에서 수평필터를 이용하여 3개만을 추출하여 라이트하고, 정상속도로 리드하여 화면을 수평방향으로 4:3으로 압축시키기 위한 회로를 제공함에 있다.

본 발명의 다른 목적은 입출력 회로 및 인터페이스 회로의 부담을 줄일 수 있는 회로를 제공함에 있다.

본 발명의 또다른 목적은 ASIC 화시 라인메모리를 SRAM으로 교체하기에 용이한 회로를 제공함에 있다.

본 발명의 또다른 목적은 리드/라이트 위치등을 손쉽게 가변할 수 있어, 좌·우 화면 위치 조정이 가능한 회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제3도는 본 발명의 실시예에 따른 블록도이고, 제4도는 제3도의 리드/라이트 제어부(301, 302)의 구체회로도이다.

영상신호를 저장하기 위한 라인메모리(102)와 데이타 입력단(101)의 3화소 데이타로 변환하는 변환필터(303)와,

상기 변환필터(303)의 비 트 변환을 위해 수평동기신호단(HSYNC)의 수평동기신호에 따라 제어신호를 발생함과 동시에 상기 라인 메모리(102)의 라이트 제어신호를 발생하는 라이트 제어부(301)와,

상기 라이트 제어부(301)와 동기를 맞추기 위한 제어신호에 따라 상기 라인 메모리(102)의 리드 제어신호를 발생하는 리드 제어부(302)로 구성된다.

제4도에서 라이트 로드 데이타단(401)의 데이타를 클럭단(403)의 클럭으로 카운트하여 라이트 어드레스 신호를 발생하는 라이트 카운터(WCNT)와,

리드 로드 데이타(409)의 데이타를 클럭단(403)의 클럭으로 카운트하여 리드 어드레스 신호를 발생하는 리드 카운터(RCNT)와,

동기 로드 데이타단(407)의 데이타를 클럭단(403)의 클럭으로 카운트하여 동기 데이타를 발생하는 동기 데이타 카운터(SCNT)와,

상기 클럭단(403)의 크럭에 따라 수평동기신호단(Hsync)의 수평 동기신호에 의해 로드 펄스 신호를 발생하는 로드펄스발생기(LPG)와,

상기 라이트 카운터(WCNT)의 출력을 변환하여 상기 동기데이타 카운터(SCNT)의 로드 제어신호를 발생하는 앤드게이트(AND1), 인버터(INV 1)로 구성된 제1논리부와,

상기 동기 데이타 카운터(SCNT)의 출력을 변환하여 상기 리드카운터(RCNT)의 로드 제어신호를 발생하는 앤드게이트(AND2), 인버터(INV2)로 구성된 제2논리부와,

상기 리드 카운터(RCNT)의 출력으로부터 앤드게이트(AND4), 디플립플롭(DFF3)를 통해 상기 라인메모리(102)의 리드시작신호(LMRSTR)를 발생하고 앤드게이트(AND5), JK플립플롭(JK4)를 통해 리드 인에이블신호(LMRE)를 발생하는 제3논리부와,

상기 제2논리부와 상기 동기 데이타 카운터(SCNT)의 출력으로부터 앤드게이트(AND3), JK플립플롭(JK1)을 통해 저산 수평동기신호(NHsync)를 발생하는 제4논리부와,

상기 제1논리부의 앤드게이트(AND1)의 출력으로부터 디플립플롭(DFF1)을 통해 라인메모리(102)의 라이트 시작 신호(LMRSTW)를 발생하고 상기 로드 펄스 발생기(LPG)의 출력과 상기 제1논리부의 앤드게이트(AND1)의 출력에 의해 JK플립플롭(JK1, JK2), 디플립플롭(DFF2), 낸드게이트(NAND1)를 통해 라이트 인에이블신호(LMWE)와 상기 변환필터(303)의 제1,2선택제어신호(HSEL 1,2)를 발생하는 제5논리부로 구성된다.

제5도는 제3도의 변환필터(303)의 구체회로도로서,

상기 데이타입력단(101)의 데이타를 래치하는 래치회로(LA1∼LA4)와,

상기 래치회로(LA1∼LA4)의 출력을 일정값으로 스케일링 하는 제1∼6프리스켈러(S1∼S6)와,

상기 제1∼6프리스켈러(S1∼S6)의 출력을 가산하는 제1∼제5가산기(A1∼A5)와,

상기 래치회로(LA3), 가산기(A4,A5)의 입력을 라이트 제어부(301)에서 발생되는 제1,2선택제어신호(HSELΦ,HSEL1)에 따라 선택하는 멀티플렉셔(MUX4)로 구성된다.

상기 제1프리스켈러(S1)는 -1/16이고, 제2프리스켈러(S2)는 3/8이며, 제3프리스켈러9S3)는 3/4이고, 제4프리스켈러(S4)는 3/4이며, 제5프리스켈러(S5)는 3/8이고, 제6프리스켈러(S6)는 -1/16정도로 한다. 이는 다음의 식 ①∼④에서 유도된다.

제6도는 상기 제5도의 멀티플랙셔(MUX4)의 입력단(A, B, C, D)이 신호 발생예를 제5도의 각부에서의 동작에 따라 결과를 도시한 것으로 입력 4비트의 데이타에 대해 변환필터(30)에서 3비트로 변환되는 예를 도시한 것으로 제6도의 대문자 A,B,C와 D,E,F는 입력데이타 n,n+1,n+2,n+3의 4개 화소가 변환필터(303)으로 입력될 경우 3개 화소로 변환된 예를 도시한 것이다.

제7도는 본 발명에 따른 제3도∼제5도의 동작 파형도로서,

(7a)는 로드 펄스 발생기(LPG)로 입력되는 수평동기신호단(HSYNC)의 수평동기신호 파형이고,

(7b)는 제4도의 제5논리부의 디클립플롭(DFF1)의 출력파형도로서 라인메모리(102)의 라이트시작 제어신호이고,

(7c)는 제4도의 제5논리부의 낸드게이트(NAND)의 출력파형이다.

(7e)는 제4도의 제3논리부의 디플립플롭(DFF3)의 출력파형도로서, 라인메모리(102)의 리드시작 제어신호 파형이며,

(7f)는 제4도의 제3논리부의 JK플립플롭(JK4)의 출력파형으로서, 라인메모리(102)의 리드인에이블신호 파형이다.

(7g)는 상기(7c)의 확대 파형이고,

(7h), (7i)는 제5논리부의 디플립플롭(DFF2)와 JK플립플롭(JK2)의 출력파형이다.

따라서 본 발명의 구체적 일 실시예를 제3도∼제7도를 참조하여 상세히 설명하면, 상기 라인메모리(102)의 리드/라이트 콘트롤을 위한 구성은 크게 3가지로 구분된다.

첫째 라인메모리(102)의 라이트에 필요한 라이트 시작 펄스신호(LMRSTW) 및 라이트 인에이블신호(LMWE)와 변환필터(303)에서 사용하기 위한 제5도의 멀티플렉션(MUX4)의 제1,2선택제어신호(HSELΦ, HSEL1)는 라이트 제어부(301)에서 발생되고, 이들 신호는 제7도의 (7b),(7c),(7b),(7h),(7j)에 해당된다. 상기 (7b)의 라이트 인에이블 구간은 리드구간의배의 펄스폭을 갖지만 4개의 데이타중에 1개 데이타는 라이트되지 않으므로 리드시 데이타 개수는 A/D변환된 데이타갯수의배가된다.

둘째 상기 라인 메모리(102)의 라이트위치와 리드위치가 다르기 때문에 (라이트속도와 리드속도가 다름) 데이타 리드에 따른 새로운 수평동기신호단(HSYNC)의 신호는 리드 카운터(RCNT), 동기 데이타 카운터(SCNT), 제2,4논리부에서 발생 되도록 구성된다.

세째 라인 메모리(102)의 리드위치를 제어하는 블럭으로 리드시작펄스신호(LMRSTR)와 리드인에이블신호(LMRE)를 발생하는 별도의 구성회로가 요구된다. 이는 제7도의 (7e),(7f)를 발생할 수 있는 회로가 된다. 여기서 리드인에이블 신호의 펄스폭은 라이트인에이블의배이다. 제5도의 변환필터(303)는 A/D 변환된 데이타로부터 4개의 화소마다 3개의 화소씩 라인메모리(102)에 라이트하고, 1화소를 버리기 위해 실행하는 4개 화소→3개 화소로 변환된다.

제6도는 제5도의 변환필터(303)의 원리를 표시한 것으로서, 즉, 연속되는 수평방향의 화소에 대해 주변 4개 화소에 대한 값의 계수에 따라 연산하여 라이트 제어부(301)의 제1,2 선택제어신호(HSELΦ, HSEL1)에 따라 해당하는 연산결과를 멀티플렉셔(MUX4)에서 먹싱한후 라인 메모리(102)에 입력한다. 이때 4개에서 3개화소로 변환하도록 하는 필터링하기 위해 다음 ①∼④식으로 표시된다.

상기 ①에서 ④식중 각 수는 제1프리스켈러(S1)는 -1/16 이고, 제2프리스켈러(S2)는 3/8이고, 제3플리스켈러(S3)는 3/4이고, 제4플리스켈러(S4)는 3/4이며, 제5프리스켈러(S5)는 3/8이고, 제6프리스켈러(S6)는 -1/16정도로 하는 각 화소의 계수값이며, n,n+1,n+2,n+3,n+4는 TFL제 화소 위치를 표시한다.

따라서 데이타 입력단(101)으로 입력된 4개 데이타는 변환필터(303)에서 3 개 데이타로 변환된다. 상기 변환필터(303)의 구체적인 구성은 제5도에서 살펴 볼 수 있는데, 클럭단(105)이 4fsc 신호에 따라 데이타 입력단(101)의 데이타를 래치회로(LA1∼LA4)에서 래치하여 제1∼6프리스켈러(S1∼S6)에서의 비율로 프리스켈링 된다. 상기 제1,6프리스켈러(S1,S6)의 출력은 가산기(A1)에서 가산되고, 제2,4프리스켈러(S2,S4)의 출력은 가산기(A2)에서 가산되며, 제3,5프리스켈러(S3,S5)의 출력은 가산기(A3)에서 가산되고, 가산기(A1,A2)의 출력은 가산기(A4)에서 가산되며, 사기 가산기(A1,A3)의 출력은 가산기(A5)에서 가산된다. 상기 래치(LA3)의 출력(A)과 가산기(A4,A5)의 출력(B,C)을 멀티플렉셔(MUX4)에 입력하여 제4도의 제5논리부의 제7도(7h),(7i)와같이 디플립플롭(DFF2), JK플립플롭(JK2)의 출력단(Q)에서 출력되는 제12,선택제어신호(HSELΦ, HSEL)에 따라 멀티플랙셔(MUX4)의 선택 결과는 3개가 발생된다. 한편, 사이 변환필터(303)에서 변환되어 발생된 신호는 라인메모리(102)에 인가된다. 상기 라인메모리(102)에서의 처리는 라이트제어부(301)와, 리드제어부(302)에 의해 수평압축이 실현되는데, 상기 라인메모리(102)의 수평압축을 위한 라이트 제어부(301) 및 리드제어부(302)의 동작관계는 제4도와 제7도(7a)∼(7e)의 타이밍도에서 구체적으로 살펴볼 수 있다.

제3도의 라이트 제어부(301)의 라이트카운터(WCNT)는 라이트 로드 데이타단(401)으로 인가되는 값에 따라 초기값이 설정되고, 클럭단(403)의 클럭을 카운트 한다. 상기 카운팅값은 (7A)와 같이 수평동기 신호단(405)의 수평동기신호(HSYNC)에 의해 로드 펄스 발생기(LPG)에서 발생되는 로딩 제어신호에 의해 출력된다. 상기 라이트카운터(WCNT)이 출력은 앤드게이트(AN1)를 통해 JK플립플롭(JK1)의 입력신호 및 디플립플롭(DFF1)의 데이타단(D)으로 입력한다. 상기 디플립플롭(DFF1)은 클럭단(403)의 4FSC의 신호에 따라 상기 라인메모리(303)의 라이트시작신호(LMRSTW)를 발생하고, 상기 JK플립플롭(JK1)의 출력은 디플립플롭(DFF2)과 JK플립플롭(JK2)를 클리어하며, 클럭단(403)의 클럭에 따라 디플립플롭(DFF2)에서 분주하여 (7h)와 같이 멀티플렉셔(MUX4)의 제1선택제어단(HSELΦ)의 선택제어신호를 발생하고, 이를 JK플립플롭(JK2)에서 래치하여 (7i)와 같이 제2선택제어단(HSEL1)의 선택제어신호를 발생토록 구성되어 있다. 그리고 상기 (7h),(7f)의 상태를 낸드게이트(NAND1)에 인가하여 (7c)와 같이 라인 메모리(102)의 라이트 인에이블신호(LMWE)가 발생된다. 그리고 동기 로드데이타단(407)의 데이타를 기준값으로 클럭단(403)의 클럭을 카운트하여 앤드게이트(AND1)를 통해 출력하고 인버터(INV1)에서 반전한후 동기데이타 카운터(SCNT)의 카운팅에 따른 로딩을 제어한다. 상기 동기데이타 카운터(SCNT)의 출력은 앤드게이트(AND2, AND3)를 통해 논리화된 신호를 발생하면, JK플립플롭(JK1)에서 래치하여 (7d)와 같이 정상수평동기신호(NHSYNC)를 발생하며, 상기 앤드게이트(AND2)의 출력을 인버터(INV2)에서 반전하여 리드카운드(RCNT)의 로딩신호로 제공되어 카운딩된 값이 앤드게이트(AND4,AND5)를 통해 JK플립플롭(JK4)로 인가되어 (7f)와 같이 라인메모리(102)의 라인메모리 라인 인에이블신호(LMRE)를 발생되고, 상기 앤드게이트(AND4)의 출력은 디플립플롭(DFF3)에 인가되어 (7e)와 같이 라인메모리(102)의 리드시작 신호를(LMRSTR)를 발생한다.

상술한 바와 같이 4:3화면의 16:9화면표시에 라인메모리를 이용한 리드/라이트 제어방식에 있어 리드와 라이트 속도 가변을 위해 2개의 클럭을 사용하는 대신에 1개의 기본 클럭만을 사용함으로서 회로를 단순화 할 수 있고, 입출력 회로 및 인터페이스 회로의 부담을 줄일 수 있으며, ASIC 화시 라인메모리를 SRAM으로 교체하기 용이하여 VLSI화가 손쉽게 실현가능하고, 또한 라이트/리드 위치등을 손쉽게 가변할 수 있는 기능을 가지고 있어 좌·우 화면위치 조절이 가능한 이점이 있다.

Claims (3)

1. 라인 메모리(102)로 구성된 와이드 텔레비젼 수상기의 수평압축표시 회로에 있어서, 데이타입력단(101)의 4화소 데이타를 3화소 데이타로 변환하는 변환필터(303)와, 상기 변환필터(303)의 4개 화소에서 3개 화소로의 변환을 위해 수평동기신호단(HSYNC)의 수평동기신호에 따라 제어신호를 발생함과 동시에 상기 라인메모리(102)의 라이트 제어신호를 발생하는 라이트 제어부(301)와, 상기 라이트 제어부(301)와 동기를 맞추기 위한 제어신호에 따라 상기 라인 메모리(102)의 리드 제어신호를 발생하는 리드 제어부(302)로 구성됨을 특징으로 하는 와이드 텔레비젼에서의 수평압축 표시회로.
2. 제1항에 있어서, 리드/라이트 제어부(301,302)는 라이트 로드 데이타단(401)의 데이타를 클럭단(403)의 클럭으로 카운트하여 라이트 어드레스 신호를 발생하는 라이트 카운터(WCNT)와, 리드 로드 데이타(409)의 데이타를 클럭단(403)의 클럭으로 카운트하여 리드 어드레스 신호를 발생하는 리드 카운터(RCNT)와, 동기 로드 데이타단(407)의 데이타를 클럭단(403)의 클럭으로 카운트하여 동기 데이타를 발생하는 동기 데이타 카운터(SCNT)와, 상기 클럭단(403)의 클럭에 따라 수평동기신호단(Hsync)의 수평 동기 신호에 의해 로드 펄스 신호를 발생하는 로드펄스발생기(LPG)와, 상기 라이트 카운터(WCNT)의 출력을 변환하여 상기 동기데이타 카운터(SCNT)의 로드 제어신호를 발생하는 앤드게이트(AND1), 인버터(INV1)로 구성된 제1논리부와, 상기 동기 데이타 카운터(SCNT)의 출력을 변환하여 상기 리드카운터(RCNT)의 로드 제어신호를 발생하는 앤드게이트(AND2), 인버터(INV2)로 구성된 제2논리부와, 상기 리드 카운터(RCNT)의 출력으로부터 앤드게이트(AND4), 디플립플롭(DFF3)를 통해 상기 라인메모리(102)의 리드시작신호(LMRSTR)를 발생하고 앤드게이트(AND5), JK플립플롭(JK1)를 통해 리드 인에이블신호(LMRE)를 발생하는 제3논리부와, 상기 제2논리부와 상기 동기 데이타 카운터(SCNT)의 출력으로부터 앤드게이트(AND3), JK플립플롭(JK1)을 통해 정상 수평동기신호(NHsync)를 발생하는 제4논리부와, 상기 제1논리부와 상기 제1논리부의 앤드게이트(AND1)의 출력으로부터 디플립플롭(DFF1)을 통해 라인메모리(102)의 라이트 시작 신호(LMRSTW)를 발생하고 상기 로드 퍼스 발생기(LPG)의 출력과 상기 제1논리부의 앤드게이트(AND1)의 출력에 의해 JK플립플롭(JK1, JK2), 디플립플롭(DFF2), 낸드게이트(NAND1)를 통해 라인트 인에이블신호(LMWE)와 상기 변환필터(303)의 제1,2선택제어신호(HSEL1,2)를 발생하는 제5논리부로 구서됨을 특징으로 하는 와이드 텔레비젼에서의 수평압축 표시회로.
3. 제1항에 있어서, 변환필터(303)는, 상기 데이타입력단(101)의 데이타를 래치하는 래치회로(LA1∼LA4)와 상기 래치회로(LA1∼LA4)의 출력을 일정값으로 스케일링하는 제1∼6프리스켈러(S1∼S6)와, 상기 제1∼6프리스켈러(S1∼S6)의 출력을 가산하는 제1∼제5가산기(A1∼A5)와, 상기 래치회로(LA3), 가산기(A4,A5)의 입력을 라이트 제어부(301)에서 발생되는 제1,2선택제어신호(HSELΦ,HSEL1)에 따라 선택하는 멀티플랙셔(MUX4)로 구성됨을 특징으로 하는 와이드 텔레비젼에서의 수평압축 표시회로.