JPH0877343A - ラスター／ブロック変換方法並びにこの方法を実施する装置 - Google Patents

Abstract

(57)【要約】 【目的】 大きなメモリ容量のメモリを備えることなく
ラスター／ブロック変換が行えるようにすること等を目
的とする。 【構成】 Ａを現在のアドレス座標とし、Ａ′を次のア
ドレス座標とし、Ｂを加算値とし、Ｃを水平方向ピクセ
ル数とし、χをブロックの水平方向一辺のピクセル数と
し、ＸをＣ／χの演算で求めた値とし、Ｙを変換回数と
するとき（ステップ１）、Ｘ^Y ＞（Ｃ−１）の関係が成
立した場合は、Ｘ^Y ／（Ｃ−１）の式における余りをＢ
とし（ステップ４，５）、Ｘ^Y ＞（Ｃ−１）の関係が成
立しない場合は、Ｘ^Y の演算結果をＢとし（ステップ
３，４）、上記求めたＢに基づき、Ａ′＝Ａ＋Ｂの式に
よって次のアドレスを求めてラスターデータをブロック
データに変換する（ステップ６〜８）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像圧縮処理等に用い
ることができるラスター／ブロック変換方法並びにこの
方法を実施する装置に関する。

【０００２】

【従来の技術】従来の画像処理においては、画像データ
をラスター（線順次に並ぶ水平方向の画像データ）とし
てピクセル毎のデータ処理を行うことが主流であった。
しかし、近年の画像圧縮技術の向上等に伴い、上記ラス
ターで画像処理を行うよりも、ブロック（水平方向×垂
直方向のブロック状の画像データ群）で画像処理を行う
ことが多くなってきている。特に、カラー静止画におい
ては、ＪＰＥＧ方式がブロックで画像処理を行うように
規格化されたため、ラスター／ブロック変換装置の重要
度が増している。

【０００３】

【発明が解決しようとする課題】ところで、従来のラス
ター／ブロック変換装置において、当該変換処理をソフ
トウェアによって実行する場合は、１画面分の画像デー
タをフレームメモリに格納して必要なアドレスを発生す
るようにしており、ハードウェアによって実行する場合
には、画面サイズによってアドレスを指示するようにし
ていた。

【０００４】図１４は、１画面分の画像データを格納す
るフレームメモリを使用してブロック→ラスター変換を
行う場合の処理内容を示したフローチャートである。

【０００５】このフローチャートにおいて、Ａはアドレ
ス、Ｂは水平方向ピクセル数／８の値（８×８ブロック
を想定している）である。まず、初期化を実行し（ステ
ップ７１）、次に、カウントＵＰ要因（本発明の実施例
を参照）に基づきカウントＵＰするか否かを判断する
（ステップ７２）。カウントＵＰする場合には、Ｃの値
が８に一致するか否かを判断する（ステップ７３）。Ｃ
の値が８に一致した場合には、Ｄ＝Ｄ＋１、Ａ＝Ａ＋
（８×Ｄ）、及びＣ＝０の処理を実行する（ステップ７
４）。一方、一致しない場合には、Ａ＝Ａ＋Ｂ、及びＣ
＝Ｃ＋１の処理を実行する（ステップ７５）。

【０００６】しかしながら、上記のラスター／ブロック
変換においては、１画面分のフレームメモリを備える必
要があるためコストが割高になる。また、ハードウェア
では画面サイズによりアドレスを指示しており、画面サ
イズが大きくなればそれだけ大きなメモリが必要になっ
てコスト高になる。また、画面サイズが違えば異なるア
ドレスを発生させる必要があるが、これに対応すること
はできなかった。

【０００７】本発明は、上記の事情に鑑み、大きなメモ
リ容量のメモリを備えることなくラスター／ブロック変
換を行うことができ、また、画面サイズの相違で変化す
る演算係数を任意に変更可能としてアドレスを自動的に
発生することのできるラスター／ブロック変換方法並び
にこの方法を実施する装置を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】本発明のラスター／ブロ
ック変換方法は、Ａを現在のアドレス座標とし、Ａ′を
次のアドレス座標とし、Ｂを加算値とし、Ｃを水平方向
ピクセル数とし、χを１ブロックの水平方向ピクセル数
とし、ＸをＣ／χの演算で求めた値とし、Ｙを変換回数
とするとき、Ｘ^Y ＞（Ｃ−１）の関係が成立した場合
は、Ｘ^Y ／（Ｃ−１）の式における余りをＢとし、Ｘ^Y
＞（Ｃ−１）の関係が成立しない場合は、Ｘ^Y の演算結
果をＢとし、上記求めたＢに基づき、Ａ′＝Ａ＋Ｂの式
によって次のアドレスを求めてラスターデータをブロッ
クデータに変換する一方、χ^Y ＞（Ｃ−１）の関係が成
立した場合は、χ^Y ／（Ｃ−１）の式における余りをＢ
とし、χ^Y ＞（Ｃ−１）の関係が成立しない場合は、χ
^Y の演算結果をＢとし、上記求めたＢに基づき、Ａ′＝
Ａ＋Ｂの式によって次のアドレスを求めてブロックデー
タをラスターデータに変換することを特徴とする。

【０００９】また、上記方法におけるＸ^Y の値或いはχ
^Y を、カウント回数がＸ或いはχに至るまで同一値を順
次加算させた値を用いることにより得るとともに、ブロ
ックの大きさで定まるメモリ内の全ピクセルに対する変
換処理終了後の次の変換処理に際して上記順次加算させ
た値を上記同一値とするようにしてもよい。

【００１０】また、本発明のラスター／ブロック変換方
法においては、ブロックの大きさに対応して変数を適宜
変更することを特徴とするようにしてもよい。

【００１１】また、本発明のラスター／ブロック変換装
置は、上記ラスター／ブロック変換方法を実施するため
に、カウント回数がＸ或いはχに至るまで同一値を順次
加算させる加算手段と、ブロックの大きさで定まるメモ
リ内の全ピクセルに対する変換処理終了後の次の変換処
理に際して上記順次加算させた値を上記同一値とするた
めのラッチ手段とを備えている。

【００１２】

【作用】上記第１の構成によれば、水平方向ピクセル数
×ブロックの一辺のピクセル数のメモリ容量があればラ
スター／ブロック変換を行うことができま。また、外部
で設定された任意の画面サイズにおいてラスター／ブロ
ック変換のためのメモリのアドレスを自動的に発生する
ことができる。しかも、ラスター→ブロック変換とブロ
ック→ラスター変換とを同じ演算式（係数を違えるの
み）によって行うことができる。

【００１３】上記第２、第４の構成によれば、乗算処理
を行わずに、加算処理によって変換のためのアドレスを
生成することができる。

【００１４】上記第３の構成によれば、ブロックの大き
さに対応して係数を任意に変更するので、一般的な８×
８ピクセルのブロックだけでなく、例えば、１６×１６
ピクセルのブロックにも容易に対応することができる。

【００１５】

【実施例】

（実施例１）以下、本発明のその実施例を示す図に基づ
いて説明する。本実施例では、ソフトウェアによってラ
スター／ブロック変換を実行する。

【００１６】（ラスター→ブロック変換）まず、ラスタ
ーからブロック（８×８）への変換処理を示す。ラスタ
ーからブロックへの変換処理は、以下のようにメモリに
対する読出・書込アドレスを生成することによって行わ
れる。

【００１７】読出・書込アドレスＡ′は、現在のアドレ
スであるＡと、以下の計算によって与えられる加算値Ｂ
とを加算することによって得られる。加算値Ｂは、Ｘ^Y
＞（Ｃ−１）の関係が成立した場合には、Ｘ^Y ／（Ｃ−
１）の余りの値（後記するように、Ｘ^Y ％（Ｃ−１）で
表わせる）であり、Ｘ^Y ＞（Ｃ−１）の関係が成立しな
い場合には、Ｘ^Y の値である。上記Ｘは、Ｃ／χの計算
により算出される。Ｃは水平方向ピクセル数であり、χ
はブロックの大きさ（ブロックの水平方向ピクセル数）
であり、Ｙは変換回数である。本実施例では、８×８ブ
ロックとしているので、χ＝８となる。

【００１８】以上の関係および各変数をまとめて示す
と、以下のようになる。

【００１９】

【数１】Ｘ^Y ＞（Ｃ−１）の関係が成立した場合 Ｂ＝Ｘ^Y ％（Ｃ−１） Ｘ^Y ＞（Ｃ−１）の関係が成立しない場合 Ｂ＝Ｘ^Y Ａ′＝Ａ＋Ｂ Ａ＝現在のアドレス座標 Ａ′＝次のアドレス座標 Ｂ＝加算値 Ｃ＝水平方向ピクセル数 χ＝ブロックの大きさ（本実施例ではχ＝８） Ｘ＝Ｃ／χ Ｙ＝変換回数

【００２０】図１は、ラスターからブロックへの変換処
理を示すフローチャートである。まず、ステップ１で
は、各変数の初期化処理を行う。次に、カウントアップ
決定要因に基づいてカウントアップするか否かを判断す
る（ステップ２）。このカウントアップを決定する要因
とは、以下のような場合を意味する。例えば、ブロック
が８×８から成るとき、この８×８ブロックにおける一
列の８個分のアドレスを発生させる場合、この８個のド
レスはアドレス信号の下位３ビットにおいて“０００〜
１１１”で表すことができ、そして、その次のアドレス
を発生するためには第４ビット目に桁上げをする必要が
あるが、この桁上げが必要になる時点をカウントアップ
要因としている。

【００２１】ステップ２でカウントアップを実行すべき
と判断した場合には、Ｂ＝Ｘ^Y の計算を実行する（ステ
ップ３）。次に、Ｂ＞（Ｃ−１）か否かを判断する（ス
テップ４）。ステップ４でＹＥＳとされるのは、Ｘ^Y ＞
（Ｃ−１）の関係が成立した場合であるので、Ｂ＝Ｂ％
（Ｃ−１）の計算を実行する（ステップ５）。ステップ
３ではＢ＝Ｘ^Y の計算を行っているので、ステップ５の
計算は、Ｘ^Y ／（Ｃ−１）の余りをＢとする処理が行わ
れたことになる。そして、このように算出されたＢを用
いて次のアドレスであるＡ′を、Ａ＝Ａ＋Ｂの計算処
理、及びＡ′＝Ａの処理によって求める（ステップ
６）。

【００２２】一方、ステップ４でＮＯとされた場合は、
Ｘ^Y ＞（Ｃ−１）の関係が成立しない場合であるので、
ステップ３で求めたＢ（Ｂ＝Ｘ^Y ）を用いて、そのまま
Ａ＝Ａ＋Ｂの計算、及びＡ′＝Ａを実行する（ステップ
６）。

【００２３】以上のようにして求められた次のアドレス
Ａ′によってメモリに対する読出・書込が実行される。

【００２４】上記ステップ６の処理の後、Ａ′の値と
（Ｃ−１）の値とが一致するか否かを判断する（ステッ
プ７）。一致しなければ、ステップ２に進む一方、一致
したならば、Ａ′＝０及びＡ＝０の処理を実行するとと
もに、Ｙをインクリメントする処理を実行し（ステップ
８）、ステップ２に進む。

【００２５】以上の処理が実行されることにより、図２
乃至図４に示すように、メモリにデータが格納されてい
くことになる。なお、この図は、８×５６のラインメモ
リの内容を示したものであり、８×５６個の枠中の数字
は、線順次に並ぶピクセルの番号を示している。また、
図２は０回目（Ｙ＝０）の時点のメモリ内容を、図３は
１回目（Ｙ＝１）の時点のメモリ内容を、図４は２回目
（Ｙ＝２）の時点のメモリ内容を示している。

【００２６】また、この例では、水平方向のピクセル数
は５６なのでＣ＝５６となり、８×８のブロックとする
のでＸ＝７（５６／８）となる。なお、本実施例では、
このようにラインメモリを用いた例を示しているが、本
方法においても、１画面メモリを用いることが可能であ
る。

【００２７】次に、図１のフローチャートに従って処理
の内容を具体的に説明する。まず、初期化後の最初のス
テップ３で行われる計算では、Ｙ＝０なので、Ｘ^Y ＝７
⁰ ＝１となる。従って、Ｘ^Y ＞（Ｃ−１）は成立せず、
ステップ４ではＮＯと判断され、ステップ６に進むこと
になる。前記のステップ３の処理によってＢ＝１となっ
ているので、ステップ６では、Ａ＝Ａ＋１の計算、及び
Ａ′＝Ａの処理によって次のアドレスＡ′を算出するこ
とになる。以上の処理は、Ａ＝（５６−１）となるまで
繰り返し実行される。

【００２８】ここで、０〜７までの合計８個のアドレス
は、アドレス信号の下位３ビットを０００〜１１１まで
順にインクリメントすることにより行うことができる。
その次の８〜１５までの合計８個のアドレスは、第４ビ
ット目を“１”とし、３ビットの信号を０００〜１１１
まで順にインクリメントすればよいことになる。以後の
８個のアドレス発生も、同様に、第４ビット目以上にお
いて順次桁上げを実行していけばよい。この第４ビット
目以上において順次桁上げをする処理は、カウントアッ
プ要因が発生する毎にステップ２でＹＥＳとされ、ステ
ップ６を経ることにより実行される。

【００２９】前記のＡ＝Ａ＋１、及びＡ′＝Ａで得られ
るＡ′は、既に述べたように、上記第４ビット目以上の
値に対応しており、このＡ′は下位３ビットが０００〜
１１１を繰り返す毎に１ずつ増加するため、図２のごと
く、メモリのアドレス順にデータが格納されていくこと
になる。具体的には、Ａの値が“０”のときは０〜７番
地、“１”のときは、８〜１５番地、というようにアド
レスが生成されてデータが格納されていく。なお、この
図２に示した状態では、当初のメモリにはデータが格納
されていないため、上記のごとく生成されたアドレスに
よってデータの書込のみが行われる。

【００３０】ステップ７においてＡ′＝（５６−１）と
なると、ステップ８に進む。上記の“５６”は、二進数
で表すと“１１１０００”である。Ａ′は前述のよう
に、第４ビット目以上の値に対応している。“１１１０
００”が上記Ａ′として第４ビット目〜第９ビット目の
値であるため、その十進数値は、“４４８”になる。即
ちＡ′＝（５６−１）なるときのアドレスは、メモリの
最終番地である４４７番地であり、当該メモリ全体の処
理を終了したことになる。

【００３１】そして、ステップ８で、ＡとＡ′のクリ
ア、及びＹのインクリメントを実行し、再びステップ２
に進むことになる。

【００３２】上記ステップ８を経てステップ２に進む場
合、Ｙ＝１となっているため、Ｘ^Y＝７¹ ＝７となる。
この場合も、ステップ３，４において、Ｘ^Y ＞（Ｃ−
１）は成立せず、Ｂ＝Ｘ^Y ＝７となる。従って、ステッ
プ６において、Ａ＝Ａ＋７の計算及びＡ′＝Ａの処理に
よって次のアドレスが算出される。

【００３３】前記のＡ＝Ａ＋７、及びＡ′＝Ａで得られ
るＡ′は、既に述べたように、上記第４ビット目以上の
値に対応しており、このＡ′は下位３ビットが０００〜
１１１を繰り返す毎に７ずつ増加するため、図３のごと
く、５６個飛びにメモリのアドレスが生成され、そのア
ドレスに次のデータが格納されていくことになる。

【００３４】具体的には、Ａの値が“０”のときは０〜
７番地には次のデータにおける０〜７が、“７”のとき
は５６〜６３番地には次のデータにおける８〜１５が、
というように生成されたアドレスにデータが格納されて
いく。即ち、図２における０〜７，５６〜６３，１１２
〜１１９，……，３９２〜３９９のデータが読み出され
ると同時に、図３に示すように、上記ブロック枠内に、
次のデータにおける０〜７，８〜１５，１６〜２３，…
…，５６〜６３の８個ずつのデータが書き込まれること
になる。

【００３５】ここで、或るアドレスに０〜７を加算して
得られる合計８個のアドレスは、第４ビット目以上のビ
ットを上記或るアドレスに対応させるとともに下位３ビ
ットを０００〜１１１まで順にインクリメントすること
により発生させることができる。図３の場合であれば、
０〜７のデータは０〜７のアドレスに、８〜１５のデー
タは、５６〜６３のアドレスに、という具合であり、上
記或るアドレスといのは、この場合、“０”，“５
６”，“１１２”，…，“３９２”という具合になる。

【００３６】前記のＡ＝Ａ＋７の計算とＡ′＝Ａの処理
で得られるＡ′は、前述したように、第４ビット目以上
のビットに対応している。Ａ′＝７であるとき、この７
を二進数で表せば、“１１１”であり、この“１１１”
を第４〜第６ビットに当てはめれば、この“１１１”は
十進数で“５６”を意味することになる。また、Ａ′＝
１４であるとき、この１４を二進数で表せば、“１１１
０”であり、この“１１１０”を第４〜第７ビットに当
てはめれば、この“１１１０”は十進数で“１１２”を
意味することになる。

【００３７】即ち、前記のＡ＝Ａ＋７の計算とＡ′＝Ａ
の処理で得られるＡ′は、前記の或るアドレスである
“０”，“５６”，“１１２”，…，“３９２”を表す
ものとなる。このような或るアドレス（先頭アドレス）
の生成とそれに追加される下位３ビットのインクリメン
トにより、図３のごとく、８×８ブロックのデータ読出
が行われることになる。

【００３８】次に、ステップ７においてＡ′＝（５６−
１）となると、ステップ８に進む。上記の“５６”は、
二進数で表すと“１１１０００”である。Ａ′は前述の
ように、第４ビット目以上の値である。“１１１００
０”が上記Ａ′として第４ビット目〜第９ビット目の値
であるため、その十進数値は、“４４８”になる。即ち
Ａ′＝（５６−１）なるときのアドレスは、メモリの最
終番地である４４７番地であり、当該メモリ全体の処理
を終了したことになる。

【００３９】そして、ステップ８で、ＡとＡ′のクリア
と、Ｙのインクリメントを実行し、再びステップ２に進
むことになる。

【００４０】上記ステップ８を経てステップ２に進む場
合、Ｙ＝２となっているため、Ｘ^Y＝７² ＝４９とな
る。この場合も、ステップ３，４において、Ｘ^Y ＞（Ｃ
−１）は成立せず、Ｂ＝Ｘ^Y ＝４９となる。従って、ス
テップ６において、Ａ＝Ａ＋４９の計算及びＡ′＝Ａの
処理によって次のアドレスが算出される。

【００４１】前記のＡ＝Ａ＋４９およびＡ′＝Ａで得ら
れるＡ′は、既に述べたように、上記第４ビット目以上
の値に対応しており、このＡ′は下位３ビットが０００
〜１１１を繰り返す毎に４９ずつ増加するため、図４の
ごとく、３９２個飛びにメモリのアドレスが生成され、
そのアドレスに次のデータが格納されていくことにな
る。

【００４２】具体的には、Ａの値が“０”のときは０〜
７番地に次のデータにおける０〜７を、“４９”のとき
は５６〜６３番地に次のデータにおける８〜１５を、と
いうように生成されたアドレスにデータが格納されてい
く。即ち、図３における０〜７，５６〜６３，１１２〜
１１９，……，３９２〜３９９のデータが読み出される
と同時に、図４に示すように、その読み出したアドレス
に、次のデータにおける０〜７，８〜１５，１６〜２
３，……，５６〜６３のデータが書き込まれることにな
る。

【００４３】次に、ステップ８を経てステップ２に進む
場合、Ｙ＝３となっているため、Ｘ^Y ＝７³ ＝３４３と
なる。この場合は、ステップ３，４において、Ｘ^Y ＞
（Ｃ−１）が成立するので、Ｂ＝Ｘ^Y ／（Ｃ−１）＝１
３となる。従って、ステップ６において、Ａ＝Ａ＋１３
の計算及びＡ′＝Ａの処理によって次のアドレスが算出
される。

【００４４】以後同様の処理が実行され、上記の如くラ
インメモリを用いて１画面のデータについてラスターか
らブロックへの変換処理が実行されることになる。

【００４５】（ブロック→ラスター変換）次に、ブロッ
ク（８×８）からラスターへの変換処理を示す。ブロッ
クからラスターへの変換処理は、以下のようにメモリに
対する読出・書込アドレスを生成することによって行わ
れる。

【００４６】算出すべき読出・書込アドレスをＡ′は、
現在のアドレスであるＡと、以下の計算によって与えら
れる加算値Ｂとを加算することによって算出される。加
算値Ｂは、χ^Y ＞（Ｃ−１）の関係が成立した場合に
は、χ^Y ／（Ｃ−１）の余りであり、χ^Y ＞（Ｃ−１）
の関係が成立しない場合には、χ^Y である。上記Ｃは水
平方向ピクセル数であり、χはブロックの大きさであ
り、Ｙは変換回数である。本実施例では、８×８ブロッ
クとしているので、χ＝８となる。

【００４７】以上の関係および各変数のをまとめて示せ
ば、以下のようになる。なお、変数の定義は数１の場合
と同じである。

【００４８】

【数２】χ^Y ＞（Ｃ−１）の関係が成立した場合 Ｂ＝χ^Y ％（Ｃ−１） χ^Y ＞（Ｃ−１）の関係が成立しない場合 Ｂ＝χ^Y Ａ′＝Ａ＋Ｂ

【００４９】図５は、ブロックからラスターへの変換処
理を示すフローチャートである。まず、ステップ１１で
は、各変数の初期化処理を行う。次に、カウントアップ
するか否かを判断する（ステップ１２）。このカウント
アップを決定する要因は、図１のフローチャートの場合
と同様である。

【００５０】ステップ１２でカウントアップを実行すべ
きと判断した場合には、Ｂ＝χ^Y の計算を実行する（ス
テップ１３）。次に、Ｂ＞（Ｃ−１）か否かを判断する
（ステップ１４）。ステップ１４でＹＥＳとされた場合
は、χ^Y ＞（Ｃ−１）の関係が成立した場合であるの
で、Ｂ＝Ｂ％（Ｃ−１）の計算を実行する（ステップ１
５）。この計算は、ステップ１３でＢ＝Ｘ^Y の計算を行
っているので、χ^Y ／（Ｃ−１）の余りをＢとする処理
が行われたことになる。そして、このように算出された
Ｂを用いて次のアドレスであるＡ′を、Ａ＝Ａ＋Ｂの計
算処理、及びＡ′＝Ａの処理によって求める（ステップ
１６）。

【００５１】一方、ステップ１４でＮＯとされた場合
は、χ^Y ＞（Ｃ−１）の関係が成立しない場合であるの
で、ステップ１３で求めたＢ（Ｂ＝χ^Y ）を用いて、そ
のままＡ＝Ａ＋Ｂの計算を実行する（ステップ１６）。

【００５２】以上のようにして求められた次のアドレス
Ａ′によってメモリに対する読出・書込が実行される。

【００５３】上記ステップ６の処理の後、Ａ′の値と
（Ｃ−１）の値とが一致するか否かを判断する（ステッ
プ７）。一致しなければ、ステップ２に進む一方、一致
したならば、Ａ′＝０及びＡ＝Ａ′の処理を実行すると
ともに、Ｙをインクリメントする処理を実行し（ステッ
プ８）、ステップ２に進む。

【００５４】以上の処理が実行されることにより、図６
乃至図８に示すように、メモリにデータが格納されてい
くことになる。

【００５５】図６は０回目（Ｙ＝０）の時点のメモリ内
容を示している。０回目では、Ａ＝Ａ＋１、及びＡ′＝
Ａによって次のアドレスＡ′が求められるため、ラスタ
ー→ブロック変換における０回目と同様のアドレス生成
が実行されることになる。

【００５６】図７は１回目（Ｙ＝１）の時点のメモリ内
容を示している。１回目では、Ａ＝Ａ＋８、Ａ′＝Ａに
よって次のアドレスＡ′が求められるため、ラスター→
ブロック変換におけるＡ＝Ａ＋７、Ａ′＝Ａにおける処
理によるアドレス生成に対して、８個分増加したアドレ
スの生成が行われる。

【００５７】図８は２回目（Ｙ＝２）の時点のメモリ内
容を示している。１回目では、Ａ＝Ａ＋９、Ａ′＝Ａに
よって次のアドレスＡ′が求められるため、ラスター→
ブロック変換におけるＡ＝Ａ＋７、Ａ′＝Ａにおける処
理によるアドレス生成に対して、１６個分増加したアド
レスの生成が行われる。

【００５８】なお、図６〜図８のメモリ内容と図２〜図
４のメモリ内容との間には、対応関係はない。

【００５９】上記の構成により、水平方向ピクセル数×
ブロックの一辺のピクセル数のメモリ容量で、ラスター
データをブロックデータに変換でき、また、ブロックデ
ータをラスターデータに変換できる。更に、上記実施例
のように、８×８のブロックに限らず、任意のサイズの
ブロックへの変換およびその逆の変換が行える。例え
ば、数１の式のＸの値を水平方向ピクセル数／７とし、
数２の式のχを７とすることにより、７×７のブロック
への変換およびその逆変換が行えることになる。なお、
χを７とする場合には、水平方向ピクセル数Ｃは、例え
ば４９というように、７の倍数となる。更には、７×８
といったブロックにも対応できる。

【００６０】（実施例２）以下、本発明のその実施例を
示す図に基づいて説明する。本実施例は、ハードウェア
によってラスター／ブロック変換を実行する場合を説明
する。

【００６１】図９は、ハードウェアによってラスター→
ブロック変換を実行する場合の処理内容を示したフロー
チャートである。ハードウェアによる上記変換処理にお
いては、乗算器を用いずに加減算器で構成した。図９の
処理内容は、加減算器を用いて上記変換処理を行う場合
を示している。

【００６２】図１０は、ハードウェアによってブロック
→ラスター変換を実行する場合の処理内容を示したフロ
ーチャートである。ハードウェアによる上記変換処理に
おいては、乗算器を用いずに加減算器で構成した。図１
０の処理内容は、加減算器を用いて上記変換処理を行う
場合を示している。

【００６３】図１１は、上記図９，１０の処理内容を実
行するハードウェアを示した回路図である。

【００６４】なお、図９，図１０，図１１の相互間で
は、各符号は対応関係を有すものであるが、前記の実施
例１で用いた符号との間には対応関係はない。本実施例
では、符号は以下のように定義される。

【００６５】 Ａ：水平方向ピクセル数／ブロックの大きさ Ｂ：水平方向ピクセル数 Ｃ：カウント値 Ｄ：実施例１におけるＢに相当（初期値は、Ｘ⁰ ＝１な
ので１に設定） Ｅ：余りの数値 Ｆ：アドレス

【００６６】（ラスター→ブロック変換）まず、図９の
フローチャートを用いて、ラスター→ブロック変換を説
明する。変換の考え方自体は、実施例１の数１の式に基
づく変換処理と同じである。上記フローチャート及び上
記回路構成は、数１の式に基づく変換処理をハードウェ
アで行うのに適した構成にしたものである。

【００６７】図９のフローチャートを図１のフローチャ
ートとの対応関係で説明する。ステップ３１，３２は、
図１のステップ１，２と同様の処理を実行する。次に、
ステップ３３の判断処理により、Ｃが１〜６の値を採る
間はＹＥＳとなり、ステップ３４においてＣ＝Ｃ＋１及
びＥ＝Ｅ＋Ｄの加算処理を行うとともに、Ｅ＞（Ｂ−
１）か否かを判断する（ステップ３５）。Ｅが０〜５５
の値を採る間は、ＮＯと判断され、ステップ３７に進む
が、Ｅが５６以上の値を採ると、Ｅ＝Ｅ−（Ｂ−１）の
処理を実行し（ステップ３６）、その後にステップ３７
に進む。また、ステップ３３において、Ｃ＝７とされた
ときには、ＮＯとなり、そのままステップ３７に進む。

【００６８】ステップ３７では、Ｆ＝Ｆ＋Ｄの処理を実
行する。この処理は、図１のステップ６に対応する。即
ち、アドレスを算出する処理である。

【００６９】ここで、Ｆが１，２，３，…のように増加
する場合、即ち、ステップ３８において、Ｆ＞（Ｂ−
１）か否かの判断でＮＯとされ、更にステップ４０にお
いてＦ＝＝（Ｂ−１）か否かの判断でＮＯとされて再び
ステップ３７に至る場合には、実施例１で示した０回目
（Ｙ＝０）と同様、図２に示したごとく、アドレスが生
成されてデータが格納されていく。

【００７０】なお、ステップ３８とステップ３９の処理
により、生成されたアドレスＦがラインメモリの最大ア
ドレスを越えた場合に、当該アドレスＦが適正値に修正
される。また、ステップ４０は、図１のステップ７に対
応した処理を実行する。ステップ４０においてＮＯとさ
れる場合は、ラインメモリの全アドレスを生成した場合
であり、この場合は、Ｆ＝０，Ｄ＝Ｅ，及びＣ＝１の処
理が実行される（ステップ４１）。Ｆ＝０はアドレスを
初期化する処理である。Ｄ＝Ｅの処理は、図１の処理で
いえば、Ｙをインクリメントし、このＹによりＢを求め
る処理に相当する。Ｃ＝１は、Ｃの初期化である。

【００７１】上記のステップ４１の処理を経た後のステ
ップ３２以降の処理は、実施例１で示した１回目（Ｙ＝
１）の処理に相当するものである。即ち、Ｄ＝Ｅの処理
によって、Ｄ＝７となっており、このときのアドレスＦ
は、Ｆ＝Ｆ＋７で表されることになる。これは、ステッ
プ３３により、Ｃが０〜６の間、ステップ３４でＥ＝Ｅ
＋Ｄの処理が繰り返されていたため、Ｅ＝７となってお
り、Ｄ＝ＥによってＤ＝７となるからである。

【００７２】また、ステップ３８において、Ｆ＞（Ｂ−
１）か否かの判断でＮＯとされ、更にステップ４０にお
いてＦ＝＝（Ｂ−１）か否かの判断でＮＯとされて再び
ステップ３７に至る場合には、Ｆ＝Ｆ＋Ｄの処理によ
り、Ｆは、７，１４，２１，…のように増加することに
なる。従って、実施例１で示した１回目（Ｙ＝１）と同
様、図２に示したごとく、アドレスが生成されてデータ
が格納されていく。

【００７３】更に、上記の如く、実施例１で示した１回
目（Ｙ＝１）と同様の処理がなされた後、ステップ４１
を経て再びステップ３２以降の処理を繰り返すが、この
ときの上記のステップ４１の処理を経た後のステップ３
２以降の処理は、実施例１で示した２回目（Ｙ＝２）の
処理に相当する。即ち、Ｄ＝Ｅの処理によって、Ｄ＝４
９となっており、このときのアドレスＦは、Ｆ＝Ｆ＋４
９で表されることになる。これは、ステップ３３によ
り、Ｃが１〜６の間、ステップ３４でＥ＝Ｅ＋Ｄの処理
が繰り返されていたため、Ｅ＝４９となっており、Ｄ＝
ＥによってＤ＝４９となるからである。

【００７４】また、ステップ３８において、Ｆ＞（Ｂ−
１）か否かの判断でＮＯとされ、更にステップ４０にお
いてＦ＝＝（Ｂ−１）か否かの判断でＮＯとされて再び
ステップ３７に至る場合には、Ｆ＝Ｆ＋Ｄの処理によ
り、Ｆは、４９，９８，…のように増加することにな
る。従って、実施例１で示した２回目（Ｙ＝２）と同
様、図４に示したごとく、アドレスが生成されてデータ
が格納されていく。

【００７５】（ブロック→ラスター変換）まず、図１０
のフローチャートを用いてブロック→ラスター変換を説
明する。変換処理自体は、実施例１の数式２に基づく変
換処理と同じである。このフローチャートは、図１のフ
ローチャートに対する図５のフローチャートの関係と同
様であり、図９のフローチャートの処理において、Ｃの
比較対象としてブロックを構成している一辺のピクセル
数を当てはめたものである。

【００７６】これにより、実施例１の図６乃至図８で示
したのと同様のアドレス生成が実行されることになる。

【００７７】次に、図１１の回路図を、図９，１０の処
理内容との対応で説明する。

【００７８】減算器１は、Ｂ−１の処理を実行するもの
であり、その減算出力は、比較器７，１２，１３、及び
減算器８，１４に入力されるようになっている。上記の
比較器７，１２，１３は、フローチャートのステップ３
５，５５、ステップ４０，６０、ステップ３８，５８の
処理にそれぞれ対応し、減算器８，１４は、ステップ３
６，５６、ステップ３９，５９にそれぞれ対応する。

【００７９】３ビットシフター２は、Ｂを１／８した
値、即ちＡを生成し、これをマルチプレクサ３に入力す
る。

【００８０】マルチプレクサ３は、ラスター→ブロック
変換に際しては、Ａの値を採用し、ブロック→ラスター
変換に際しては、８の値を採用し、その採用した値を比
較器４に出力する。なお、Ａの値と８の値の切り替え
は、変換切換信号によって行われる。

【００８１】比較器４は、マルチプレクサ３からの入力
値と、カウント値（Ｃ）とを比較する。この処理は、ス
テップ３３，５３に対応する。比較器４は、その比較結
果をＣカウンタ５及び加算器６に出力する。Ｃカウンタ
５は、クロックが入力されると、上記比較結果がＣ＜Ａ
（ｏｒ８）を示すときにはカウントＵＰを実行する。Ｃ
カウンタ及び加算器６は、Ｃ＝Ｃ＋１とＥ＝Ｅ＋Ｄの処
理を行うものであり、ステップ３４，５４に対応する。
また、加算器６の出力Ｅは、比較器７と減算器８とマル
チプレクサ９に入力される。

【００８２】比較的７は、加算器６の出力Ｅと前記減算
器１のＢ−１出力とを比較する。この処理は、ステップ
３５，５５に対応する。減算器８は、加算器６の出力Ｅ
から前記減算器１のＢ−１出力を減ずる。この処理は、
ステップ３６，５６に対応する。マルチプレクサ９は、
比較器７の出力結果がＥ＞（Ｂ−１）を示さない場合に
は、加算器６の出力Ｅを採用し、Ｅ＞（Ｂ−１）を示す
場合には、減算器８の出力Ｅ（Ｅ＝Ｅ−（Ｂ−１））を
採用する。Ｅレジスタ１０にクロックが入力されると、
当該Ｅレジスタにマルチプレクサ９の出力Ｅがラッチさ
れる。

【００８３】加算器１１は、Ｆレジスタ１６からの出力
Ｆと、Ｄレジスタ１７からの出力Ｄとを加算した値をＦ
として出力する。この処理は、ステップ３７，５７に対
応する。加算器１１の出力Ｆは、比較器１２，１３と減
算器１４に入力される。

【００８４】比較的１３は、加算器１１の出力Ｆと前記
減算器１のＢ−１出力とを比較し、その比較結果を減算
器１４と比較器１２に出力する。この処理は、ステップ
３８，５８に対応する。減算器１４は、比較器１３の出
力がＦ＞（Ｂ−１）を示す場合には、Ｆ−（Ｂ−１）の
減算処理を行うが、Ｆ＞（Ｂ−１）を示さない場合に
は、Ｆをそのまま出力する。この処理は、ステップ３８
とステップ３９或いはステップ５８とステップ５９の処
理に対応する。比較器１２は、加算器１１の出力Ｆと減
算器１の出力Ｂ−１の一致を判断し、その判定結果をＣ
カウンタ５、マルチプレクサ１５、及びＤレジスタ１７
に出力する。

【００８５】マルチプレクサ１５は、比較器１２の比較
結果が、一致を示さない場合は、減算器１４の出力Ｆを
選択し、一致を示す場合は、０を選択してＦレジスタ１
６に出力する。この処理は、ステップ４０，６０の処理
に対応する。

【００８６】Ｆレジスタ１６は、クロックを入力する
と、マルチプレクサ１５で選択された値をラッチする。
Ｆレジスタ１６が０をラッチする処理は、ステップ４
１，６１のＦ＝０の処理に対応する。Ｆレジスタ１６の
出力は、アドレス出力となる。

【００８７】Ｄレジスタ１７は、比較器１２の比較結果
が、一致を示さない場合は、Ｄの値を保持し、一致を示
す場合は、Ｅレジスタ１０の出力Ｅを保持する。一致を
示す場合の処理は、ステップ４１，６１のＤ＝Ｅの処理
に対応する。

【００８８】また、Ｃカウンタ５は、比較器１２の比較
結果が、一致を示さない場合は、Ｄの値を保持し、一致
を示す場合は、Ｅレジスタ１０の出力Ｅを保持する。一
致を示す場合の処理は、ステップ４１，６１のＤ＝Ｅの
処理に相当する。

【００８９】以上の構成により、ラスター／ブロック変
換が、乗算器を用いないハードウェア構成（ＩＣ或いは
これに準ずるデバイス）により、実行されることにな
る。

【００９０】また、上記回路には、ラインメモリ／フレ
ームメモリインターフェース１８が設けられており、ピ
クセルデータの入力が可能となっている。フレームメモ
リインターフェースとすることにより、フレームメモリ
にも対応できる。

【００９１】図１２及び図１３は、上記の如く構成され
たラスター／ブロック変換装置（ソフトウェアで構成さ
れるものも含む）を用い、色変換とラスター／ブロック
変換とを同時に実現できるように構成したものである。
勿論、ＪＥＰＥＧ方式に規定されているブロックデータ
を入出力できるように構成してもよい。

【００９２】図１２の色変換ＩＣ２７においては、入力
回路２１から入力されたラスターデータは、乗算器２２
によって係数データ２６に基づいて色変換が行われる。
ラスター／ブロック変換装置２３は、ラスター／ブロッ
ク用ＲＡＭ２５を用いてラスターからブロックへの変換
処理を実行し、出力回路２４によってブロック化された
データが出力される。

【００９３】図１３の色変換ＩＣ３４においては、入力
回路２８から入力されたブロックデータは、ラスター／
ブロック変換装置２９に出力される。ラスター／ブロッ
ク変換装置２９は、ラスター／ブロック用ＲＡＭ３３を
用いてラスターからブロックへの変換処理を実行する。
ラスター／ブロック変換装置２９からのブロックデータ
は、乗算器３０によって係数データ３２に基づいて色変
換が行われ、出力回路３１を経て出力される。

【００９４】これら図１２，１３のＩＣにより、外部に
特別なソフトウェアやハードウェアを持たずに色変換が
行えることになる。

【００９５】

【発明の効果】以上のように、本発明によれば、ライン
メモリの使用を可能にしてコストの低減を図ることがで
きるとともに、任意の画面サイズにおいて変換のための
メモリのアドレスを自動的に発生することのできる等の
優れた諸効果を奏する。

【図面の簡単な説明】

【図１】本発明におけるラスター→ブロック変換処理の
内容を示すフローチャートである。

【図２】図１の処理において０回目（Ｙ＝０）ときのラ
インメモリの内容を示す説明図である。

【図３】図１の処理において１回目（Ｙ＝１）ときのラ
インメモリの内容を示す説明図である。

【図４】図１の処理において２回目（Ｙ＝２）ときのラ
インメモリの内容を示す説明図である。

【図５】本発明におけるブロック→ラスター変換処理の
内容を示すフローチャートである。

【図６】図５の処理において０回目（Ｙ＝０）ときのラ
インメモリの内容を示す説明図である。

【図７】図５の処理において１回目（Ｙ＝１）ときのラ
インメモリの内容を示す説明図である。

【図８】図５の処理において２回目（Ｙ＝２）ときのラ
インメモリの内容を示す説明図である。

【図９】本発明におけるラスター→ブロック変換を加算
処理により実行する場合の処理内容を示すフローチャー
トである。

【図１０】本発明におけるブロック→ラスター変換を加
算処理により実行する場合の処理内容を示すフローチャ
ートである。

【図１１】図９及び図１０の処理を実施する回路を示し
た回路図である。

【図１２】本発明のラスター／ブロック変換装置を内蔵
するとともに、色変換回路等を有し、任意の画面サイズ
で自由に色変換とラスター→ブロック変換を行う回路を
示した回路図である。

【図１３】本発明のラスター／ブロック変換装置を内蔵
するとともに、色変換回路等を有し、任意の画面サイズ
で自由に色変換とブロック→ラスター変換を行う回路を
示した回路図である。

【図１４】１画面メモリを使用してブロック→ラスター
変換を行う場合に考えられる処理内容を示したフローチ
ャートである。

【符号の説明】

１ 減算器 ２ 左３ビットシフター ３ マルチプレクサ ４ 比較器 ５ Ｃカウンタ ６ 加算器 ７ 比較器 ８ 減算器 ９ マルチプレクサ １０ Ｅレジスタ １１ 加算器 １２ 比較器 １３ 比較器 １４ 減算器 １５ マルチプレクサ １６ Ｆレジスタ １７ Ｄレジスタ １８ メモリインターフェース

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ａを現在のアドレス座標とし、Ａ′を次
   のアドレス座標とし、Ｂを加算値とし、Ｃを水平方向ピ
   クセル数とし、χを１ブロックの水平方向ピクセル数と
   し、ＸをＣ／χの演算で求めた値とし、Ｙを変換回数と
   するとき、 Ｘ^Y ＞（Ｃ−１）の関係が成立した場合は、 Ｘ^Y ／（Ｃ−１）の式における余りをＢとし、 Ｘ^Y ＞（Ｃ−１）の関係が成立しない場合は、 Ｘ^Y の演算結果をＢとし、 上記求めたＢに基づき、Ａ′＝Ａ＋Ｂの式によって次の
   アドレスを求めてラスターデータをブロックデータに変
   換する一方、 χ^Y ＞（Ｃ−１）の関係が成立した場合は、 χ^Y ／（Ｃ−１）の式における余りをＢとし、 χ^Y ＞（Ｃ−１）の関係が成立しない場合は、 χ^Y の演算結果をＢとし、 上記求めたＢに基づき、Ａ′＝Ａ＋Ｂの式によって次の
   アドレスを求めてブロックデータをラスターデータに変
   換することを特徴とするラスター／ブロック変換方法。
2. 【請求項２】 請求項１の方法におけるＸ^Y の値或いは
   χ^Y を、カウント回数がＸ或いはχに至るまで同一値を
   順次加算させた値を用いることにより得るとともに、ブ
   ロックの大きさで定まるメモリ内の全ピクセルに対する
   変換処理終了後の次の変換処理に際して上記順次加算さ
   せた値を上記同一値とすることを特徴とする請求項１に
   記載のラスター／ブロック変換方法。
3. 【請求項３】 ブロックの大きさに対応して変数を適宜
   変更することを特徴とする請求項１又は請求項２に記載
   のラスター／ブロック変換方法。
4. 【請求項４】 請求項２のラスター／ブロック変換方法
   を実施するために、カウント回数がＸ或いはχに至るま
   で同一値を順次加算させる加算手段と、ブロックの大き
   さで定まるメモリ内の全ピクセルに対する変換処理終了
   後の次の変換処理に際して上記順次加算させた値を上記
   同一値とするためのラッチ手段とを備えていることを特
   徴とするラスター／ブロック変換装置。