JP2002006790A - デジタル表示信号処理回路及びデジタル表示信号処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 入力デジタル表示信号に対する正確な非同期
サンプリングを実行すること。 【解決手段】 判別回路１０が、入力デジタル表示信号
をこれと非同期のＰＬＬクロックの第１エッジで順次ラ
ッチして非遅延サンプリングデータと、入力デジタル表
示信号を微小期間遅延させ非同期クロックの第１エッジ
で順次ラッチして得た遅延サンプリングデータと、を比
較して、両データが一致するかどうか判別する。この判
別回路１０での判別の結果、選択回路３０が非遅延及び
遅延データの一致期間中には、ＰＬＬクロックの第１エ
ッジで順次入力デジタル表示信号をラッチして得たサン
プリングデータを選択して出力し、該データの不一致期
間中には、ＰＬＬクロックの第２エッジで順次入力デジ
タル表示信号をラッチして得たサンプリングデータを選
択して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、液晶表示装置な
どに入力されるデジタル表示信号に対する非同期クロッ
クでのサンプリング処理に関する。

【０００２】

【従来の技術】デジタルスチルカメラ（ＤＳＣ）やデジ
タルビデオカメラ（ＤＶＣ）用などの急速な普及に伴
い、これらのモニタとして小型オーディオビジュアル
（ＡＶ）用途での液晶表示装置（以下ＬＣＤ）が急増し
ている。このような小型ＡＶ用途でのＬＣＤは、小型で
ある一方で、非常に高精細な映像を表示することが求め
られている。そこで、ＲＧＢの画素の同色同士が、それ
ぞれ隣接する行間で互いの位置から所定ピッチだけずら
されて配置されている、いわゆるデルタ配列のＬＣＤパ
ネルを採用し、高精細な映像表示を可能としていること
が多い。

【０００３】

【発明が解決しようとする課題】デルタ配列パネルで
は、同色画素同士が列方向において互いにずれることな
く配置されているストライプ配列と比較すると、厳密に
は水平方向の画素数が少ない。また、特に、上述のＤＳ
ＣやＤＶＣなどの小型ＡＶ用途のＬＣＤにおいて採用さ
れるデルタ配列パネルでは、小型化への対応のため、規
格よりも少ない様々な画素数が採用されることも多い。

【０００４】一方の入力ビデオ信号は規格に従ったもの
であるため、入力ビデオ信号の水平画素数よりも実パネ
ルの画素数が少ないという状況が考えられる。このよう
な場合、入力ビデオ信号をパネル画素数に応じてサンプ
リングし直す処理が必要となり、表示装置用信号処理回
路に設けられたインターフェース（Ｉ／Ｆ）部でこのリ
サンプリング処理を行って、パネル画素数に応じて入力
ビデオ信号から画素表示データを作成する。

【０００５】ここで、従来の液晶テレビ、ビューファイ
ンダ等のように、入力ビデオ信号がアナログ信号であれ
ば、アナログＩ／Ｆ部は、ＰＬＬ回路等で作成した実画
素数に適した周波数のクロックを用いて入力アナログビ
デオ信号をリサンプリングすればよい。

【０００６】しかし、上記ＤＳＣやＤＶＣのモニタは、
入力映像信号がデジタル信号である。デジタルビデオ信
号からデルタ配列のＬＣＤパネルに適した表示データを
作成する場合にも原理的には、パネル画素数に応じた周
波数でデジタルデータをリサンプリング処理すればよい
のだが、サンプリングのタイミングが、デジタルデータ
の変化タイミングに一致した場合には、サンプリングエ
ラーが発生し、正常な表示データが作成できないという
問題が起きる。

【０００７】図４は、このような入力デジタルビデオ信
号をこの信号と非同期のクロックに基づいてリサンプリ
ングした場合に発生する不具合を示している。図４にお
いて、（ｂ）が入力デジタルビデオ信号（８ビットデー
タ）を示しており、（ａ）は外部入力クロックＣＬＫ
で、ここでは、入力デジタルビデオ信号と同期したマス
タークロックＭＣＬＫの４倍の周波数であり、表示信号
処理回路内でタイミング信号作成の際に利用される。図
４（ｃ）は、ＰＬＬ回路で作成したＰＬＬクロックで、
入力ビデオ信号のクロックとは非同期で、ＬＣＤパネル
の水平方向画素数に対応した周波数である。

【０００８】上記入力ビデオ信号と非同期のＰＬＬクロ
ックを用い、例えば、このＰＬＬクロックの立ち上がり
毎に、Ａから順に供給される入力ビデオ信号をラッチし
ていくと、図４の例では、４番目のＰＬＬクロックの立
ち上がりタイミングがデータＤとデータＥの切り替わり
タイミングに重なる。データＤとＥの変化期間は、図４
（ｆ）に示すように、データＤとＥのどちらがラッチさ
れるか分からない。また、合計８ビットのビデオ信号を
例に挙げると、図４（ｄ）に拡大して示すように、各ビ
ット（Data［０］〜［７］）は、そのデータ遅延量が微
妙に異なっているため、図４（ｅ）のタイミングでビデ
オ信号がラッチされると、データＤにもＥにも一致しな
い誤ったデータがラッチされることとなる。いずれのデ
ータにも一致しないこのようなエラーデータが表示部の
画素に書き込まれると、対応画素で表示の揺らぎや、ち
らつきを生じ、表示品質を低下させる原因になってしま
う。

【０００９】このような不安定なサンプリングを防ぐ方
法として、本出願人は、内部ＰＬＬクロックを用いずに
入力デジタルビデオ信号に同期した外部入力クロックを
利用したリサンプリング処理を提案している。この信号
処理方法では、例えば図４（ａ）の外部入力クロックな
どを用いて、一旦入力デジタルビデオ信号をラッチし、
得られたラッチデータをパネル画素数に応じて間引き処
理する。

【００１０】この方法により、画素数に応じた表示デー
タを作成することが可能であるが、アナログの入力ビデ
オ信号を内部クロックでサンプリングした場合と異な
り、間引き処理によって作成された表示データは擬似的
に画素数に対応させたデータに過ぎない。また、入力デ
ジタルビデオ信号のクロックが異なれば、リサンプリン
グクロックも変化することとなり、場合によっては、間
引きタイミングやデータ間引き数などの間引き規則を変
更する必要も発生し、インタフェース部の開発、変更に
期間を要する。

【００１１】上記課題を解決するために、本発明では、
入力デジタルデータをこれと非同期でサンプリング可能
なデジタル信号処理、例えば、表示装置用において、入
力デジタルビデオ信号を、表示パネルの実画素数に応じ
たクロックによって正確かつ確実にリサンプリングする
などの用途に適した信号処理方法、及び信号処理回路を
提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
にこの発明は、以下のような特徴を有する。

【００１３】本発明は、入力デジタル表示信号を、該信
号のクロックと非同期のクロックを用いてサンプリング
する信号処理回路であり、前記入力デジタル表示信号を
前記非同期クロックの第１エッジで順次ラッチして得た
非遅延サンプリングデータと、前記入力デジタル表示信
号を微小期間遅延させ前記非同期クロックの第１エッジ
で順次ラッチして得た遅延サンプリングデータと、を比
較し、両データが一致するかどうか判別する判別回路
と、前記判別回路での判別の結果、前記データの一致期
間中には、前記非同期クロックの第１エッジで順次前記
入力デジタル表示信号をラッチして得たサンプリングデ
ータを選択して出力し、前記データの不一致期間中に
は、前記非同期クロックの第２エッジで順次前記入力デ
ジタル表示信号をラッチして得たサンプリングデータを
選択して出力する選択回路と、を備えることを特徴とす
る。

【００１４】また、本発明では、上記デジタル表示信号
処理回路において、さらに、サンプリングデータ作成回
路を備え、また、前記判別回路は、前記入力デジタル表
示信号を微小期間遅延させる遅延回路と、前記非同期ク
ロックの第１エッジで、順次、非遅延の前記入力デジタ
ル表示信号をラッチする第１サンプリング回路と、前記
非同期クロックの第１エッジで、順次、前記遅延された
入力デジタル表示信号をラッチする第２サンプリング回
路と、前記第１サンプリング回路から出力される前記非
遅延サンプリングデータと、前記第２サンプリング回路
から出力される前記遅延サンプリングデータと、が一致
するかどうか比較する比較回路と、を有する。また、上
記サンプリングデータ作成回路は、前記非同期クロック
の第２エッジで、順次、前記非同期クロックの第１エッ
ジでサンプリングして得た前記非遅延又は遅延サンプリ
ングデータをラッチする第３サンプリング回路と、前記
非同期クロックの第２エッジで、順次、前記入力デジタ
ル表示信号又は前記遅延された入力デジタル表示信号を
ラッチする第４サンプリング回路と、を備え、前記選択
回路は、前記データの一致期間、前記第３サンプリング
回路からのサンプリングデータを出力し、前記データの
不一致検出期間、前記第４サンプリング回路からのサン
プリングデータを出力することを特徴とする。

【００１５】本発明の他の特徴は、入力デジタル表示信
号を、該信号のクロックと非同期のクロックを用いてサ
ンプリングする信号処理方法であり、前記入力デジタル
表示信号を前記非同期クロックの第１エッジで順次ラッ
チして得た非遅延サンプリングデータと、前記入力デジ
タル表示信号を微小期間遅延させて前記非同期クロック
の第１エッジで順次ラッチして得た遅延サンプリングデ
ータと、を比較して、両データが一致するかどうか判別
し、前記判別の結果、前記データの一致期間中には、前
記非同期クロックの第１エッジで、順次、前記入力デジ
タル表示信号をラッチして得たサンプリングデータを出
力し、前記データの不一致期間中は、前記非同期のクロ
ックの第２エッジで、順次、前記入力デジタル表示信号
をラッチして得たサンプリングデータを出力することで
ある。

【００１６】以上のような構成の信号処理回路により、
また以上のような処理方法を採用することで、各サンプ
リングの実行及びサンプリングエラーが発生をするかど
うかの判別は、例えばフリップフロップや、ゲート回
路、マルチプレクサなどの組合せにより低コストで、か
つ少ない回路素子数で実行できる。さらに、サンプリン
グエラーが発生すると判断されたら、エラーの発生しな
いタイミングでサンプリングを実行するので、常時正確
に表示データをえることが可能となる。

【００１７】

【発明の実施の形態】以下、図面を用いて本発明の好適
な実施の形態（以下実施形態）について説明する。

【００１８】図１は、本発明に係るデジタル表示信号処
理回路を用いた表示装置全体の構成を示している。この
表示装置は、上述のようにＤＳＣやＤＶＣなどのデジタ
ルカメラに搭載されるＬＣＤなどの平面表示装置であ
り、パネル２００、デジタル表示信号処理回路１００及
びＰＬＬ回路１５０を備える。

【００１９】本実施形態においてパネル２００は、一対
の基板間に液晶が封入されて構成されたＬＣＤパネル、
特に、ＤＳＣ、ＤＶＣ等に適した小型アクティブマトリ
クス型ＬＣＤパネルで、表示領域内において、複数の
Ｒ，Ｇ，Ｂ画素がデルタ配列されている。

【００２０】デジタル表示信号処理回路１００は、外部
からのＲ，Ｇ，Ｂのデジタル表示信号からＬＣＤパネル
２００での実画素数に応じたアナログ表示データを作成
すると共に、必要な各種信号を作成する回路であり、サ
ンプルホールド回路１１０、γ補正、ブライト及びコン
トラスト調整回路１２０、図示しないデジタルアナログ
（Ｄ／Ａ）変換回路、極性反転及び増幅回路１３０、タ
イミングコントローラ１４０、対極信号（コモン電極信
号）を発生する回路１６０を備える。

【００２１】サンプルホールド回路１１０はデジタルＩ
／Ｆ部に相当し、後述する図２に示すような構成を備
え、外部から供給されるＲ，Ｇ，Ｂそれぞれのデジタル
表示信号をＬＣＤパネル２００の画素数に応じた周波数
でサンプリングし、パネルの実画素数に等しいデジタル
表示データを作成する。

【００２２】調整回路１２０は、サンプルホールド回路
（デジタルＩ／Ｆ部）１１０でサンプリングして得たパ
ネル画素数に応じたＲ，Ｇ，Ｂ毎のデジタルデータに対
し、パネル２００の特性に応じてγ補正、ブライト調
整、コントラスト調整を行う。Ｄ／Ａ変換回路は、調整
回路１２０での調整処理後のデジタルデータをアナログ
データに変換し、得られたアナログデータが回路１３０
において、その極性が１水平走査期間毎、１垂直走査期
間毎などに反転され、かつＬＣＤパネル２００での表示
に適した振幅に増幅され、ＬＣＤパネル２００に出力さ
れる。

【００２３】ＰＬＬ回路１５０は、ＬＣＤパネル２００
での水平方向画素数に応じた周波数のクロックPLLCLKを
発生し、このクロックは、タイミングコントローラ１４
０を介してサンプルホールド回路１１０に供給される。
なお、ＰＬＬ回路は、通常、位相比較器とループフィル
タとＶＣＯを備えており、本実施形態では、このうち位
相比較器がタイミングコントローラ１４０内に設けられ
ている。従って、ＰＬＬ回路１５０にはタイミングコン
トローラ１４０から位相比較の結果得られる位相検出パ
ルスが供給されている。

【００２４】タイミングコントローラ１４０には、外部
入力デジタル表示信号と同期したマスタークロックＭＣ
ＬＫ、水平同期信号ＨＤ、垂直同期信号ＶＤが供給さ
れ、これらに基づいて極性反転信号ＦＲＰ、水平スター
トパルスＳＴＨ、水平転送クロックＣＫＨ、垂直スター
トパルスＳＴＶ、垂直転送クロックＣＫＶなどのタイミ
ング制御信号を発生し、これを回路１３０、パネル２０
０の水平及び垂直スキャナに供給する。また、上記ＰＬ
Ｌ回路１５０が発生した内部クロックPLLCLKをサンプル
ホールド回路１１０に供給する。

【００２５】対極信号発生回路１６０は、対極信号（共
通電極信号）ＣＯＭを作成し、これをＬＣＤパネルのＴ
ＦＴ形成基板に対向配置される基板に形成された共通電
極に供給する。

【００２６】ＬＣＤパネル２００の表示領域には、上述
のようにＲ，Ｇ，Ｂ画素がデルタ配列されており、各画
素には、スイッチ素子として薄膜トランジスタ（ＴＦ
Ｔ）が設けられ、このＴＦＴのオンオフをパネルの行
（水平走査）方向に延びるゲートラインで制御する。ま
た上記信号処理回路１００のアンプ１３０から出力され
るＲ，Ｇ，Ｂアナログ表示データが、パネルの列（垂直
走査）方向に延びるデータラインに供給され、このデー
タラインからＴＦＴを介して各画素に表示データが書き
込まれ、画素毎に表示データに応じた表示が行われる。
また、表示領域の周辺には、ゲートラインを順に駆動す
る垂直スキャナと、所定タイミングでデータラインを選
択して画素に書き込む表示データを出力する水平スキャ
ナが形成されている。この垂直及び水平スキャナは、表
示領域のＴＦＴと同様にパネルの基板に内蔵回路として
形成されている構成に限られず、ＩＣとして提供される
信号処理回路１００の一部に形成したり、或いは独立の
回路によって構成していても良い。

【００２７】次に、サンプルホールド回路１１０の構成
及びこの回路における入力デジタル表示信号の非同期サ
ンプリング動作について図２及び図３を参照して説明す
る。

【００２８】また、以下において、外部入力デジタル表
示信号が、ＱＶＧＡ（Quater VideoGraphics Array）規
格［水平３２０画素×ＲＧＢ×垂直２４０］の信号で、
この信号のクロック（マスタークロックＭＣＬＫ）が６
ＭＨｚであるのに対し、デルタ配列のＬＣＤパネル２０
０における実画素数は、例えば水平５２１×垂直２１
８、又は水平５５７×垂直２３４であり、この実画素数
に応じたＰＬＬクロックPLLCLKが１１ＭＨｚである場合
を例に説明する。

【００２９】図２は、サンプルホールド回路１１０の構
成を示しており、大別して、判別回路１０と、データ作
成回路２０、出力を切り替える選択回路（マルチプレク
サ）３０を備える。

【００３０】判別回路１０は、外部入力ＣＬＫに基づい
て入力デジタル表示信号を微小期間遅延させる遅延回路
ＦＦ２と、第１サンプリング回路ＦＦ３、第２サンプリ
ング回路ＦＦ４、エクスクルシーブオア（ＥｘＯＲ）ゲ
ートとアンドゲートより構成された比較回路１２、比較
結果を所定タイミングで選択回路３０に出力する判定出
力タイミング調整用のフリップフロップＦＦ５を備え
る。

【００３１】また、データ作成回路２０は、第３サンプ
リング回路ＦＦ６と、第４サンプリング回路ＦＦ７を有
し、選択回路３０は、判別回路１０のＦＦ５のＱ端子か
ら出力されるデータ判別結果に応じて、第３サンプリン
グ回路ＦＦ６のＱ出力と第４サンプリング回路ＦＦ７の
Ｑ出力のいずれかを選択して出力する。また、選択回路
３０の出力側には、さらに出力タイミング調整用のＦＦ
８が設けられている。

【００３２】ここで、ＬＣＤパネル２００での実画素数
に応じてＰＬＬ回路で作成されたＰＬＬクロックは、上
記第１及び第２サンプリングＦＦ３及びＦＦ４に非反転
クロックとして供給され、データ作成回路２０の第３及
び第４サンプリング回路ＦＦ６及びＦＦ７と、タイミン
グ調整用のＦＦ５にそれぞれ反転クロックとして供給さ
れている。

【００３３】図３は、このようなサンプルホールド回路
１１０における非同期サンプリング動作を示している。
図３において、（II）はＲ，Ｇ，Ｂの入力デジタルビデ
オ信号（８ビットデータ）の非遅延信号、（III）は、
Ｒ，Ｇ，Ｂの入力デジタルビデオ信号を図２の遅延回路
ＦＦ２で遅延して得た遅延信号であり、図３（Ｉ）は、
この入力デジタルビデオ信号と同期したマスタークロッ
クＭＣＬＫの４倍周波数（２４．５４ＭＨｚ）の外部入
力クロックＣＬＫである。また、図３（IV）は、ＰＬＬ
回路１５０で作成したＰＬＬクロックで、入力ビデオ信
号のクロックとは非同期で、ＬＣＤパネルの水平方向画
素数に対応した周波数（１１ＭＨｚ）である。

【００３４】判別回路１０の第１サンプリング回路ＦＦ
３のＤ端子には、判別回路１０の前段に存在するＦＦ１
から図３（II）に示す入力デジタル表示信号が供給さ
れ、第１サンプリング回路ＦＦ３は、ＣＫ端子に供給さ
れる図３（IV）のＰＬＬクロックの立ち上がり（第１エ
ッジ）時に、図３（II）の入力デジタル表示信号をラッ
チして出力する（図３（Ｖ））。

【００３５】遅延回路ＦＦ２は、上記第１サンプリング
回路ＦＦ３と同じＦＦ１から出力される入力デジタル表
示信号をＤ端子に受け、この表示信号を図３（Ｉ）の外
部クロックが立ち下がるタイミングで順次ラッチして出
力するので、第２サンプリング回路ＦＦ４のＤ端子に
は、図３（III）に示すように、第１サンプリング回路
ＦＦ３のＤ端子に入力される入力表示信号（非遅延入力
表示信号）に対し、外部入力クロックの０．５クロック
分遅延した入力デジタル表示信号（遅延入力表示信号）
が供給される。なお、この遅延回路は、図２の例ではフ
リップフロップにより構成しているが、微小期間信号を
遅延させることができれば必ずしもフリップフロップに
限られず、例えば、バッファによって構成してもよい。
遅延回路としてバッファを用いれば、判別回路１０に対
し、図３（Ｉ）の外部クロックを供給する必要はない。
本実施形態のようにＦＦにより遅延回路を構成すれば、
外部クロックが必要となるが、遅延量が回路の製造プロ
セスのバラツキなどの影響を受けにくくできる。

【００３６】第２サンプリング回路ＦＦ４は、遅延回路
ＦＦ２から出力される０．５クロック遅延した入力デジ
タル表示信号を、ＣＫ端子に供給されるＰＬＬクロック
の立ち上がり（第１エッジ）で順次ラッチして出力する
（図３（VI））。

【００３７】比較回路１２のＥｘＯＲゲートは、デジタ
ル信号のビット数に応じてここでは８個設けられられて
おり、各ゲートにおいて、第１サンプリング回路ＦＦ３
から出力される図３（Ｖ）の非遅延サンプリングデータ
と、第２サンプリング回路ＦＦ４から出力される図３
（VI）の遅延サンプリングデータとを各ビット毎に比較
し、２つのデータが一致しない場合にはＬレベル、一致
する場合にはＨレベルを出力する。アンドゲートは、ビ
ット分設けられたＥｘＯＲ出力の論理積をとるので、非
遅延サンプリングデータと遅延サンプリングデータと
が、全ビットについて一致した時のみＨレベル出力、１
ビットでも一致しなければＬレベル出力を発生する（図
３（VII））。

【００３８】例えば、図３では、タイミングｔ１のＰＬ
Ｌクロックの立ち上がり時には、図３（II）の非遅延の
入力デジタル表示信号がデータＡに確定しているので、
第１サンプリング回路ＦＦ３は、このデータＡをラッチ
することができるが、次のｔ２のＰＬＬクロック立ち上
がり時は、データＡからデータＢへの変化期間に重なっ
ており、正確なデータをラッチすることができず、サン
プリング出力はエラー（図３（Ｖ）中、ｘｘで示す）と
なる。また、第１サンプリング回路ＦＦ３では、同様の
サンプリングエラーがタイミングｔ４、ｔ１１において
も発生する。

【００３９】一方、第２サンプリング回路ＦＦ４では、
タイミングｔ２において、図３（III）の遅延入力デジ
タル表示信号はまだデータＡであるため、データＡをサ
ンプリングすることができ、同様にタイミングｔ１１に
おいても、第１サンプリング回路ＦＦ３でエラーとなる
が、第２サンプリング回路ＦＦ４では正常にサンプリン
グが行われる。タイミングｔ４では、第１サンプリング
回路ＦＦ３と同様に、サンプリングエラーとなり、タイ
ミングｔ６、ｔ１３では、第１サンプリング回路ＦＦ３
では正常にサンプリングされるが、第２サンプリング回
路ＦＦ４では、エラーとなる。

【００４０】ここで、第１及び第２サンプリング回路の
両方でサンプリングエラーが起きた場合に、各データ８
ビットについて比較するので、比較回路１２においてエ
ラーデータが全ビットで偶然に一致する可能性は極めて
低い。従って、比較回路１２からの比較結果は、第１及
び第２サンプリング回路ＦＦ３、ＦＦ４の一方又は両方
でサンプリングエラーが発生した場合に、例えばＬレベ
ルとなる。また、遅延回路での遅延量を所定の微小量に
設定しているので、非遅延表示信号をＰＬＬクロックで
サンプリングした結果と、遅延表示信号をＰＬＬクロッ
クでサンプリングした結果とは、第１及び第２サンプリ
ング回路ＦＦ３，ＦＦ４の両方で正常にサンプリングが
行われている場合には一致し、比較回路１２からの出力
はＨレベルとなる（図３（VII））。

【００４１】タイミング調整用ＦＦ５は、そのＣＫ端子
に反転ＰＬＬクロックが供給されているので、図３
（Ｘ）に示すように、Ｄ端子に供給される比較回路１２
からの比較結果を図３（IV）のＰＬＬクロックの立ち下
がり（第２エッジ）タイミングでラッチし、マルチプレ
クサより構成された選択回路３０に供給する。このた
め、選択回路３０での出力選択動作は、ＰＬＬクロック
の立ち下がりタイミングに同期して制御される（図３
（XI））。

【００４２】次に、データ作成回路２０での動作につい
て説明する。第３サンプリング回路ＦＦ６は、そのＤ端
子に、第１サンプリング回路ＦＦ３からの非遅延サンプ
リングデータ、即ちＰＬＬクロックの立ち上がり（第１
エッジ）でサンプリングした入力デジタル表示信号を受
けている。そして、ＣＫ端子には、下記第４サンプリン
グ回路ＦＦ７と同様に、反転ＰＬＬクロックを受けてお
り、図３（IV）のＰＬＬクロックの立ち下がり（第２エ
ッジ）で非遅延サンプリングデータを順次ラッチし選択
回路３０に出力する（図３（VIII））。なお、第３サン
プリング回路ＦＦ６は、非遅延サンプリングデータをラ
ッチするが、上述のように遅延回路ＦＦ２における遅延
量は非常に小さいので、遅延サンプリングデータ、つま
り第２サンプリング回路ＦＦ４の出力をラッチしてもよ
い。

【００４３】第４サンプリング回路ＦＦ７は、そのＤ端
子に、図３（II）の非遅延の入力デジタル表示信号を受
けており、ＣＫ端子には反転ＰＬＬクロックを受けてい
る。従って、ＰＬＬクロックの立ち下がりタイミング
（第２エッジ）毎に、非遅延の入力デジタル表示信号を
ラッチし、選択回路３０に出力する（図３（IX））。ま
たここでは第４サンプリング回路ＦＦ７においても、第
３サンプリング回路ＦＦ６と同様に、非遅延の入力デジ
タル表示信号をラッチするが、遅延された入力デジタル
表示信号（図３（III））をラッチしてもよい。

【００４４】選択回路３０は、非遅延サンプリングデー
タと遅延サンプリングデータが全ビット一致し、Ｈレベ
ルの判別データが供給された期間、第３サンプリング回
路ＦＦ６からのサンプリングデータを選択し、これをタ
イミング調整用ＦＦ８に出力する。また、非遅延サンプ
リングデータと遅延サンプリングデータが１ビットでも
一致せず、Ｌレベルの判別データが供給された期間、第
４サンプリング回路ＦＦ７からのサンプリングデータを
選択し、これをタイミング調整用ＦＦ８に出力する。な
お、ＦＦ８は、ＣＫ端子にＰＬＬクロックを受けている
ので、ＰＬＬクロックに同期して、順次第３又は第４サ
ンプリング回路ＦＦ６、７のいずれかからのサンプリン
グデータを表示データとして出力する。

【００４５】以上のようにして選択回路３０は、判別回
路１０での判別の結果、データの一致期間中には、実質
的には入力デジタル表示信号をＰＬＬクロック立ち上が
りタイミングでサンプリングして得たデータを表示デー
タとして出力し、データの不一致期間中には、一致期間
とは逆の入力デジタル表示信号をＰＬＬクロック立ち下
がりタイミングでサンプリングして得たデータを表示デ
ータとして出力する。従って、例えば、図３の例では、
タイミングｔ２、ｔ４、ｔ６、ｔ１１及びｔ１３のＰＬ
Ｌクロックの立ち上がり時に、入力デジタル表示信号
（遅延又は非遅延）のラッチがエラーとなることが検出
されると、その期間にＰＬＬクロックの立ち上がりタイ
ミングでラッチして得たデータに代えて、０．５クロッ
クずれたＰＬＬクロック立ち下がりタイミングで入力デ
ジタル表示信号をラッチして得たデータを出力する。

【００４６】ここで、ＰＬＬクロックとの周波数（例え
ば１１ＭＨｚ）に比較して入力デジタル表示信号のクロ
ックの周波数（例えば６ＭＨｚ）は十分低く、ＰＬＬク
ロック立ち上がり又は立ち下がりのいずれか一方のタイ
ミングでは、必ず入力デジタル表示信号のデータが確定
している関係となっている。従って、ＰＬＬクロックの
一方のタイミングでサンプリングがエラーになった場
合、他方のタイミングでサンプリングしたデータを用い
ることで、常時、入力デジタル信号を非同期でサンプリ
ングしても正確な表示データを得ることが可能である。

【００４７】また、本実施形態では、判別回路１０が、
非遅延サンプリングデータのエラーだけを検出するので
なく、微小期間遅延させてサンプリングした遅延サンプ
リングデータとこの非遅延サンプリングデータとの両方
を用いてサンプリングエラーの発生を判定する。従っ
て、サンプルホールド回路１１０内でのデータ処理等に
伴う微小な遅延などが生じ、サンプリングタイミングが
多少ずれた場合でも、確実に起こりうるサンプリングエ
ラーを未然に防止することができる。

【００４８】

【発明の効果】以上説明したように、この発明において
は、入力デジタル表示信号に対し、これと非同期クロッ
クで正確なサンプリングを行うことができる。

【００４９】またこのような正確な非同期サンプリング
を回路規模の小さい簡単な構成で実現でき、小型表示装
置などにおいて求められる回路の省スペース化、省電力
化などに対応することができる。

【図面の簡単な説明】

【図１】 本発明に係る表示装置の全体構成を示す図で
ある。

【図２】 図１のサンプルホールド回路１１０の構成を
示す図である。

【図３】 図２の回路の動作を説明するタイミングチャ
ートである。

【図４】 従来の入力デジタルビデオ信号処理の不具合
を説明する図である。

【符号の説明】

１０ 判別回路、２０ データ作成回路、３０ 選択回
路、１００ デジタル表示信号処理回路、１１０ サン
プルホールド回路、１２０ γ補正、ブライト及びコン
トラスト調整回路、１３０ 極性反転回路及びアンプ、
１４０ タイミングコントローラ、１５０ ＰＬＬ回
路、２００ ＬＣＤパネル。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 ５Ｃ０８０ Ｈ０４Ｎ 5/04 Ｈ０４Ｎ 5/04 Ｚ 5/66 5/66 Ｃ １０２ １０２Ｂ 9/30 9/30 Ｆターム(参考） 2H093 NC21 NC23 NC26 ND37 ND39 ND42 5C006 AA16 AB01 AC21 AF46 AF47 AF72 BB11 BC12 BC16 BF11 FA16 FA43 5C020 AA01 AA35 CA20 5C058 AA06 BA04 BA12 BB19 BB21 5C060 BC01 DA01 HB08 HB09 HB23 5C080 AA10 BB05 DD22 EE21 EE29 FF12 GG07 JJ02 JJ04

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力デジタル表示信号を、該信号のクロ
   ックと非同期のクロックを用いてサンプリングする信号
   処理回路であり、 前記入力デジタル表示信号を前記非同期クロックの第１
   エッジで順次ラッチして得た非遅延サンプリングデータ
   と、前記入力デジタル表示信号を微小期間遅延させ前記
   非同期クロックの第１エッジで順次ラッチして得た遅延
   サンプリングデータと、を比較し、両データが一致する
   かどうか判別する判別回路と、 前記判別回路での判別の結果、前記データの一致期間中
   には、前記非同期クロックの第１エッジで順次前記入力
   デジタル表示信号をラッチして得たサンプリングデータ
   を選択して出力し、前記データの不一致期間中には、前
   記非同期クロックの第２エッジで順次前記入力デジタル
   表示信号をラッチして得たサンプリングデータを選択し
   て出力する選択回路と、 を備えることを特徴とするデジタル表示信号処理回路。
2. 【請求項２】 請求項１に記載のデジタル表示信号処理
   回路において、 さらに、サンプリングデータ作成回路を備え、 また、前記判別回路は、 前記入力デジタル表示信号を微小期間遅延させる遅延回
   路と、 前記非同期クロックの第１エッジで、順次、非遅延の前
   記入力デジタル表示信号をラッチする第１サンプリング
   回路と、 前記非同期クロックの第１エッジで、順次、前記遅延さ
   れた入力デジタル表示信号をラッチする第２サンプリン
   グ回路と、 前記第１サンプリング回路から出力される前記非遅延サ
   ンプリングデータと、前記第２サンプリング回路から出
   力される前記遅延サンプリングデータと、が一致するか
   どうか比較する比較回路と、を有し、 上記サンプリングデータ作成回路は、 前記非同期クロックの第２エッジで、順次、前記非同期
   クロックの第１エッジでサンプリングして得た前記非遅
   延又は遅延サンプリングデータをラッチする第３サンプ
   リング回路と、 前記非同期クロックの第２エッジで、順次、前記入力デ
   ジタル表示信号又は前記遅延された入力デジタル表示信
   号をラッチする第４サンプリング回路と、を備え、 前記選択回路は、前記データの一致期間、前記第３サン
   プリング回路からのサンプリングデータを出力し、前記
   データの不一致検出期間、前記第４サンプリング回路か
   らのサンプリングデータを出力することを特徴とするデ
   ジタル表示信号処理回路。
3. 【請求項３】 入力デジタル表示信号を、該信号のクロ
   ックと非同期のクロックを用いてサンプリングする信号
   処理方法であり、 前記入力デジタル表示信号を前記非同期クロックの第１
   エッジで順次ラッチして得た非遅延サンプリングデータ
   と、前記入力デジタル表示信号を微小期間遅延させて前
   記非同期クロックの第１エッジで順次ラッチして得た遅
   延サンプリングデータと、を比較して、両データが一致
   するかどうか判別し、 前記判別の結果、前記データの一致期間中には、前記非
   同期クロックの第１エッジで、順次、前記入力デジタル
   表示信号をラッチして得たサンプリングデータを出力
   し、前記データの不一致期間中は、前記非同期のクロッ
   クの第２エッジで、順次、前記入力デジタル表示信号を
   ラッチして得たサンプリングデータを出力することを特
   徴とするデジタル表示信号処理方法。